KR20070051780A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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Abstract

본 발명의 반도체 장치의 제조 방법은 중계 기판(11) 상에 형성한 전극 패드 (단자)(17)을 덮도록 내열 시트(31)를 배치하는 공정과, 중계 기판과 내열 시트(31)를 금형(41, 42)사이에 끼워, 수지 봉지을 실시하는 공정을 포함하고 있다. 전극 패드 (단자)(17)를 내열 시트로 덮어 전극 패드 (단자)(17)를 보호한 후, 반도체 소자(14)를 수지로 봉지함으로써, 전극 패드 (단자)(17)에 더러움이 부착되는 문제를 일으키지 않는다. 이 때문에, 중계 기판(11) 상에 발생하는 수지 버나 전극 패드의 오염을 방지하고, 제조 수율을 향상시킬 수 있다.
반도체, 수율, 적층형 패키지

Description

반도체 장치의 제조 방법 및 반도체 장치{PROCESS FOR PRODUCING SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE}
본 발명은 기판의 한 면만을 수지 봉지한 구조를 가지는 반도체 장치의 제조 방법 및 그 제조 방법에 의하여 제조된 반도체 장치에 관한 것이다. 더 상세하게는, 복수의 패키지를 적층한 적층형 반도체 장치에 사용되는 반도체 장치의 제조 방법에 관한 것이다.
최근, 이동체 전화기와 같은 휴대형 전자기기나 IC메모리 카드와 같은 불휘발성 기억 매체 등은 보다 소형화되고 있고, 기기나 매체의 부품수의 삭감 및 부품의 소형화가 요구되고 있다.
따라서, 기기를 구성하는 부품 중 주요 부품인 반도체 소자를 효율적으로 패키징하는 기술의 개발이 요망되고 있다. 그러한 요구를 만족하는 패키지의 하나로서 복수의 패키지, 예를 들면 메모리용 패키지와 로직용 패키지를 적층하여 1개로 한 적층형 패키지가 알려져 있다. 적층형 패키지의 제조 방법에 관하여는 특허 문헌 1 내지 3에 개시되어 있다.
적층형 패키지의 구조의 일례를 도 1에 도시한다. 도 1에 도시한 적층형 패키지는 제1 반도체 장치(110)의 위에 제2 반도체 장치(120)를 적층하여 구성하고 있다. 제1 반도체 장치(110)는 중계 기판(111) 상에 도시하지 않는 반도체 소자가 탑재되고, 이 반도체 소자를 실링재(112)로 봉지하고 있다. 또한 중계 기판(111)의 이면 측에는 다른 기판과의 전기적인 접속을 취하기 위한 땜납 볼(113)이 설치되어 있다. 마찬가지로 제2 반도체 장치(120)도 중계 기판(121) 상에 탑재된 반도체 소자를 몰드 수지(122)로 봉지하고, 중계 기판(121)의 이면 측에는 땜납 볼(123)을 설치하고 있다.
도 2A에, 제1 반도체 장치(110)의 종래의 제1 구성을 나타내는 상면도와 단면도를 나타내고, 도2B에 제1 반도체 장치(110)의 종래의 제2 구성을 나타낸다. 도 2A 및 2B에 도시하는 바와 같이, 제1 반도체 장치(110)의 중계 기판(111) 상에는 제2 반도체 장치(120)의 땜납 볼(123)과 전기적인 접속을 취하기 위한 전극 패드(114)가 형성되어 있다. 제2 반도체 장치(120)를 제1 반도체 장치(110) 상에 적층할 때에, 제2 반도체 장치(120)의 땜납 볼(123)을 제1 반도체 장치의 전극 패드(114)에 위치를 맞추어 접촉시킴으로써, 제1 반도체 장치(110)와 제2 반도체 장치(120)가 전기적으로 접속된다.
이 때, 제1 반도체 장치(110)의 반도체 소자를 실링재(112)로 봉지하는 방법에 대하여 설명한다. 도 1에 도시하는 바와 같이, 제 1 및 제2 반도체 장치(110, 120)는 반도체 소자를 충격이나 스크래치로부터 보호하기 위한 실링재(112, 122)에 의하여 봉지하고 있다. 수지의 성형은 일반적으로 트랜스퍼 몰드법에 따라 실시된다. 트랜스퍼 몰드법에서는 유리 에폭시 기판으로 대표되는 리지드(rigid) 중계 기판(111) 상에 실링재(112)를 성형할 때에, 도 3에 도시하는 바와 같이 중계 기 판(111)를 그대로 금형(130) 내에 배치하여 상하의 금형(130)으로 클램프한다.
금형(130)에는 주입하는 수지의 통로가 되는 게이트(131)나, 수지를 주입하여 성형하는 캐비티(132)가 형성되어 있고 게이트(131)를 통하여 캐비티(132) 내에 수지가 공급됨으로써, 반도체 소자의 주위에 수지가 충전된다.
또한, 수지의 통로가 되는 게이트가 중첩되는 중계 기판(111)의 1 코너부에는 도 2(A)에 도시하는 바와 같이, 실링재와 밀착성이 나쁜 금 도금을 실시한 금도금부(115)가 형성된다. 수지의 성형 후, 게이트 부분의 수지를 없애기 위하여, 금도금부(115)를 중계 기판(111) 상에 설치하고 있다.
중계 기판(111) 상에 형성하는 전극 패드(114)의 수가 적은 경우에는 도 2B의 제1 반도체 장치(110)의 종래의 제2 구성에 도시하는 바와 같이, 실링재(112)의 형성 영역을 크게 취하고, 중계 기판(111)의 외측에 게이트(116)가 오도록 할 수도 있다. 그러나 도2A의 제1 반도체 장치(110)의 종래의 제1 구성에 도시하는 바와 같이, 전극 패드(114)의 수를 늘리기 위하여 실링재(112)의 형성 에리어를 작게 하고, 도 2A에 도시하는 바와 같이 실링재(112)를 둘러싸도록 전극 패드(114)를 형성하였을 경우, 중계 기판(111) 상에 게이트가 중첩되게 된다. 이 때문에 게이트가 중첩되는 중계 기판(111)의 코너부에는 전극 패드(114)가 아니라, 금도금부(115)가 설치된다.
특허 문헌 1: 일본 특허 공개 공보 평8-236694호
특허 문헌 2: 일본 특허 공개 공보 2003-218273호
특허 문헌 3: 일본 공개 특허 공보 평6-13541호
전술한 종래의 트랜스퍼 몰드법에서는 중계 기판(111)을 그대로 금형(130) 내에 배치하여 실링재에 의한 봉지을 실시하고 있기 때문에, 중계 기판(111) 상에 유지나 수지 버(burr) 등의 분진이 붙어 전극 패드(114)를 오염시키는 문제가 발생한다. 이 때문에 반도체 장치끼리를 접합할 때의 접합성에 악영향을 미치고, 제조 수율의 하락의 원인이 된다.
또한, 도 2A에 도시하는 바와 같이 금 도금부(115)를 형성하면, 중계 기판(111)상의 그 영역에는 전극 패드(114)를 설치할 수 없게 된다. 따라서, 그만큼 중계 기판의 사이즈를 크게 할 필요가 있고, 반도체 장치의 소형화를 저해하는 요인이 된다.
또한, 문제를 해결하기 위하여 반도체 소자의 위로부터 실링재를 주입하는 톱 게이트 방식의 몰드 방법도 제안되어 있으나, 수지의 주입구가 작기 때문에 수지의 성형 후에 남은 게이트부와 러너부의 수지를 제거하기 곤란하고, 금형을 사용할 때마다 크리닝이 필요하고, 금형이 복잡하기 때문에 고가가 되는 문제가 있다.
본 발명은 상기 사정을 감안하여 이루어진 것으로, 중계 기판 상에 발생하는 수지 버나 전극 패드의 오염을 방지하고, 제조 수율을 향상시킨 반도체 장치의 제조 방법 및 반도체 장치를 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위하여, 본 발명의 반도체 장치의 제조 방법은 중계 기판 상에 형성한 전극 단자를 덮도록 내열 시트를 배치하는 공정과, 금형 사이에 끼운 상기 중계 기판 상에 탑재한 반도체 소자를 실링재로 봉지하는 공정을 포함한다.
전극 단자를 내열 시트로 덮어 전극 단자를 보호한 후, 반도체 소자를 실링재로 봉지함으로써, 전극 단자에 더러움이 부착하지 않는다. 실링재를 수지로 하였을 경우에 중계 기판 상에 발생하는 수지 버나 전극 패드의 오염을 방지하고, 제조 수율을 향상시킬 수 있다. 또한, 중계 기판과 봉지하는 실링재의 사이에 내열 시트를 끼움으로써, 성형 후에 실링재를 중계 기판으로부터 용이하게 박리할 수 있다. 따라서, 실링재를 박리하기 위한 금도금을 설치할 필요가 없어지고, 중계 기판의 게이트에 해당하는 영역에도 전극 단자를 배치할 수 있어 반도체 장치를 소형화할 수 있다.
또한, 전술한 반도체 장치의 제조 방법에 있어서, 상기 내열 시트는 상기 중계 기판에 접착되면 좋다.
내열 시트를 중계 기판에 접착함으로써, 내열 시트의 위치 어긋남이나 벗겨짐을 방지를 할 수 있다.
또한, 전술한 반도체 장치의 제조 방법에 있어서, 상기 내열 시트는 복수 적층되고, 상기 중계 기판에 접촉하는 측이 유연성을 가지고 있으면 좋다.
내열 시트가, 복수 적층되어 중계 기판에 접촉하는 쪽이 유연성이 있으므로, 금형의 클램프시에 생기는 압력에 의하여 중계 기판이 파손되는 문제를 일으키지 않는다. 또한 금속 배선 등에 의하여 중계 기판의 표면에 요철이 생기는 경우에는 유연성을 가지는 내열 시트를 접촉시킴으로써 요철에 실링재가 들어가지 않는다.
또한, 전술한 반도체 장치의 제조 방법에 있어서, 상기 내열 시트는 상기 실링재에 봉지된 반도체 소자와 겹쳐지지 않게 상기 내열 시트를 상기 중계 기판 상에 배치하기 위한 통로를 가지고 있으면 좋다.
내열 시트는 실링재의 성형 후에 중계 기판으로부터 제거하기 때문에, 내열 시트를 실링부재와 겹쳐지지 않게 배치함으로써, 내열 시트를 용이하게 제거할 수 있다.
또한, 전술한 반도체 장치의 제조 방법에 있어서, 상기 내열 시트를 배치한 상기 중계 기판의 이면측에 볼 단자를 설치하는 공정을 가지고 있으면 좋다.
내열 시트를 붙인 채로 중계 기판의 이면측의 볼 단자를 설치함으로써, 볼 단자의 설치시에 플럭스 도포나 약액을 이용한 플럭스 세정으로 중계 기판의 전극 단자가 오염되지 않는다.
또한, 전술한 반도체 장치의 제조 방법에 있어서, 상기 중계 기판과 상기 내열 시트란, 상기 금형에 설치한 가이드 핀에 감합되는 가이드 홀을 가지고, 상기 가이드 핀을 상기 가이드 홀에 삽입함으로써, 상기 중계 기판과 상기 내열 시트가 상기 금형에 위치 결정되면 좋다.
금형에 설치된 가이드 핀은 중계 기판의 위치 결정에 이용되지만, 이것을 내열 시트의 위치 결정에도 이용함으로써, 중계 기판과 내열 시트의 위치 관계를 저해하지 않고, 확실하게 금형 내에 중계 기판과 내열 시트를 배치할 수 있다.
또한, 전술한 반도체 장치의 제조 방법에 있어서, 상기 금형은 상기 실링재를 캐비티 내에 주입하는 통로의 단면적보다 상기 통로와 상기 캐비티와의 경계의 입구 단면적을 작게 형성하면 좋다.
내열 시트가 배치된 게이트부의 내부 압력을 캐비티 입구 부근의 내부 압력보다 높게 할 수 있고, 내열 시트를 내부 압력으로 누를 수 있다. 따라서, 실링재로서의 수지가 내열 시트와 중계 기판의 사이에 들어가는 것을 방지할 수 있다.
전술한 반도체 장치의 제조 방법에 있어서, 상기 내열 시트를 상기 중계 기판 상으로부터 제거하는 공정을 포함하고 있으면 좋다.
또한, 전술한 반도체 장치의 제조 방법에 있어서, 상기 전극 단자는 상기 중계 기판상의 상기 반도체 소자의 배치 영역 이외의 모든 영역에 형성되어 있으면 좋다.
이 반도체 장치의 제조 방법에 있어서, 중계 기판 상의 게이트에 해당하는는 영역에도 전극 단자를 배치할 수 있다. 따라서, 반도체 장치를 소형화할 수 있다.
또한, 전술한 반도체 장치의 제조 방법에 있어서, 상기 실링재로 봉지된 상기 반도체 소자 상에 다른 반도체 장치를 적층하는 공정을 가지고 있으면 좋다.
적층형 반도체 장치로 함으로써, 반도체 소자의 효율적인 패키징이 가능하게 된다.
또한, 전술한 반도체 장치의 제조 방법에 있어서, 상기 실링재는 수지로 이루어져 있으면 좋다. 수지로 반도체 소자를 패키징함으로써, 반도체 소자를 충격이나 스크래치로부터 보호할 수 있다.
본 발명의 반도체 장치는 실링재에 의하여 봉지된 반도체 소자라고 상기 실링재에 봉지된 상기 반도체 소자를 탑재한 중계 기판과 상기 중계 기판상의 전극 단자를 가리는 내열 시트를 사용하고, 상기 반도체 소자의 봉지을 실시함으로써 외형이 성형되는 상기 실링재를 가지고 있다.
전극 단자를 내열 시트로 덮어 전극 단자를 보호한 다음, 반도체 소자를 실링재로 봉지함으로써, 전극 단자에 더러움이 부착하지 않는다. 따라서, 실링재를 수지로 하였을 경우에 중계 기판상에 발생하는 수지 버나 전극 패드의 오염을 방지하고, 제조 수율을 향상시킬 수 있다.
발명의 효과
본 발명은 중계 기판 상에 발생하는 수지 버나 전극 패드의 오염을 방지하고, 제조 수율을 향상시킬 수 있다.
도 1은 종래의 적층형 반도체 장치의 구성을 나타내는 단면도이다.
도 2A는 제1 반도체 장치의 종래의 제1 구성을 나타내는 상면도와 단면도이며, 도2B는 제1 반도체 장치의 종래의 제2 구성을 나타내는 상면도와 단면도이다.
도 3은 종래의 제1 반도체 장치를 금형으로 클램프한 상태를 나타내는 도면이다.
도 4는 본 발명의 적층형 반도체 장치의 구성을 나타내는 단면도이다.
도 5는 제1 반도체 장치의 구성을 나타내는 상면도와 단면도이다.
도 6은 제1 반도체 장치의 제조 순서를 나타내는 플로차트이다.
도 7A는 중계 기판(11) 상에 반도체 소자(14)를 탑재한 상태를 나타내는 도이고, 도7B는 중계 기판(11)을 하부의 금형(42) 상에 올려놓은 상태를 나타내는 도이며, 도7C는 중계 기판 상에 내열 시트(31)를 배치한 상태를 나타내는 도이며, 도 7D는 반도체 소자(14)를 탑재한 중계 기판(11)을 금형(41, 42)으로 클램프한 상태를 나타내는 도이며, 도7E는 게이트(50)를 사이에 두고 캐비티 내에 수지를 봉지한 상태를 나타내는 도이고, 도7F는 수지 성형 후, 상부의 금형(41)을 제거한 상태를 나타내는 도이며, 도7G는 하부의 금형(42)을 중계 기판(11)로부터 제거한 상태를 나타내는 도이며, 도7H는 게이트 브레이크 처리 후의 제1 반도체 장치의 구성을 나타내는 도이며, 도7I는 내열 시트(31)를 제거한 후의 제1 반도체 장치의 구성을 나타내는 도면이다.
도 8은 중계 기판 상에 배치된 내열 시트를 나타내는 도면이다.
도 9는 금형의 구성을 나타내는 단면도이다.
도 10은 제1 반도체 장치의 다른 제조 순서를 나타내는 플로차트이다.
도 11A는 내열 시트(31)를 중계 기판(11) 상에 남긴 상태를 나타내는 도이며, 도11B는 프로브(60)에 의한 테스트를 실시하고 있는 상태를 나타내는 도이며, 도11C는 테스트 종료 후에 내열 시트(31)를 제거한 상태를 나타내는 도면이다.
도 12는 제 2 실시예의 반도체 장치의 제조 순서를 나타내는 도이며, 제1 내열 시트 상에 제2 내열 시트를 배치한 상태를 나타내는 도면이다.
다음으로, 첨부 도면을 참조하면서 본 발명을 실시하기 위한 최선의 형태에 대하여 설명한다. 또한, 이하에서는 적층형 반도체 장치의 제조 방법을 예를 들어 설명하지만, 본 발명에 의하여 제조되는 반도체 장치는 적층형 반도체 장치로 한정되는 것은 아니다. 예를 들면, 반도체 소자의 수지 봉지에 의한 신호 패턴의 더러 움을 방지하는 기술으로서도 적용할 수 있다.
실시예 1
먼저, 본 발명에 의하여 제조되는 적층형 반도체 장치의 일례를 도 4를 참조하면서 설명한다. 도 4에 나타내는 적층형 반도체 장치(1)는 제1 반도체 장치(10) 상에 제2 반도체 장치(20)를 적층한 2단 구성을 취하고 있다.
제1 반도체 장치(10)는 도 4에 도시하는 바와 같이 중계 기판(11)의 표면 측에 반도체 소자(14)를 탑재하고, 이 반도체 소자(14)를 실링재(12)에 의하여 봉지하고 있다. 반도체 소자(14)를 실링재(12)에 의하여 봉지함으로써, 반도체 소자(14)에 생기는 충격이나 스크래치를 방지할 수 있다. 실링재(12)에는 에폭시, 실리콘, 폴리이미드 등의 수지가 사용된다. 또한, 중계 기판(11)의 이면측에는 땜납 볼 (13)이 설치되어 시험용 프로브의 시험 핀이나, 다른 기판과의 접속에 사용된다.
제2 반도체 장치(20)도, 도 4에 도시하는 바와 같이 중계 기판(21)의 표면 측에 도시하지 않는 반도체 소자를 탑재하고, 중계 기판(21)의 기판 전면을 실링재에 의하여 봉지하고 있다. 중계 기판(21)의 이면 측에는 땜납 볼(23)이 설치되고, 제1 반도체 장치(10)와 제2 반도체 장치(20)의 전기적인 접속이 이루어지고 있다. 또한, 도 4에 도시하는 바와 같이 제1 반도체 장치(10)와 제2 반도체 장치(20)는 접착제(2)에 의하여 접착되어 고정되어 있다.
이에, 도 5를 참조하면서 제1 반도체 장치(10)의 구성을 설명한다. 도 5에는 제1 반도체 장치(10)를 위에서 본 상면도와 옆에서 본 측면도가 도시되어 있다. 제 1 반도체 장치(10)의 중계 기판(11) 상에는 도 5의 상면도에 도시하는 바와 같이 전극 패드 (단자)(17)가 형성되어 있다. 본 실시예에서는 전극 패드 (단자)(17)는 반도체 소자의 형성 영역을 제외한 중계 기판(11)상의 영역에 형성되어 있다. 즉, 도 2A에 도시하는 금 도금부(115)를 형성할 필요가 없기 때문에, 반도체 소자의 형성 영역을 제외한 중계 기판(11) 상에 전극 패드 (단자)(17)을 형성할 수 있다.
전극 패드 (단자)(17)와 제2 반도체 장치(20)의 이면 측에 설치한 땜납 볼(23)을 접촉시킴으로써, 제2 반도체 장치(20)와 제1 반도체 장치(10)가 전기적으로 접속된다.
다음으로, 도 5의 측면도를 참조하면서 반도체 소자를 봉지하고 있는 실링재(12)에 대하여 설명한다. 실링재(12)는 도 5에 도시하는 바와 같이 중계 기판(11) 상에 형성된 제1 실링재 3 (12)과 이 제1 실링재 3 (12) 상에 형성된 사각뿔대의 제2 실링재 4 (12)로 이루어진다. 즉, 제1 실링재 3 (12)가 제2 실링재 4 (12)의 외주를 둘러싸고, 제1 실링재 3 (12)가 제2 실링재 4 (12)의 플랜지부로 되어 있다. 실링재(12)가 이와 같은 형상이 되는 것은 반도체 소자를 봉지하는 실링재(12)의 형성 공정에서, 중계 기판(11) 상에 형성한 전극 패드 (단자)(17)을 덮도록 내열 시트(31)를 배치하고, 실링재를 형성하기 때문이다. 즉, 실링재(12)에 플랜지부가 형성되는 것은 내열 시트(31)를 실링재(12)의 배치 영역으로부터 소정 거리만큼 떼어 놓아 배치하기 (도 7C, 도7D 참조) 때문인데, 형성 영역과 내열 시트(31)와의 사이에 유입한 실링재로서의 수지가 그대로 중계 기판(11) 상에 남아 플랜지부가 된다.
이 때, 도 6에 나타내는 플로차트를 참조하면서 제1 반도체 장치(10)의 반도체 소자(14)를 실링재(12)로 봉지하는 순서에 대하여 설명한다. 또한, 여기에서는 제1 반도체 장치(10)를 예를 들어 설명하지만, 제2 반도체 장치(20)에 대해서도 동일한 순서로 실링재(22)를 성형할 수 있다. 또한, 이하의 순서에서는 실링재(12)로서 수지를 사용하고, 수지에 의하여 반도체 소자를 봉지하는 순서를 설명한다.
먼저, 제1 반도체 장치(10)를 하부의 금형(42)상에 탑재한다 (단계 S1). 제1 반도체 장치(10)는 도 7A에 도시하는 바와 같이 중계 기판(11) 상에 반도체 소자(14)가 탑재되고, 반도체 소자(14)와 중계 기판(11)이 와이어(15)에 의하여 전기적으로 접속되어 있다. 또한, 하부 금형(42)에는 도 7B에 도시하는 바와 같이, 가이드 핀(43)이 설치되고, 제1 반도체 장치(10)의 중계 기판(11)에는 이 가이드 핀(43)과 감합하는 가이드 홀(16)이 설치되어 있다. 제1 반도체 장치(10)의 가이드 홀(16)을 아래쪽 금형(42)의 가이드 핀(43)에 감합시킴으로써, 도 7B에 도시하는 바와 같이, 제1 반도체 장치(10)가 하부 금형 (42)에 위치 결정된다.
다음으로, 수지 봉지에 의한 전극 패드 (단자)(17)의 더러움을 방지하는 내열 시트(31)를 제1의 반도체 장치(10)의 중계 기판(11) 상에 설치한다(단계 S2). 내열 시트(31)에도 가이드 폴(32)이 형성되어 있고, 이 가이드 홀(32)에 아래쪽 금형(42)의 가이드 핀(43)을 삽입함으로써, 내열 시트(31)가 중계 기판(11) 상에 위치 결정된다. 도 7C에 중계 기판(11)상에 내열 시트(31)를 배치한 상태를 나타내고, 도 8에 내열 시트(31)를 배치한 제1 반도체 장치(10)의 상면도를 나타낸다. 내열 시트(31)는, 도 8에 도시하는 바와 같이, 중앙 부분가 도려내어져 개구로 되어 있고, 실링재(12)를 성형하는 캐비티의 주위에서, 전극 패드 (단자)(17)상을 덮도록 배치되어 있다. 또한, 내열 시트(31)에는 접착제를 도포하여 두고, 중계 기판(11) 상에 배치하였을 때에 중계 기판(11)으로부터 박리되지 않도록 하여도 된다.
내열 시트(31)에는 PET (Polyethylene Terephthalate) 수지, 불소계 수지, 금속성 시트, 펄프계 수지 등이 사용된다. 또한, 실링재(12)의 성형시에는 상하의 금형(41, 42)은 170℃ 전후로 유지된다. 이 때문에 내열 시트(31)는 약 175℃의 온도에서도 변형이나 치수 변화가 거의 일어나지 않는 것을 선택하면 좋다. 고온에서도 치수 변화를 일으키지 않으므로, 내열 시트(31)와 중계 기판(11)의 사이에 실링재(12)로서의 수지가 흘러들어가는 것을 방지할 수 있다. 또한, 도 7에는 중계 기판(11) 상에 탑재된 1개의 반도체 소자(14)만을 도시하고 있으나, 반도체 소자의 패키징은 중계 기판(11) 상에 복수의 반도체 소자를 실어 수지 봉지나 소정의 처리 후에 중계 기판(11)을 잘라 각 반도체 장치로 잘라 나눌 수 있으므로, 내열 시트(31)는 반도체 소자마다 독립되어 있지 않아도 좋다.
다음으로, 도 7D에 도시하는 바와 같이 상부의 금형(41)과 아래쪽의 금형(42)을 클램프하여 (단계 S3), 도 7E에 도시하는 바와 같이 캐비티 내에 실링재(12)의 수지를 봉지한다 (단계 S4). 윗쪽의 금형(41)의 설치 시에는, 도 7D에 도시하는 바와 같이, 상부의 금형(41)에도 가이드 홀(44)이 설치되어 있으므로, 하부의 금형(42)에 설치한 가이드 핀(43)에 가이드 홀(44)을 감합시킴으로써 상부의 금형(41)이 제1 반도체 장치(10)상의 소정 위치에 배치된다.
캐비티 내에 실링재(12)의 수지를 주입하는 것은 수지의 통로가 되는 게이트부(50)로부터 이루어진다. 이 때, 게이트부(50) 아래에는 도 7D에 도시하는 바와 같이 내열 시트(31)이 배치되어 있기 때문에, 게이트부(50)로부터 수지를 주입하여도 수지가 전극 패드 (단자)(17)에 부착되는 경우는 없다. 이 때문에 중계 기판(11)상의 실링재 단면에 발생하기 쉬운 수지 버를 내열 시트(31)상에서 발생시키고, 내열 시트(31)를 제거함으로써 중계 기판(11)의 표면을 청정하게 유지할 수 있다. 또한, 중계 기판(11)상의 게이트부(50)가 중첩되는 영역에 금 도금부를 설치할 필요가 없어져, 중계 기판(11)의 모든 코너에 불필요한 부분 없이 전극을 배치할 수 있다.
또한, 금형(41, 42)은 게이트부(50)의 수지의 통로의 단면적보다 캐비티 입구(51)의 단면적이 작아지도록 형성되어 있다. 즉, 도 9에 나타내는 게이트부(50)의 통로의 단면적 a가, 캐비티 입구(51)의 단면적 b보다 커지도록 형성되어 있다. 이와 같은 구성을 취함으로써 내열 시트(31)가 배치된 게이트부(50)의 내부 압력을 캐비티 입구(51) 부근의 내부 압력보다 높게 할 수 있고, 내열 시트(31)를 내부 압력으로 누를 수 있다. 따라서, 실링재(12)가 내열 시트(31)와 중계 기판(11)의 사이에 들어가는 것을 방지할 수 있다.
실링재(12)의 수지의 봉지가 종료되면 (단계 S4), 도 7F에 도시하는 바와 같이 상부의 금형(41)을 제1 반도체 장치(10) 상으로부터 제거하고(단계 S5), 제1 반도체 장치(10)를 하부의 금형(42)으로부터 꺼낸다(단계 S6).
아래쪽의 금형(42)로부터 제1 반도체 장치(10)을 제거하면(단계 S6), 실링 재(1 2)와 게이트부(50)의 수지를 분리하는 게이트 브레이크 처리를 실시한다 (단계 S7). 게이트 브레이크 처리에 의하여 게이트부(50)의 수지를 제거하면, 내열 시트(31)를 중계 기판(11)상으로부터 제거하고 일련의 처리가 종료된다 (단계 S8).
이와 같이 본 제조 순서에서는 반도체 소자(14)를 실링재에 의하여 봉지할 때에, 미리 내열 시트(31)를 배치해 두고, 내열 시트(31) 상에 실링재(12)의 수지를 주입하는 게이트부(50)를 중첩되도록 함으로써 전극 패드 (단자)(17)에 더러움이 생기지 않는다. 따라서, 게이트부(50) 아래에 설치한 전극 패드 (단자)(17)을 위에 적층하는 반도체 장치와의 전기적인 접속에 사용할 수 있다. 이 때문에, 중계 기판의 크기를 크게 할 필요가 없고, 제조 수율을 향상시킬 수 있다.
또한, 전술한 제조 순서에서는 게이트 브레이크 처리 후에 내열 시트(31)를 제거하고 있었지만, 내열 시트(31)를 중계 기판(11) 상에 그대로 배치하여 두고, 후속 공정에 사용하여도 좋다. 이 순서에 대하여 도 10에 나타내는 플로차트를 참조하면서 설명한다.
본 순서에서는 게이트부(50)의 수지를 게이트 브레이크 처리로 제거하면(단계 S16), 내열 시트(31)를 중계 기판(11) 상에 실은 채로 땜납 볼(13)을 설치한다 (단계 S17). 도 11A에는 중계 기판(11)의 이면 측에는 땜납 볼(13)을 단 상태가 도시되어 있다. 땜납 볼(13)을 설치하면, 이 땜납 볼(13)에 도 11B에 나타내는 프로브(60)을 접속하여 테스트를 실시한다 (단계 S18). 프로브(60)으로부터 전원이나 테스트 신호를 공급하여 제1 반도체 장치(10)가 정상적으로 동작하는지 아닌지를 테스트한다. 테스트가 종료되면, 도 11C에 도시하는 바와 같이 내열 시트(31)를 중 계 기판(11)상으로부터 박리하고, 제1 반도체 장치(10)가 완성된다(단계 S19).
이와 같이 본 제조 순서에서는 실링재의 성형시에 사용한 내열 시트(31)를 그대로 중계 기판(11) 상에 부착하여 두고 땜납 볼(13)의 탑재와 테스트를 실시한다. 땜납 볼(13)의 설치에서는 플럭스 도포나 약액을 이용한 플럭스 세정을 실시하기 때문에, 중계 기판(11)의 전극 패드 (단자)(17)가 오염되기 쉽다. 이 때문에, 내열 시트(31)에서 전극 패드 (단자)(17)을 덮어둠으로써 중계 기판(11)의 표면을 청정한 상태로 유지할 수 있고, 제조 수율의 향상을 도모할 수 있다.
실시예 2
다음으로, 첨부 도면을 참조하면서 본 발명의 제2 실시예에 대하여 설명한다. 본 실시예는 도 12에 도시하는 바와 같이 중계 기판(11) 상에 2 종류의 내열 시트를 배치하고, 이것을 금형(41, 42) 사이에 끼우고 실링재(12)의 수지 봉지을 실시하고 있다. 중계 기판(11) 상에 배치하는 제1 내열 시트(71)는 종이나 케미컬 시트 등으로 이루어지는 유연성을 가지는 시트이고, 제1 내열 시트(71)상에 배치되는 제2 내열 시트(72)는 금속으로 이루어지는 강성이 있는 시트이다. 즉, 중계 기판(11)과 제2 내열 시트(72)와의 사이에 유연성을 가지는 제1 내열 시트(71)를 끼우고 있다.
유리 에폭시 기판 등의 리지드 중계 기판(11)에 대향하는 제1 내열 시트 (71)에 유연성 (완충성)을 갖게 함으로써, 금형 클램프 시의 압력에 의하여 중계 기판(11)이 파손되는 불편을 방지할 수 있다. 또한, 중계 기판(11)의 표면에는 구리 등의 금속 배선에 의하여 요철이 생겼으나, 제1 내열 시트(71)가 유연성을 가지 고 있기 때문에, 중계 기판(11)의 요철에 대응하여 제1 내열 시트(71)가 변형되고, 실링재가 요철에 들어가는 문제를 방지할 수 있다.
또한, 이 제1 내열 시트(71)와 제2 내열 시트 72도, 전술한 제1 실시예의 내열 시트(31)와 마찬가지로 약 175℃의 온도에서도 변형이나 치수 변화가 일어나지 않는 것을 선택하면 좋다. 또한, 도 12에서는 내열 시트가 제1 내열 시트(71)와 제2 내열 시트(72)의 2매로 이루어지는 경우를 예시하고 있으나, 1매의 내열 시트가 2층으로 나누어져 하부의 층에 유연성을 갖게 하고, 상부의 층에 강성을 갖게 하여도 된다.
전술한 실시예는 본 발명의 매우 적합한 실시예이다. 다만, 이것에 한정되는 것은 아니며, 본 발명의 요지를 일탈하지 않는 범위 내에 있어 여러 가지 변형 실시 가능하다.

Claims (12)

  1. 중계 기판 상에 형성한 전극 단자를 덮도록 내열 시트를 배치하는 공정과,
    금형 사이에 끼운 상기 중계 기판 상에 탑재한 반도체 소자를 실링재로 봉지하는 공정을 가지는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 내열 시트는 상기 중계 기판에 접착되는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 내열 시트는 복수 적층되어 상기 중계 기판에 접촉하는 측이 유연성을 가지고 있는 반도체 장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 하나의 항에 있어서, 상기 내열 시트는 상기 실링재에 봉지된 반도체 소자와 중첩되지 않도록 상기 내열 시트를 상기 중계 기판 상에 배치하기 위한 개구를 가지는 반도체 장치의 제조 방법.
  5. 제1항 내지 제4항 중 어느 하나의 항에 있어서, 상기 내열 시트를 배치한 상기 중계 기판의 이면측에 볼 단자를 설치하는 공정을 가지는 반도체 장치의 제조 방법.
  6. 제1항 내지 제5항 중 어느 하나의 항에 있어서, 상기 중계 기판과 상기 내열 시트는 상기 금형에 설치한 가이드 핀에 감합하는 가이드 홀을 가지고, 상기 가이드 핀을 상기 가이드 홀에 삽입함으로써, 상기 중계 기판과 상기 내열 시트가 상기 금형에 위치 결정되는 반도체 장치의 제조 방법.
  7. 제1항 내지 제6항 중 어느 하나의 항에 있어서, 상기 금형은 상기 실링재를 캐비티 내에 주입하는 통로의 단면적보다 상기 통로와 상기 캐비티의 경계의 입구 단면적을 작게 형성한 반도체 장치의 제조 방법.
  8. 제1항 또는 제5항에 있어서, 상기 내열 시트를 상기 중계 기판상으로부터 제거하는 공정을 가지는 반도체 장치의 제조 방법.
  9. 제1항 내지 제8항 중 어느 하나의 항에 있어서, 상기 전극 단자는 상기 중계 기판 상의 상기 반도체 소자의 배치 영역 이외의 모든 영역에 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항 내지 제9항 중 어느 하나의 항에 있어서, 상기 실링재로 봉지된 상기 반도체 소자 상에 다른 반도체 장치를 적층하는 공정을 가지는 반도체 장치의 제조 방법.
  11. 제1항 내지 제10항 중 어느 하나의 항에 있어서, 상기 실링재는 수지로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 실링재에 의하여 봉지된 반도체 소자와,
    상기 실링재에 봉지된 상기 반도체 소자를 탑재한 중계 기판과,
    상기 중계 기판상의 전극 단자를 덮는 내열 시트를 사용하여, 상기 반도체 소자의 봉지을 실시함으로써 외형이 성형되는 상기 실링재를 가지는 반도체 장치.
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