KR20070044932A - 반도체 소자의 캐패시터 형성방법 - Google Patents
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Abstract
본 발명의 반도체 소자의 캐패시터 형성방법은, 반도체 기판 상에 하부전극 컨택플러그를 구비하는 반도체 기판 위에 하부전극을 형성하는 단계; 하부전극 위에 지르코늄(Zr)을 포함하는 전구체, 실리콘(Si)을 포함하는 전구체를 공급하고, 산화소스를 주입하여 원자층증착(ALD)방법을 이용하여 지르콘 실리케이트 산화(ZrSiOx)막을 형성하는 단계; 및 유전체막 위에 상부전극을 형성하는 단계를 포함한다.
캐패시터, ZrSiOx, 원자층증착방법f
Description
도 1 내지 도 3은 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위해 나타내보인 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 110 : 하부전극
120 : 유전체막 130 : 상부전극
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
최근 반도체 소자가 고집적화됨에 따라 셀 크기가 감소되어 충분한 정전용량(Cs)을 갖는 캐패시터를 형성하기가 어려워지고 있으며 특히, 디램(DRAM) 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 고집적화에 중요한 요인이 된다. 정전용량을 확보하는 방법으로 종래의 캐패시터 물질을 이용하면서 캐패시터의 표면적을 넓히는 방법, 예를 들어 캐패시터의 높이를 높이는 방법을 이용하여 왔다. 그러나 캐패시터의 높이를 증가시키면, 높이 증가에 따른 단차에 의해 공정 마진이 급속히 감소하여 후속 공정이 어려워지고, 정전용량 확보가 어려워지는 문제가 있었다.
반도체 소자에서 사용되는 커패시터로는, 그 접합 구조에 따라서, 모스 구조, pn 접합 구조, 폴리실리콘-절연체-폴리실리콘(PIP) 구조 및 금속-절연체-금속(MIM) 구조 등의 커패시터들이 있다. 이 중에서 금속-절연체-금속 구조를 제외한 나머지 구조를 갖는 커패시터들은 적어도 한쪽 전극 물질로서 단결정 실리콘이나 다결정 실리콘을 사용한다. 그러나 단결정 실리콘 또는 다결정 실리콘은, 그 물질 특성으로 인하여 커패시터 전극의 저항을 감소시키는데 한계를 나타내고 있다. 따라서 고속의 커패시터가 요구되는 응용 분야에서는 저 저항의 커패시터 전극을 쉽게 실현할 수 있는 금속-절연체-금속 커패시터가 주로 사용된다.
이와 같은 금속-절연체-금속 커패시터는 커패시터의 하부전극 및 상부전극으로 금속막을 사용하여 형성하며, 유전체막으로는 고유전율을 갖는 유전물질, 예를 들어 지르코니아(ZrO2)를 이용하고 있다. 그런데 지르코니아(ZrO2)막을 이용하여 유전체막을 형성할 경우, 증착두께가 증가함에 따라 일정두께, 예컨대 5Å 이상에서 결정화(crystallization)가 급속히 진행되어 소자에서 요구되는 정전용량과 누설전류를 확보하기 위해 필요한 증착두께, 예를 들어 80-100Å만큼 증착하게 될 경우 유전체막의 표면상태가 불량해지고 특정부위에 전계가 집중되어 누설전류가 증가하는 문제가 발생한다. 이러한 문제를 해결하기 위해 지르코니아(ZrO2)막을 증착할 때 결정화가 시작되기 직전의 증착두께, 예를 들어 50Å까지 증착한 후 알루미나(Al2O3)를 버퍼막으로 증착한 후 다시 지르코니아(ZrO2)막을 필요한 두께만큼 증착하는 지르코니아-알루미나-지르코니아(ZAZ; ZrO2-Al2O3-ZrO2) 삼중 구조의 유전체막을 형성하거나 상기 지르코니아(ZrO2)를 하프늄옥사이드(HfO2)와 혼합하여 ZrHfO2 막으로 형성하여 유전체막의 표면상태를 개선시키는 방법을 사용하고 있다.
그러나 이와 같은 ZAZ 구조의 유전체막이나 ZrHfO2 막으로 유전체막을 형성할 경우, 제조공정상 복잡하여 양산공정에 적용하기에는 부적합한 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 캐패시터의 유전체막을 비정질의 단일막으로 형성하여 소자의 누설전류 특성이 향상되고 제조공정을 단순화시킬 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 반도체 기판 상에 하부전극 컨택플러그를 구비하는 반도체 기판 위에 하부전극을 형성하는 단계; 상기 하부전극 위에 지르코늄(Zr)을 포함하는 전구체, 실리콘(Si)을 포함하는 전구체를 공급하고, 산화소스를 주입하여 원자층증착(ALD)방법을 이용하여 지르콘 실리케이트 산화(ZrSiOx)막을 형성하는 단계; 및 상기 유전체막 위에 상부전극을 형성하는 단계를 포함한다.
본 발명에 있어서, 상기 하부전극은 티타늄나이트라이드(TiN) 또는 루테늄 (Ru)으로 형성할 수 있다.
루테늄(Ru)으로 하부전극을 형성할 경우, 자기조립 단분자막(SAMs)을 이용하여 형성할 수 있다.
상기 산화소스는 산소(O2), 오존(O3)을 포함하는 것이 바람직하다.
상기 지르코늄을 포함하는 전구체는, TEMAZ/TDEAZ, TDMAH 또는 NOZ-31 가운데 하나를 소스가스로 이용하는 것이 바람직하다.
상기 실리콘을 포함하는 전구체는, TriDEAS 또는 TriDMAS을 소스가스로 이용하는 것이 바람직하다.
상기 지르콘 실리케이트 산화(ZrSiOx)막은, 250-550℃의 증착온도와 0.2-1.0torr의 증착압력에서 형성하는 것이 바람직하다.
지르코늄 소스가스를 주입할 때 질소(N2) 가스 또는 아르곤(Ar) 가스를 포함하는 캐리어가스를 함께 공급할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1 내지 도 3은 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방 법을 설명하기 위하여 나타내보인 도면들이다.
먼저 도 1을 참조하면, 반도체 기판(100) 상에 트랜지스터 및 비트라인 등과 같은 하부구조물(미도시)을 형성한다. 다음에 상기 하부구조물을 포함하는 반도체 기판(100) 전면에 하부구조물과 후속공정에서 형성되는 하부전극을 연결하는 컨택플러그를 구비하는 층간절연막(미도시)을 형성한 후, 층간절연막 위에 하부전극(110)을 형성한다. 하부전극(110)은 금속막, 예를 들어 티타늄나이트라이드(TiN)막 또는 루테늄(Ru)막 가운데 하나를 선택하여 형성할 수 있다. 이때, 하부전극(110)은 250-500℃의 증착온도에서 100-400Å의 두께를 가지도록 형성할 수 있다. 여기서 하부전극(110)을 루테늄(Ru)막으로 형성할 경우, 자기조립 단분자막(SAMs; Self-assembled monolayers)을 이용하여 선택적으로 형성할 수 있다. 자기조립 단분자막은 고체 표면과 상호 작용할 수 있는 분자들이 기판 표면에서 분자들끼리 2차원적으로 정렬하는 자기조립(self-assemble) 현상을 이용하여 주어진 기질의 표면에 형성된 일정하게 정렬된 단분자막(monolayers)이다. 이 방법으로 막을 제조하는 경우 막 형성 과정을 분자 수준에서 조절할 수 있으며, 자기조립 단분자막을 형성하는 분자의 작용기를 선택적으로 다양하게 변화시킬 수 있고, 막의 안정성도 뛰어나며 원하는 경우 쉽게 제거할 수 있는 장점이 있다. 비록 도면상에는 하부전극(110)이 평판 형태로 도시되어 있지만, 반도체 메모리소자, 예컨대 디램(DRAM; Dynamic Random Access Memory)소자에서는 콘케이브(concave) 구조, 실린더(cylinder) 구조와 같이 다양한 형태로 형성될 수도 있다.
다음에 하부전극(110)을 HF 용액으로 이용한 습식 또는 건식 방법으로 전세 정하여 하부전극(110) 상에 형성된 산화막(미도시)을 제거한다. 여기서 상기 산화막은 하부전극(110)을 형성하는 동안 발생하는 자연 산화막이며, 이를 제거하지 않아도 무방하다.
다음에 도 2를 참조하면, 하부전극(110) 위에 고유전상수를 가지는 비정질의 단일막을 포함하는 유전체막(120)을 형성한다. 여기서 고유전상수를 가지는 비정질의 단일막은 원자층증착(ALD; Atomic Layer Deposition)방법을 사용하여 지르콘 실리케이트 산화(ZrSiOx)막으로 형성할 수 있다. 이를 위해 지르코늄(Zr)의 전구체로서 TEMAZ(Zr[N(CH3)(C2H5)4)/TDEAZ(Zr[N(C2H5)2]4), TDMAH(Hf[N(CH)2]4 또는 NOZ-31(Zr(OBu)(NEtMe)3 와 같은 지르코늄(Zr)을 포함하는 소스가스와, 실리콘(Si)의 전구체로서 TriDEAS(HSi[N(C2H5)2]3 , TriDMAS(HSi[N(CH3)2]3 와 같이 실리콘(Si)을 포함하는 소스를 사용할 수 있다.
보다 구체적으로, 대략 30℃의 온도가 유지되는 실리콘(Si)을 포함하는 전구체의 저장용기(canister)와 60-120℃의 온도로 유지되는 지르코늄(Zr)을 포함하는 전구체의 저장용기에 질소(N2) 가스 또는 아르곤(Ar) 가스를 포함하는 캐리어가스를 이용하여 상기와 같은 지르코늄(Zr) 및 실리콘(Si)을 포함하는 소스가스를 공급한다. 다음에 챔버에 퍼지가스를 공급하여 챔버 내부를 퍼징한다. 다음에 산소(O2) 또는 오존(O3)을 반응가스로 공급한다. 다음에 다시 챔버에 퍼지가스를 공급하여 챔버 내부를 퍼징한다. 이와 같은 단계들은 원하는 두께의 지르콘 실리케이트 산화 (ZrSiOx)막이 형성될 때까지 반복 수행된다. 통상적으로 퍼지가스로는 불활성가스가 사용된다.
상기 원자층증착방법(ALD)에 의해 지르콘 실리케이트 산화(ZrSiOx)막을 형성하는 챔버 내부는 대략 250-550℃의 증착온도와 대략 0.2-1.0 Torr의 압력이 유지되도록 한다. 상기 캐리어가스의 공급량은 대략 10-300sccm이 되도록 한다. 또한 지르콘 실리케이트 산화(ZrSiOx)막의 두께는 대략 50-150Å이 되도록 한다.
다음에 도 3을 참조하면, 고유전상수를 가지는 비정질의 단일막을 포함하는 유전체막(120) 위에 커패시터의 상부전극(130)을 형성하여, 하부전극(110), 유전체막(120) 및 상부전극(130)이 순차적으로 적층되는 구조의 커패시터(140)를 형성한다. 상기 상부전극(130)은 금속막, 예를 들어 티타늄나이트라이드(TiN)막 또는 루테늄(Ru)막 가운데 하나를 선택하여 형성하지만, 반드시 이에 한정되는 것은 아니다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 캐패시터 형성방법에 의하면, 캐패시터의 유전체막을 고유전상수를 가진 비정질 단일막으로 형성함으로써 표면상태를 개선하여 누설전류특성을 향상시킬 수 있으며, 공정단계를 단순화하여 양산공정에 적용할 수 있는 효과가 있다.
Claims (8)
- 반도체 기판 상에 하부전극 컨택플러그를 구비하는 반도체 기판 위에 하부전극을 형성하는 단계;상기 하부전극 위에 지르코늄(Zr)을 포함하는 전구체, 실리콘(Si)을 포함하는 전구체를 공급하고, 산화소스를 주입하여 원자층증착(ALD)방법을 이용하여 지르콘 실리케이트 산화(ZrSiOx)막을 형성하는 단계; 및상기 유전체막 위에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서,상기 하부전극은 티타늄나이트라이드(TiN) 또는 루테늄(Ru)으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제2항에 있어서,루테늄(Ru)으로 하부전극을 형성할 경우, 자기조립 단분자막(SAMs)을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 상기 제1항에 있어서,상기 산화소스는 산소(O2), 오존(O3)을 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제1항에 있어서,상기 지르코늄을 포함하는 전구체는, TEMAZ/TDEAZ, TDMAH 또는 NOZ-31 가운데 하나를 소스가스로 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제1항에 있어서,상기 실리콘을 포함하는 전구체는, TriDEAS 또는 TriDMAS을 소스가스로 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제1항에 있어서,상기 지르콘 실리케이트 산화(ZrSiOx)막은, 250-550℃의 증착온도와 0.2-1.0torr의 증착압력에서 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제5항에 있어서,지르코늄 소스가스를 주입할 때 질소(N2) 가스 또는 아르곤(Ar) 가스를 포함하는 캐리어가스를 함께 공급하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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-
2005
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