KR20070040742A - 8-핀 ｐｆｃ 및 안정기 제어 ｉｃ - Google Patents

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Abstract

본 발명은 역률 보정(PFC)를 구비한 형광 안정기 제어 집적 회로(IC)에 관한 것이고, 특히 로우 핀 카운트와 개선된 프로그램성을 갖는 안정기 제어 IC에 관한 것이다. 본 발명은 더욱이 상기 IC에 의해 수행되는 제어 방법에 관한 것이다.
형광 안정기

Description

8-핀 ＰＦＣ 및 안정기 제어 ＩＣ{8-PIN PFC AND BALLAST CONTROL IC}
도 1은 전형적인 IC 응용을 보여주는 개략도이다.
도 2는 IC의 블록도이다.
도 3은 IC에서 동작들의 시퀀스를 보여주는 상태도이다.
도 4는 IC에서 신호들을 보여주는 타이밍도이다.
관련 출원
본 발명은 본원에서 참조출원으로 포함되는 미국 가출원 제 60/661,809호(2005년 3월 15일 출원(IR-2943 PROV)) 및 미국 가출원 제 60/725,706호(2005년 10월 12일 출원(IR-2943 PROV Ⅱ))에 기초하며 그 우선권을 주장한다.
본 발명은 역률 보정(PFC)을 갖는 형광 안정기 제어(fluorescent ballast control) 집적회로(IC)에 관한 것으로서, 보다 구체적으로는 낮은 핀 카운트 및 개선된 프로그램가능성을 갖는 안정기 제어 IC에 관한 것이다. 본 발명은 추가적으로 IC에 의해 수행되는 제어 방법들에 관한 것이다.
관심이 집중된 배경기술의 안정기 제어 IC들이 모두가 본원의 참조문헌으로 포함되는 미국특허 제 5,545,955호; 제 6,211,623호; 제 6,259,614호; 제 6,617,805호 및 미국특허출원 제 10/875,474호에서 설명된다.
본 발명은 하나의 IC에 PFC, 안정기 제어 및 하프-브리지 드라이버를 제공한다. 다른 특징들은 하기내용을 포함한다:
ㆍ임계-도전 모드 부스트-타입 PFC
ㆍ내부 VBUS 감지 및 조정
ㆍ내부 PFC 과-전류 보호
ㆍ내부 PFC 제로-크로싱 검출
ㆍ내부 PFC 루프 보상
ㆍ적응성 포화 점화 조정
ㆍ내부 비(non)-ZVS 보호
ㆍ프로그래머블 예열(preheat) 시간
ㆍ프로그래머블 예열 주파수
ㆍ프로그래머블 실행 주파수
ㆍVCC상의 래치된(latched) 네거티브-진행 임계값(threshold)
ㆍ고정 데드-타임(1,5us typ.)
ㆍDC 버스 부족-전압 리셋
ㆍ램프 삽입 자동-재시작
ㆍ업/다운 폴트(fault) 카운터
ㆍ내부 부트스트랩 MOSFET
ㆍVCC상의 내부 15,6V 제너 클램프 다이오드
ㆍ마이크로파워 스타트업(Micropower startup)(200㎂)
ㆍ래치 이뮤니티(latch immunity) 및 ESD 보호
개시된 IC 및 방법은 다양한 PFC 및 안정기 시스템 기능들을 수행하는 고전압 감지 회로들을 포함한다. 하나의 고전압 핀은 PFC 제로 크로싱 및 과-전류를 감지한다. 제 2 고전압 핀이 DC 버스 전압 및 하프-브리지 전류를 감지한다. 프로그래머블 안정기 파라미터들은 예열 시간, 예열 주파수 및 실행 주파수를 포함한다. 보호 특징들은 점화 조정, 램프 비(non)-스트라이크(strike) 보호, 개방 필라멘트들, 수명, 램프 제거 및 자동 리스트라이크(restrike)를 포함한다. 하나의 8-핀 IC에서 프로그래머블 안정기 파라미터들과 완전한 폴트 보호와 함께 이러한 고전압 제어 기법들의 결합이, 높은 안정기 시스템 성능을 유지하면서 구성요소 개수에서 큰 감소, 제조성능의 증가, 그리고 보다 큰 신뢰성을 가져온다.
개시된 IC 및 방법의 이점들은 하기내용을 포함한다:
ㆍPFC 보조 권선이 요구되지 않는다
ㆍPFC 전류-감지 저항기가 요구되지 않는다
ㆍPFC 보상 캐패시터가 요구되지 않는다
ㆍ하프-브리지 전류-감지 저항기가 요구되지 않는다.
ㆍVBUS 전압 감지 저항기 네트워크가 요구되지 않는다
ㆍ외부 부트스트랩 다이오드가 요구되지 않는다
ㆍ소형 8-핀 패키지
ㆍ구성요소 개수의 큰 감소
ㆍ제조성능 및 신뢰성의 증가
ㆍ고속 설계 시간
본 발명의 다른 특징들 및 이점들은 첨부 도면들을 참조하는 본 발명의 실시예들의 하기의 설명으로부터 자명하게 될 것이다.
기능적인 설명: 안정기 제어 회로
안정기 제어 회로(100)는 모든 타입들의 형광 램프들을 적당하게 제어하는 기능들을 포함한다. 이러한 기능들은 예열 주파수, 예열 시간, 실행 주파수, 점화 전압 조정, 램프 비-스트라이크 보호, 램프 제거 또는 개방 회로 보호, 램프 교체 자동 재시작, 및 램프 수명 보호를 포함한다. 제어 회로의 모드들 또는 "상태들"은 하기내용을 포함한다.
1)UVLO 모드
2)읽기/세트 모드
3)예열 모드
4)점화 모드(Ignition Mode)
5)실행 모드(Run Mode)
6)폴트 모드(Fault Mode)
이러한 상태 간의 세부적인 흐름도에 대해 도 3의 상태도를 참조한다.
UVLO 모드(1)
부족 전압 록-아웃(UVLO) 모드는 VCC의 서플라이 전압이 정확한 턴-온 임계 전압 이하인 때에 회로(도 2 참조)가 있게 되는 상태이다. UVLO 모드 동안에, PFC 및 안정기 회로들 모두는 인에이블된(enabled) 최소 개수의 요구 기능들만으로 디스에이블(disable) 된다. 인에이블된 회로들은 자체로서 UVLO 회로(10), 재시작 로직 회로(12) 및 예열 주파수 읽기/세트 회로(22)를 포함한다. 전체 PFC 회로가 디스에이블되며, PFC 게이트 드라이버(14) 출력이 오프(로직 '로우(low)')되어, 외부 PFC MOSFET MPFC가 정의된 상태에 있으며 예상치 않게 턴 온되지 않음을 보증한다. 안정기 발진기(16)는 디스에이블되며, 하이-사이드(high-side) 게이트 드라이버(18) 출력(HO 핀)이 오프된다(로직 '로우').
로우-사이드 게이트 드라이버(20) 출력(LO 핀)이 UVLO 모드 동안에 재시작 로직 회로(12) 및 예열 주파수 읽기/세트 회로(22)에 대한 입력 핀으로서 사용된다. UVLO 모드 동안에 입력 핀으로서 LO 핀의 사용은 상기 회로의 유용한 특성이다. 전통적인 하프-브리지 드라이버 회로들은 UVLO 모드 동안에 LO 및 HO 핀들 모두를 디스에이블하여(모두가 오프, 로직 '로우'가 되는), 외부 하프-브리지 MOSFET들이 예상치 않게 턴 온되는 것을 방지한다. 만일 토템-폴(totem-pole) 구성의 상위 MOSFET MHS가 오프되는 경우에, 어떤 전압도 하프-브리지 가운데 지점에서 발생되지 않기 때문에, 하위 MOSFET MLS가 온 또는 오프되는지는 중요하지 않다. 따라서, LO 핀은 UVLO 및 폴트 모드들 동안에 입력으로서 사용하는 것이 가능하다. 램프가 언제 제거되었으며, 재삽입되었는지를 검출하기 위한 자동 재시작 입력으로 서, 그리고 예열 주파수를 프로그램하기 위한 입력으로서 LO 핀을 사용하는 것은, 이러한 기능을 구현하기 위한 추가적인 핀들의 필요를 제거하게 된다. UVLO 모드 동안에 입력으로서 LO 핀의 사용은 PFC 및 안정기 회로가 단순한 8-핀 IC 패키지에서 구현되게 하는 상기 회로의 유용한 특징들 중 하나이다.
UVLO 모드 동안에, 전류 소스(current source)가 LO 핀에 연결된다. 이 전류는 LO 핀과 COM사이에 연결된 저항기(RFPH)를 통해 흐른다. LO 핀에서의 결과적인 전압은 읽기/세트 회로(22)에 의해 측정되며, 안정기 발진기(16)의 예열 주파수를 설정하는데 사용된다. 재시작 회로(12)는 또한 램프가 램프 공진 출력단에 삽입되어 있는지를 검출하기 위해 UVLO 모드 동안에 LO pin 전압을 측정한다. 만일 램프가 삽입되어 있지 않은 경우에, 저항기(RFPH)는 VCC로 풀-업(pull-up)되며, LO 핀을 재시작 임계 전압(전형적으로, 10V) 이상으로 풀하며, IC가 UVLO 모드로부터 이탈하는 것을 방지한다. 만일 램프가 삽입되어 있는 경우에, 저항기(RFPH)는 하위 램프 필라멘트를 통해 COM(도 1의 전형적인 응용 다이어그램 참조)에 연결되며, LO 핀상의 전압을 재시작 임계 전압 이하로 풀할 것이다. 만일 LO 핀 전압이 재시작 임계값 이하이며, VCC 서플라이 전압이 UVLO + 턴-온 임계값 이상인 경우에, IC는 UVLO 모드를 이탈하며, 읽기/세트 모드에 들어갈 것이다. UVLO 모드 동안에, 회로는 소량의 '마이크로-파워(micro-power)' 전류(전형적으로, 200㎂)만을 끌어낸다. 이 마이크로-파워 전류와 함께 VCC와 AC 메인 정류된 입력 전압간에 연결된 저항기(RVCC) 및 UVLO+ 임계값은 전체 전자 안정기에 대한 AC 메인 턴-온 전압을 설정한다.
읽기/세트 모드(2)
UVLO 모드 동안에, 회로는 LO 핀에서 소스 전류를 출력한다. 외부 저항기(RFPH)가 LO 핀과 COM 사이에 연결된다. 이 전류는 저항기(RFPH)를 통해 흐르게 되며, LO 핀에서 전압 레벨이 된다. VCC가 UVLO+ 임계값을 초과함과 동시에, 회로는 읽기/세트 모드로 들어가며, 읽기/세트 회로는 LO 핀에서 전압을 측정함과 아울러 대응하는 예열 주파수를 설정한다. 이는 읽기/세트 모드 동안에 LO 핀에서 전압을 측정하여 이를 여러 소정의 전압 레벨들과 비교하는 여러 비교기들을 사용하여 수행된다. LO 핀 전압이 상주하는 전압 범위는 비교기 출력들이 '하이' 또는 '로우'로 진행할 것인지를 결정하며, 이러한 '하이' 및 '로우' 로직 신호들은 적절한 래치 회로를 세팅하여, 예열 동안에 정확한 발진기(16) 주파수를 설정하는데 사용된다. 비교기들의 개수는 프로그래밍 분해능 량을 결정한다. 예를 들어, 32개 비교기들은 32 레벨의 분해능의 예열 주파수 프로그램가능성을 제공할 것이다. 예열 주파수가 설정됨과 동시에, 안정기 제어 회로(100)는 읽기/세트 모드를 이탈하며, 예열 모드에 들어간다.
예열 모드(3)
VCC가 UVLO+ 임계 전압을 초과하며, 예열 주파수가 설정된 때에, 회로는 예열 모드에 들어간다. PFC 회로는 활성이 되며, PFC 핀은 높은 역률 및 DC 버스 전압의 일정 레벨로의 조정을 위해 정확한 온 및 오프 시간에서 발진한다. 안정기 발진기(16)는 활성이 되며, LO 게이트 드라이버 출력이 처음으로 턴 온된다. LO의 제 1 온-타임 펄스 동안에, LO 핀은 게이트 구동 전류(전형적으로, 300mA)를 공급하여 외부 로우-사이드 하프-브리지 MOSFET MLS를 턴 온한다. LO 핀에서의 전압 레벨은 LO 핀과 COM 사이에 연결되는 제너 다이오드(DTPH)에 의해 제한된다. 예열 시간 읽기/세트 회로는 제 1 LO 온-타임 펄스 동안에 LO 핀에서 전압을 측정하며, 대응하는 안정기 예열 시간을 설정한다. 예열 주파수 읽기/세트 회로(22)와 유사하게, 이는 여러 비교기들 및 전압 레벨들을 사용하여 수행되며, 비교기들의 개수는 프로그래밍 분해능 량을 결정한다.
회로가 UVLO 모드를 이탈하도록 하기 위해, LO 핀에 연결된 제너 다이오드(DTPH)의 최소 제너 전압은 VCC UVLO+ 임계값보다 높아야 한다.
예열 시간이 설정된 이후에, HO 및 LO는 예열 주파수보다 높은 고정 퍼센트인 초기의 소프트-시작 주파수에서 정상적으로 발진하기 시작한다. HO 및 LO는 50% 듀티-사이클에서, LO-to-HO 및 HO-to-LO 스위칭 전이들 사이에서 비-중첩 데드-타임(전형적으로, 1.5usec)으로 온 및 오프로 발진한다. 주파수는 설정 예열 주파수로 신속하게 램프 다운(ramp down)하며, 예열 시간 기간 동안 예열 주파수에 머무르게 된다.
예열 시간은 LO와 COM 사이에 연결된 제너 다이오드(DTPH)로 예열 시작에서, 초기 온-타임 펄스 동안에 LO 핀에 설정된다. 이는 대응하는 내부 전압 레벨(VTPH)이 설정되게 하는데, 전압 레벨은 내부 램프 캐패시터(CPH)와 비교된다. 내부 캐패시터(CPH)는 안정기 발진기(16)의 각 사이클마다 한 번 발생하는 작은 펄스들(전형적으로, 100nsec)로 램프 업(ramp up) 된다. 이는 캐패시터(CPH)상의 전압이 "계단식(stair step)"으로 충전되게 한다. 이러한 계단식으로 CPH를 제어함으로써, 매우 작은 캐패시터가 CPH에 사용될 수 있다. 또한, 예열 모드 동안에 발진기(16)가 CPH상의 "계단" 펄스들의 주파수를 결정하기 때문에, 예열 시간은 예열 주파수 및 LO 핀에서의 외부 제너 다이오드에 의존한다. 내부 캐패시터 전압이 설정 예열 시간 전압 레벨(VPTH)을 초과하는 때에, 안정기 제어 회로는 예열 모드를 이탈하며, 점화 모드에 들어간다.
예열 모드 동안에, 비-ZVS 보호 회로(24)는 또한 활성이며, 하드-스위칭이 하프-브리지 회로의 가운데 지점에서 발행하는지를 검출한다. 램프 제거, 필라멘트 고장 또는 개방 회로로 인해 비-ZVS가 발생하는 경우에, 회로는 예를 들어, 50개 이벤트의 비-ZVS가 발생한 이후에 폴트 모드(Fault Mode)에 들어갈 것이다. 비-ZVS 회로는 하프-브리지의 가운데 지점에 연결된 추가적인 고전압 감지 MOSFET를 사용하여 하드-스위칭을 검출한다. 이 MOSFET는 HO의 턴-오프(데드-타임의 시작)에서 턴 온되며, VS 핀의 전압은 LO의 턴-온(데드-타임의 종료)에서 측정된다. 만일 전압이 비-제로인 경우에, 이는 비-ZVS 폴트 발생으로 결정된다.
점화 모드(4)
내부 예열 타이밍 캐패시터(CPH)가 처음으로 설정 예열 타임 전압 레벨(VTPH)을 초과하는 때에, 회로는 점화 모드에 들어간다. 이후에, CPH는 신속하게 COM으로 방전되며, 다시 예열 모드 동안과 동일한 계단식으로 충전을 시작한다. 이러한 제 2 충전시간 동안에, 안정기 발진기(16) 주파수는 소정의 속도로 예열 주파수로부터 최종 실행 주파수로 주파수 램프 다운하기 시작한다. 이는 주파수가 공진 램프 출력단의 공진 주파수로 감소하기 때문에, 형광 램프(L) 양단 전압을 증가시 킬 것이다. 램프 전압이 요구 램프 점화 전압에 도달하는 때에, 램프는 점화될 것이다. 주파수는 최종 실행 주파수에 도달할 때까지 계속하여 램프 다운할 것이다.
만일 램프가 점화하지 않는 경우에, 램프 전압 및 인덕터 탱크 전류(전류 감지 회로 참조)는 인덕터가 포화될 때까지 계속하여 증가될 것이다. 포화가 발생한 때에, di/dt 회로(26)는 인덕터 전류의 기울기에서 급격한 증가를 검출하며, 이후에 주파수를 소정의 량으로 증가시켜 LO 및 HO의 온-타임을 감소시킬 것이다. LO 및 HO의 온-타임 감소는 대응하는 외부 MOSFET MHS, MLS가 각 사이클에서 조기에 턴-오프되게 할 것이다. 이는 인덕터가 충전되는 피크 전류를 감소시켜, 포화 레벨 바로 아래에 있게 할 것이다. 주파수는 인덕터 전류를 점화 모드 시간 기간 동안에 포화 바로 아래로 유지시키기 위해 이 레벨에서 머무를 것이다.
인덕터 전류를 포화 레벨 바로 아래로 조정하는 것은 적응성 점화 조정 제어 회로를 발생시킨다. 이 회로는 사용되는 인덕터의 크기 또는 타입 및/또는 온도에 관계없이 최대 인덕터 전류를 포화 레벨 바로 아래로 조정하며, 전통적인 안정기 제어 방법들에서 전형적으로 사용된 정밀한 전류 감지 저항기에 대한 필요를 제거할 것이다. 전류를 포화 레벨 바로 아래로 조정하는 것은 또한 램프 양단 전압이 점화 시간 기간 동안에 일정 레벨로 조정되게 할 것이다. 이러한 점화 조정 특성은 램프 점화의 신뢰성을 크게 증가시킨다. 이는 특히 저온이나 오래된 램프들을 점화하는 때에 유용하며, 따라서 램프가 교체되기 이전에 보다 높은 개수의 점화가 발생되게 함으로써, 램프 수명을 증가시킬 수 있다.
인덕터 전류는 하프-브리지 회로(VS 핀)의 가운데 지점에 연결된 고전압 감 지 MOSFET를 사용하여 감지된다. HO가 온되는 NS 동안에, 하프-브리지 가운데 지점은 DC 버스 전압에 이르게 되며, 고전압 감지 MOSFET는 턴 오프되며, 고전압을 차단한다. LO가 온되는 시간 동안에, 외부의 하부 하프-브리지 MOSFET MLS의 RDSon 양단 전압을 측정하기 위해, 고전압 MOSFET가 턴 온된다. 이 회로가 di/dt를 검출하기 때문에, 이는 MOSFET 마다 다르며, 온도에 따라 변하는 RSDon 값에 관계없이 된다.
내부 CPH 캐패시터가 두번째로 설정 예열 시간 전압 레벨(VTPH)로 램프 업되는 때에, 회로는 점화 모드를 이탈하며, 실행 모드에 들어간다.
실행 모드(5)
예열 모드 이후에, 내부 CPH 캐패시터가 두번째로 VTPH로 램프 업하는 때에, 이는 점화 모드의 종료를 시그널링하며, 회로는 실행 모드에 들어간다.
만일 램프(L)가 점화 모드 동안에 성공적으로 점화된 경우에, 주파수는 계속하여 최종 실행 주파수로 램프 다운될 것이다. 이 실행 주파수는 VCC와 COM 사이에 연결된 제너 다이오드(DFRUN)로 프로그램된다. 결과적인 전압 레벨은 제너 다이오드(DFRUN)로 VCC상에 설정되며, 타이밍 캐패시터(CT)에 대한 램프 임계값을 설정한다. 이 타이밍 캐패시터는 LO 및 HO의 각 스위칭 사이클에서 전류 소스에 의해 선형으로 VCC로 충전된다. CT가 COM으로부터 VCC로 충전하는데 걸리는 시간, 마이너스(minus) 작은 고정 데드-타임 지연(전형적으로, 1.5usec)은 LO 및 HO의 온-타임을 결정한다. CT가 VCC에 도달하는 때에, CT는 순간적으로 COM으로 방전되며, 램프는 다시 충전된다. 이는 CT상에 '톱니' 전압 파형을 발생시키며, 각 온-타임 램프 가 LO와 HO 게이트 드라이버 출력들 사이에서 교대로 토글(toggle) 된다(도 4의 안정기 발진기 타이밍도 참조).
실행 모드 동안에, 점화 조정 회로가 디스에이블되며, 만일 최대 di/dt보다 큰 여러 이벤트들의(전형적으로, 50개의) di/dt가 발생하는 경우에, 회로는 폴트 모드에 들어갈 것이다.
만일 램프가 점화 모드 동안에 점화되지 않은 경우에, di/dt 회로는 점화 모드 동안에 주파수를 일정 레벨로 유지함으로써 인덕터 전류를 포화 레벨 바로 아래로 조정할 것이다. 실행 모드에서는 점화 조정 회로가 불능이 되므로, 주파수는 최종 동작 주파수를 향해 다시 한번 감소하기 시작할 것이다. 이는 인덕터가 다시 한번 포화되도록 하며 di/dt 회로(26)에 의해 감지될 것이다. di/dt 회로(26)에 의해 몇 번의 포화 이벤트 (전형적으로, 50번)가 감지된 이후에, 안정기 회로는 폴트 모드로 진입할 것이며, 안정기 회로는 고전류와 고전압에 의해 회로 구성요소가 손상을 입거나 또는 램프(lamp)의 동작 성능이 손상을 받기 전에 회로를 안전하게 셧다운(shutdown) 시킨다.
만일, 상기 램프(lamp)가 점화 모드 동안에 성공적으로 점화된다면, 회로가 실행 모드로 진입할 즈음에는, 상기 주파수는 이미 최종 동작 주파수로 경사지게 감소되었을 것이다.
실행 모드 동안에, DC 버스 언더-전압 보호 회로가 활성화된다. 만일, DC 버스가 불안전 레벨 이하로 떨어진다면, 상기 회로는 이를 감지하고 VCC 를 UVLO- 아래로 방전하여 안정기 회로를 안전하게 턴오프한다. 엔드-오브-라이프(end-of- life, EOL) 음방향으로 래치된 임계값(negative-going latched threshold)(VCCEOL-) 또한 VCC 핀에서 사용가능하다. 램프의 엔드-오브-라이프가 발생한다면, 램프 전압의 비 대칭적인 변경(shift)이 일어날 수 있다. 이러한 변경은 QEOL 을 포함하고 있는 외부 회로에 의해 감지될 것이며, VCC 를 VCCEOL-(전형적으로 10 볼트) 이하로 끌어내린다. 실행 모드 동안에서 VCC가 VCCEOL- 이하로 감소할 때, 상기 회로는 안전하게 래치 오프(latch off)할 것이다.
종래의 해결책들은 오직 VCC 에서 UVLO 임계값의 '온' 과 '오프' 만을 이용하였는 바, 이들은 래치되어 있지 않으며 또한, 이들 사이에서는 이력(hysteresis)을 가지고 있다. 따라서, 램프의 엔드-오브-라이프 상태를 감지하기 위해서, 또 다른 핀이 사용되었으며 회로의 래치 오프는 폴트를 수반하였다. 래치되어 있고 UVLO+ 임계값과 UVLO- 임계값 사이에 위치하고 있으며, 실행 모드에서만 이용가능한 3번째 임계값을 추가함으로써, 엔드-오브-라이프에 대한 보호가 VCC 핀에서 실현될 수 있으며 엔드-오브-라이프를 위한 추가적인 핀은 제거될 수 있다.
만일, 실행 모드 동안에 엔드-오브-라이프 조건이 발생하고 그리고 VCC가 외부의 엔드-오브-라이프 감지 회로내의 QEOL에 의해 VCCEOL- 로 끌어내려진다면, 상기 안정기 회로는 폴트 모드로 진입할 것이며 안전하게 래치 오프되어 오직 미세한 전력의 전류만을 VCC에서 유입한다.
외부 공급 저항(external supply resistor)인 RVCC는, VCC를 외부 제너(zener) 다이오드 전압인 DFRUN 으로 끌어 올릴 것이며, 회로는 폴트 모드에 잔존하게 될 것이다. 만일, 램프의 제거로 인해 LO 핀에서의 전압이 재시작 임계값인 VRESTART+ 이상으로 상승하거나 또는 VCC 의 전압이 UVLO- 임계값(전형적으로 6 볼트) 아래로 감소한다면, 상기 래치는 리셋될 것이며 전체 회로는 UVLO ahenm로 진입할 것이다.
LO 핀에서의 전압이 VRESTART- 임계값보다 아래에 있고(램프가 재삽입됨), VCC 가 UVLO+ 임계값(전형적으로 11.5 볼트) 보다 클 때에는, 통상적으로 회로는 읽기/세트 모드로 진입할 것이며, 상태 다이어그램을 통해 계속되어 정상시와 같이 램프를 예열하고, 점화하며, 작동(run)시키게 될 것이다.
실행 모드 동안에는, 비-제로 전압 스위칭(non-Zero Voltage Switching, non-ZVS) 보호(24) 역시 활성화된다. 실행 모드 동안에, 램프가 제거되는 폴트 또는 개방 필라멘트 폴트때문에 비-ZVS 조건이 발생하였다면, 예열 모드에서와 마찬가지로, 비-ZVS 보호 회로는, 하프 브리지 가운데 지점(half-bridge mid-point)(VS 핀)에서의 급격한 스위칭(hard switching)을 감지할 것이다.
몇 번의 급격한 스위칭 이벤트(전형적으로, 50번) 이후에, 안정기 회로는 폴트 모드로 진입할 것이며, 안정기 회로를 안전하게 래치 오프 시킨다.
폴트 모드(6)
만일, 다수의 비-ZVS 이벤트가 발생하였다면, 안정기 회로는 예열 모드로부터 폴트 모드로 진입할 것이다. 만일, 다수의 비-ZVS 이벤트가 발생하였거나 또는 di/dt 가 발생하였거나 또는 VCC 가 VCCEOL- 보다 작은 경우에는, 안정기 회로는 실행 모드에서 폴트 모드로 진입할 것이다. 회로가 폴트 모드에 있을 때에는, 안정기 오실레이터(16)과 PFC 오실레이터(26)는 래치 오프되며, 게이트 드라이버의 출 력인 HO 와 PFC 는 둘다 턴 오프(논리 'low')된다. 회로는 이와같이 래치된 상태인 채로 잔존하며, VCC 에서 미세한 전력의 전류(전형적으로, 200㎂)만을 소모한다. LO 게이트 드라이버 출력인 LO 는 개방되며, 램프가 교환되었는지를 감지하기 위한 입력이 된다. 만일, LO 핀이 VRESTART+(램프 제거) 이상으로 상승되거나 또는 VCC 의 전압이 UVLO- 임계값 아래로 감소한다면(교류 주 전원이 턴 오프되거나 또는 끊어짐), 폴트 래치(fault latch)는 리셋될 것이며 그리고 안정기 회로는 폴트 모드를 이탈하여 UVLO 모드로 진입한다.
장점들
1) 단지 8개의 핀을 갖는 완벽한 형광 PFC+ 안정기 제어 회로.
2) 하프-브리지가 이용불가인 동안에(UVLO 모드 또는 폴트 모드), 로우-사이드 게이트 드라이버 출력(LO 핀)을 입력 핀으로도 사용함. 이러한 점은, 하프 브리지 구성에서 하이-사이드 게이트 드라이버 출력(HO 핀)이 오프(논리 'low')되었을 때 가능하다. 만일, HO 가 오프되었다면, LO 는 온 되거나 또는 오프될 수 있다. 이러한 시간 동안에 HO를 오프로 유지하게 되면, 하프 브리지를 통해 슛 뜨루(shoot-through)가 발생하는 것을 방지할 수 있다.
3) 로우-사이드 게이트 드라이버 출력(LO 핀)을 하프 브리지가 이용불가인 동안에 입력 핀으로 사용함으로서, 출력단에서 램프가 올바르게 삽입되었는지를 감지할 수 있다.
4) 로우-사이드 게이트 드라이버 출력(LO 핀)을 하프 브리지가 이용불가인 동안에 입력 핀으로 사용함으로서, 원하는 안정기 파라미터(예를 들면, 예열 주파 수)를 프로그래밍하기 위해 핀에서의 전압 레벨을 측정할 수 있다. 외부 저항에 연결된 내부 전류 소스가 전압 레벨을 세팅함.
5) 원하는 안정기 파라미터(예를 들면, 예열 주파수)를 프로그래밍하기 위한 온 타임(on-time) 펄스 동안에 로우-사이드 게이트 드라이버 출력(LO 핀) 전압 레벨을 판독한다. 온 타임(on-time) 펄스 동안의 전압 크기을 프로그램하기 위해 제너 다이오드가 사용된다.
6) 원하는 안정기 파라미터(예를들면, 동작 주파수)를 프로그래밍하기 위해, VCC에서의 전압 레벨이 사용된다. VCC에서의 전압 크기을 프로그램하기 위해 제너 다이오드가 사용된다.
7) 인덕터 포화를 감지하며, 포화 지점 바로 아래의 인덕터 전류를 통제하기 위해 게이트 드라이버의 출력인 LO 및/또는 HO의 온 타임을 정기적으로 조정한다. 전류의 경사에 대한 측정(di/dt)이 인덕터 포화를 감지하기 위해 사용된다. 인덕터 전류의 경사 변화는 인덕터 포화를 알려주며 그리고 피크 전류를 포화 레벨 아래로 다시 감소시켜 상기 온 타임을 감소시키기 위해 사용된다. 역동적인 포화 감지와 포화 레벨 바로 아래의 인덕터 전류에 대한 통제로 인해, 램프에 인가된 안전 점화 전압을 인덕터 내구성(tolerance)이나 온도에 무관하게 유지할 수 있도록 한다.
8) 하이-사이드 MOSFET이 온 되어있는 동안에, 하프 브리지 가운데 지점(VS 핀)을 통해 DC 버스 전압을 측정한다. 내부의 전압 분배기가 VS 핀과 COM 사이에 연결되어 있다. 하이-사이드 MOSFET이 온 되어있는 동안에(HO는 온, 논리 'high'), 상기 VS 핀은 DC 버스에 연결될 것이며(하이-사이드 MOSFET을 통해) 그리고 전압 분배기는 DC 버스에 대한 비율 측정치(전형적으로, 100 : 1)를 제공한다. 이러한 측정치가 DC 버스를 일정한 레벨로 조절하기 위해 PFC 회로에 의해 이용될 수 있기에, 추가적인 핀 또는 외부 전압 분배기를 필요로 하지 않는다.
9) 로우-사이드 MOSFET이 온 되어 있는 시간 동안에, 하프 브리지 가운데 지점(VS 핀)을 통해 로우-사이드 하프 브리지 MOSFET 내에서의 전류를 측정한다. 로우-사이드 MOSFET의 드레인에서의 전압 레벨을 측정하기 위해, 내부의 고 전압 MOSFET은 로우-사이드 MOSFET이 온 되어 있는 시간 동안에 턴 온되는 바, 상기 전압레벨은 로우-사이드 MOSFET의 온 저항(On Resistance)을 통해 흐르는 부하 전류에서 기인한다. 내부의 고 전압 MOSFET은 다른 모든 시간 동안에는 턴 오프되는 바, 이는 로우-사이드 감지 회로를 고전압으로 인한 손상으로부터 보호하기 위함이다. 이와 같은 전류 측정은, 인덕터 포화 동안에 di/dt 를 감지하기 위해 사용되거나 또는 과 전류 보호를 위한 일반 목적을 위해서도 사용된다.
10) 제로 전압 스위칭(zero-voltage switching)의 발생을 감지하기 위해 하프 브리지 가운데 지점(VS 핀)에서의 전압이 측정된다. 내부의 고전압 MOSFET은 HO 가 턴 오프되었을 때 턴온된다. 로우-사이드 스위치가 턴온되기 전에 가운데 지점에서의 전압이 COM 으로 슬루(slew) 되었는지를 판별하기 위해, 데드 타임 지연(dead-time delay) 이후 및 LO 가 턴온되었을 때, 측정이 수행된다. 만일, 상기 전압이 0 볼트 이상이면, 비-ZVS 폴트 조건이라고 간주되며 회로는 무력화(disable) 될 수 있다.
11) 램프 제거, 하나 이상의 개방 필라멘트 폴트, 개방 회로 폴트 또는 램프 오동작 폴트 조건을 감지하기 위해 비-ZVS를 사용한다. 만일, 이러한 폴트 조건들이 발생한 경우, 상기 하프 브리지는 비-ZVS 조건하에서(하드-스위칭) 작동할 것이다. 비-ZVS 감지 회로는 이러한 조건들을 감지하고 안정기를 무력화한다.
12) 안정기 회로를 무력화시키기 이전에 폴트 발생의 이벤트 갯수를 감지할 수 있는 폴트 카운터(fault counter)를 사용한다. 폴트 카운터를 사용함으로서, 안정기로 입력되는 AC 주 전원에서의 전압 스파이크와 같이 다양한 원인들로 인해 발생할 수 있는 비 동기적인 잡음에 대해 회로의 면역성을 증가시킬 수 있다. 폴트 카운터가 없는 경우에는, 이러한 잡음으로 인해 안정기가 실수로 셧 다운될 수도 있다.
13) UVLO+ 와 UVLO- 사이에 위치하며 래치된 추가적인 임계값을 VCC에서 포함함으로서, 외부 회로를 이용하여 상기 안정기가 래치 오프되도록 할 수 있다. 이러한 구현예에서, 이와같이 래치된 임계값은 실행 모드에서만 사용가능하며, 램프의 엔드-오브-라이프를 감지하기 위해 사용된다.
14) 새로운 PFC 보상 회로.
15) 새로운 PFC 제로 크로싱(zero-crossing) 감지 회로
16) 새로운 과전류(over-current) 감지 회로
비록, 본 발명이 특정한 실시예들과 관련되어 설명되었지만, 다른 많은 변형예들, 수정예들 그리고 다른 사용예들은 해당 기술분야의 당업자에게 자명할 것이다. 따라서, 본 발명은 여기에서 개시된 특정한 내용에 의해 제한되는 것은 아니다.
본 발명은 역률 보정(PFC)을 갖는 형광 안정기 제어(fluorescent ballast control) 집적회로(IC)에 관한 것으로서, 보다 구체적으로는 낮은 핀 카운트 및 개선된 프로그램가능성을 갖는 안정기 제어 IC에 관한 것이다. 본 발명은 추가적으로 IC에 의해 수행되는 제어 방법들에 관한 것이다.

Claims (50)

  1. 형광 램프를 포함하는 부하 회로에 파워를 전하기 위한 파워 회로를 제어하기 위한 집적 회로(IC)에 있어서,
    드라이브 신호들을 상기 파워 회로에 제공하고, 상기 파워 회로로부터 전류 및 전압 감지 신호들을 수신하며, 그리고 상기 드라이브 신호들을 수정함으로써 상기 전류 전압 감지 신호들에 응답하는 안정기 제어 및 드라이브 회로를 포함하는 것을 특징으로 하는 집적 회로.
  2. 제 1항에 있어서,
    상기 파워 회로에 제공된 DC 버스 전압을 조절하도록 역률 보정(PFC) 회로를 제어하기 위한 역률 보정 제어 회로를 더 포함하는 것을 특징으로 하는 집적 회로.
  3. 제 1항에 있어서,
    상기 IC는 다수의 실행 모드들을 가지며, 그리고 상기 전류 및 전압 감지 신호들에 응답하여 상기 실행 모드들 중에서 선택하는 것을 특징으로 하는 집적 회로.
  4. 제 3항에 있어서,
    상기 IC는 UVLO, 읽기/세트, 예열, 점화, 실행, 폴트 실행 모드들을 가지는 것을 특징으로 하는 집적 회로.
  5. 제 1항에 있어서,
    상기 IC는 8 핀들 보다 많지 않은 핀을 가지는 것을 특징으로 하는 집적 회로.
  6. 제 1항에 있어서,
    상기 드라이브 회로는 상기 파워 회로가 디스에이블 될 때의 시간 동안 입력 핀으로 사용되는 로우-사이드 게이트 드라이버 출력 핀을 가지는 것을 특징으로 하는 집적 회로.
  7. 제 6항에 있어서,
    상기 파워 회로는 상기 IC의 폴트 모드 또는 UVLO 모드 동안 디스에이블 되는 것을 특징으로 하는 집적 회로.
  8. 제 6항에 있어서,
    상기 로우-사이드 게이트 드라이버 출력 핀은 상기 램프가 출력 단에 올바르게 삽입되었는지를 검출하기 위해 상기 파워 회로가 디스에이블 될 때의 시간 동안 입력 핀으로 사용되는 것을 특징으로 하는 집적 회로.
  9. 제 6항에 있어서,
    상기 로우-사이드 게이트 드라이버 출력 핀은 요구된 안정기 파라미터를 프로그래밍하기 위한 핀 상의 전압 레벨을 측정하기 위해 상기 파워 회로가 디스에이블 될 때의 시간 동안 입력 핀으로 사용되는 것을 특징으로 하는 집적 회로.
  10. 제 9항에 있어서,
    상기 핀은 예열 주파수를 프로그램밍하기 위해 사용되는 것을 특징으로 하는 집적 회로.
  11. 제 9항에 있어서,
    외부 저항기에 연결된 내부 전류 소스는 상기 핀 상에 상기 전압 레벨을 설정하는 것을 특징으로 하는 집적 회로.
  12. 제 6항에 있어서,
    상기 로우-사이드 게이트 드라이버 출력 핀 전압 레벨은 요구된 안정기 파라미터를 프로그래밍하기 위한 온-타임 펄스 동안에 설정되는 것을 특징으로 하는 집적 회로.
  13. 제 12항에 있어서,
    상기 전압 레벨은 예열 시간을 설정하기 위해 사용되는 것을 특징으로 하는 집적 회로.
  14. 제 12항에 있어서,
    상기 온-타임 펄스 동안에 상기 전압 레벨을 프로그래밍하기 위해 사용되는 제너 다이오드를 더 포함하는 것을 특징으로 하는 집적 회로.
  15. 제 1항에 있어서,
    상기 IC의 VCC 핀 상의 전압 레벨은 요구된 안정기 파라미터를 프로그래밍하기 위해 사용되는 것을 특징으로 하는 집적 회로.
  16. 제 15항에 있어서,
    상기 VCC 핀 전압 레벨은 실행 주파수를 프로그래밍하기 위해 사용되는 것을 특징으로 하는 집적 회로.
  17. 제 15항에 있어서,
    상기 VCC 핀 상의 전압 크기를 프로그래밍하기 위해 사용되는 제너 다이오드를 더 포함하는 것을 특징으로 하는 집적회로.
  18. 제 1항에 있어서,
    상기 제어 회로는 상기 파워 회로에서의 인덕터 포화를 검출하고, 그리고 상 기 포화 지점 바로 아래로 상기 인덕터 전류를 조절하기 위해 드라이버 출력들의 온-타임을 조정하는 것을 특징으로 하는 집적 회로.
  19. 제 18항에 있어서,
    상기 제어 회로는 인덕터 포화를 검출하기 위해 전류의 슬로프(di/dt)를 측정하는 것을 특징으로 하는 집적 회로.
  20. 제 1항에 있어서,
    상기 회로는, 추가적인 핀 또는 외부의 전압 분배기 없이 상기 DC 버스를 일정한 레벨로 조절하도록 PFC 회로에 의한 사용을 위해, 하이-사이드 MOSFET이 온일 때의 시간 동안 상기 파워 회로의 하프-브리지 중간-지점(VS 핀)을 통해 DC 버스 전압 레벨을 측정하는 것을 특징으로 하는 집적 회로.
  21. 제 1항에 있어서,
    상기 회로는 로우-사이드 MOSFET이 온일 때의 시간 동안 상기 파워 회로의 하프-브리지 중간-지점(VS 핀)을 통해 상기 파워 회로의 로우-사이드 하프-브리지 MOSFET에서의 전류를 측정하는 것을 특징으로 하는 집적 회로.
  22. 제 1항에 있어서,
    상기 회로는 제로-전압 스위칭의 발생을 검출하기 위해 상기 파워 회로의 하 프-브리지 중간-지점(VS 핀)에서의 전압을 측정하는 것을 특징으로 하는 집적 회로.
  23. 제 22항에 있어서,
    비-ZVS 조건은 램프 제거, 하나 이상의 개방 필라멘트들, 개방 회로, 또는 잘못된 램프 폴트 조건을 표시하고, 그리고 비-ZVS 검출 회로는 이 조건을 검출하고 상기 안정기를 디스에이블 시키는 것을 특징으로 하는 집적 회로.
  24. 제 1항에 있어서,
    한 쌍의 부족-전압 락-아웃(UVLO+/-) 임계값들 사이 안에 있는 상기 IC의 VCC 핀 상의 래치된 임계값은 상기 안정기가 외부 회로를 사용하여 래치 오프되도록 제공되는 것을 특징으로 하는 집적 회로.
  25. 제 24항에 있어서,
    상기 래치된 임계값은 상기 IC의 실행 모드 동안만 인에이블 되고 그리고 램프 엔드-오브-라이프(end-of-life, EOL)를 표시하는 것을 특징으로 하는 집적 회로.
  26. 형광 램프를 포함하는 부하 회로에 파워를 전하기 위한 파워 회로를 제어하기 위한 집적 회로(IC)에서의 방법으로서,
    드라이브 신호들을 상기 파워 회로에 제공하고, 상기 파워 회로로부터 전류 및 전압 감지 신호들을 수신하며, 그리고 상기 드라이브 신호들을 수정함으로써 상기 전류 전압 감지 신호들에 응답하는 안정기 제어 및 드라이브 회로를 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  27. 제 26항에 있어서,
    상기 파워 회로에 제공된 DC 버스 전압을 조절하도록 역률 보정(PFC) 회로를 제어하기 위한 역률 보정 제어 회로를 사용하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  28. 제 26항에 있어서,
    상기 IC는 다수의 실행 모드들을 가지며, 그리고 상기 전류 및 전압 감지 신호들에 응답하여 상기 실행 모드들 중에서 선택하는 것을 특징으로 하는 방법.
  29. 제 28항에 있어서,
    상기 IC는 UVLO, 읽기/세트, 예열, 점화, 실행, 폴트 실행 모드들을 가지는 것을 특징으로 하는 방법.
  30. 제 26항에 있어서,
    상기 IC는 상기 방법을 수행하기 위해 8 핀들 보다 많지 않은 핀을 가지는 것을 특징으로 하는 방법.
  31. 제 26항에 있어서,
    상기 드라이브 회로는 상기 파워 회로가 디스에이블 될 때의 시간 동안 입력 핀으로 사용되는 로우-사이드 게이트 드라이버 출력 핀을 가지는 것을 특징으로 하는 방법.
  32. 제 31항에 있어서,
    상기 파워 회로는 상기 IC의 폴트 모드 또는 UVLO 모드 동안 디스에이블 되는 것을 특징으로 하는 방법.
  33. 제 31항에 있어서,
    상기 로우-사이드 게이트 드라이버 출력 핀은 상기 램프가 출력 단에 올바르게 삽입되었는지를 검출하기 위해 상기 파워 회로가 디스에이블 될 때의 시간 동안 입력 핀으로 사용되는 것을 특징으로 하는 방법.
  34. 제 31항에 있어서,
    상기 로우-사이드 게이트 드라이버 출력 핀은 요구된 안정기 파라미터를 프로그래밍하기 위한 핀 상의 전압 레벨을 측정하기 위해 상기 파워 회로가 디스에이블 될 때의 시간 동안 입력 핀으로 사용되는 것을 특징으로 하는 방법.
  35. 제 34항에 있어서,
    상기 핀은 예열 주파수를 프로그램밍하기 위해 사용되는 것을 특징으로 하는 방법.
  36. 제 34항에 있어서,
    외부 저항기에 연결된 내부 전류 소스는 상기 핀 상에 상기 전압 레벨을 설정하는 것을 특징으로 하는 방법.
  37. 제 31항에 있어서,
    상기 로우-사이드 게이트 드라이버 출력 핀 전압 레벨은 요구된 안정기 파라미터를 프로그래밍하기 위한 온-타임 펄스 동안에 설정되는 것을 특징으로 하는 방법.
  38. 제 37항에 있어서,
    상기 전압 레벨은 예열 시간을 설정하기 위해 사용되는 것을 특징으로 하는 방법.
  39. 제 37항에 있어서,
    제너 다이오드는 상기 온-타임 펄스 동안에 상기 전압 레벨을 프로그래밍하 기 위해 사용되는 것을 특징으로 하는 방법.
  40. 제 26항에 있어서,
    상기 IC의 VCC 핀 상의 전압 레벨은 요구된 안정기 파라미터를 프로그래밍하기 위해 사용되는 것을 특징으로 하는 방법.
  41. 제 40항에 있어서,
    상기 VCC 핀 전압 레벨은 실행 주파수를 프로그래밍하기 위해 사용되는 것을 특징으로 하는 방법.
  42. 제 15항에 있어서,
    제너 다이오드는 상기 VCC 핀 상의 전압 크기를 프로그래밍하기 위해 사용되는 것을 특징으로 하는 방법.
  43. 제 26에 있어서,
    상기 제어 회로는 상기 파워 회로에서의 인덕터 포화를 검출하고, 그리고 상기 포화 지점 바로 아래로 상기 인덕터 전류를 조절하기 위해 드라이버 출력들의 온-타임을 조정하는 것을 특징으로 하는 방법.
  44. 제 43항에 있어서,
    상기 제어 회로는 인덕터 포화를 검출하기 위해 전류의 슬로프(di/dt)를 측정하는 것을 특징으로 하는 방법.
  45. 제 26항에 있어서,
    상기 회로는, 추가적인 핀 또는 외부의 전압 분배기 없이 상기 DC 버스를 일정한 레벨로 조절하도록 PFC 회로에 의한 사용을 위해, 하이-사이드 MOSFET이 온일 때의 시간 동안 상기 파워 회로의 하프-브리지 중간-지점(VS 핀)을 통해 DC 버스 전압 레벨을 측정하는 것을 특징으로 하는 방법.
  46. 제 26항에 있어서,
    상기 회로는 로우-사이드 MOSFET이 온일 때의 시간 동안 상기 파워 회로의 하프-브리지 중간-지점(VS 핀)을 통해 상기 파워 회로의 로우-사이드 하프-브리지 MOSFET에서의 전류를 측정하는 것을 특징으로 하는 방법.
  47. 제 26항에 있어서,
    상기 회로는 제로-전압 스위칭의 발생을 검출하기 위해 상기 파워 회로의 하프-브리지 중간-지점(VS 핀)에서의 전압을 측정하는 것을 특징으로 하는 방법.
  48. 제 47항에 있어서,
    비-ZVS 조건은 램프 제거, 하나 이상의 개방 필라멘트들, 개방 회로, 또는 잘못된 램프 폴트 조건을 표시하고, 그리고 비-ZVS 검출 회로는 이 조건을 검출하고 상기 안정기를 디스에이블 시키는 것을 특징으로 하는 방법.
  49. 제 1항에 있어서,
    한 쌍의 부족-전압 락-아웃(UVLO+/-) 임계값들 사이 안에 있는 상기 IC의 VCC 핀 상의 래치된 임계값은 상기 안정기가 외부 회로를 사용하여 래치 오프되도록 제공되는 것을 특징으로 하는 방법.
  50. 제 49항에 있어서,
    상기 래치된 임계값은 상기 IC의 실행 모드 동안만 인에이블 되고 그리고 램프 엔드-오브-라이프(EOL)를 표시하는 것을 특징으로 하는 방법.
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US11/548,807 2006-10-12

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