KR20070039345A - Manufacturing method of semiconductor device and semiconductor device thereby - Google Patents

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KR20070039345A
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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 기판상에 하부금속배선 및 하부전극을 동시에 형성하는 단계, 상기 하부금속배선과 하부전극이 형성된 결과물 상에 층간절연막을 형성하는 단계, 상기 층간 절연막을 식각하여 상기 하부금속배선의 일부를 노출하는 비아홀 및 상기 하부전극을 노출하는 트렌치를 형성하는 단계, 상기 비아홀과 트렌치가 형성된 결과물 상에 제1 확산방지막과 제2 도전막을 순차적으로 증착하는 단계, 상기 제2 도전막을 제1 확산 방지막이 드러나는 시점까지 에치백하여 비아를 형성하는 단계, 상기 비아가 형성된 결과물 상에 유전체막, 제2 확산 방지막 및 제3 도전막을 순차적으로 증착하는 단계, 및 상기 제3 도전막을 상기 층간 절연막 상부가 드러나는 시점까지 화학기계적 연마하여 상부전극을 형성하는 단계를 포함하는 것을 특징으로 함으로써, 공정이 단순해지고 다이(die) 크기의 증가없이도 MIM 커패시터의 용량을 증가시킬 수 있는 이점이 있다.The present invention relates to a method of manufacturing a semiconductor device, comprising: simultaneously forming a lower metal wiring and a lower electrode on a substrate, forming an interlayer insulating film on a resultant product on which the lower metal wiring and the lower electrode are formed; Etching to form a via hole exposing a portion of the lower metal interconnection and a trench exposing the lower electrode, and sequentially depositing a first diffusion barrier layer and a second conductive layer on a resultant product in which the via hole and the trench are formed; Etching back the second conductive layer to the point where the first diffusion barrier layer is exposed, sequentially forming vias, sequentially depositing a dielectric film, a second diffusion barrier layer, and a third conductive layer on the resultant product on which the vias are formed; Chemically polishing a conductive film to a point where the upper portion of the interlayer insulating film is exposed to form an upper electrode. It is advantageous to simplify the process and increase the capacity of the MIM capacitor without increasing the die size.

비아홀, 트렌치, 하부전극, 도전막, 유전체막, 층간 절연막 Via hole, trench, lower electrode, conductive film, dielectric film, interlayer insulating film

Description

반도체 소자의 제조방법 및 이에 의한 반도체 소자{Manufacturing Method of Semiconductor Device and Semiconductor Device Thereby}Manufacturing method of semiconductor device and semiconductor device thereby {Manufacturing Method of Semiconductor Device and Semiconductor Device Thereby}

도 1a 내지 도 1h는 종래의 반도체 소자의 제조방법을 설명하기 위한 공정단면도1A to 1H are cross-sectional views illustrating a method of manufacturing a conventional semiconductor device.

도 2a 내지 2g는 본 발명에 의한 반도체 소자의 제조방법을 설명하기 위한 공정 단면도2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

200 : 기판 210 : 제1 도전막200 substrate 210 first conductive film

230 : 비아홀 240 : 트렌치230: via hole 240: trench

240a : 상부전극 250 : 제1 확산 방지막240a: upper electrode 250: first diffusion barrier

260 : 제2 도전막 265 : 제3 도전막260: second conductive film 265: third conductive film

270 : 유전체막 280 : 제2 확산 방지막270: dielectric film 280: second diffusion barrier film

본 발명은 반도체 소자의 제조방법 및 이에 의한 반도체 소자에 관한 것으로, 더욱 상세하게는 비아를 이용한 금속배선과 MIM(Metal-Insulator-Metal) 커패시터의 제조방법 및 이에 의한 반도체 소자에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device and a semiconductor device thereby, and more particularly, to a method for manufacturing a metal wiring and a metal-insulator-metal (MIM) capacitor using vias, and a semiconductor device thereby.

일반적으로, 반도체 소자의 집적도가 높아짐에 따라 MIM 커패시터의 인접한 위치에는 다수의 각종 신호 배선과 같은 금속배선이 위치한다. 이에 따라, 최근에는 상기 금속배선과 MIM 커패시터를 동시에 형성하여 공정을 단순화 하기 위한 반도체 소자의 제조방법이 연구되고 있다.In general, as the degree of integration of semiconductor devices increases, metal wires such as a plurality of various signal wires are located at adjacent positions of the MIM capacitor. Accordingly, in recent years, a method of manufacturing a semiconductor device for simplifying the process by simultaneously forming the metal wiring and the MIM capacitor has been studied.

그러면, 이하 도 1a 내지 도 1h를 참조하여 종래 기술에 따른 반도체 소자의 금속배선과 MIM 커패시터의 제조방법을 상세히 설명한다.1A to 1H, a metal wiring and a manufacturing method of a MIM capacitor according to the prior art will be described in detail.

도 1a 내지 도 1h는 종래 기술에 따른 반도체 소자의 금속배선과 MIM 커패시터의 제조방법을 설명하기 위해 순차적으로 나타낸 공정단면도이다.1A through 1H are cross-sectional views sequentially illustrating a method of manufacturing a metal wiring and a MIM capacitor of a semiconductor device according to the prior art.

우선, 도 1a에 도시한 바와 같이, 반도체 기판(100) 상에 제1 도전막(110)을 형성한다. 상기 제1 도전막(110) 상에 제1 확산 방지막(120)을 형성한다. 상기 제1 확산 방지막(120) 상에 유전체막(130) 및 제2 확산 방지막(140)을 순차적으로 증착한다. First, as shown in FIG. 1A, the first conductive film 110 is formed on the semiconductor substrate 100. A first diffusion barrier 120 is formed on the first conductive layer 110. The dielectric layer 130 and the second diffusion barrier 140 are sequentially deposited on the first diffusion barrier 120.

여기서, 상기 제1 확산 방지막(120)은 식각 공정시 제1 도전막(110)의 식각을 막아주기 위한 방지막이다. 또한, 상기 유전체막(130)과 제2 확산 방지막(140)의 순차 증착은 후속 공정에 의해 형성될 MIM 커패시터의 유전체막과 확산 방지막이다. Here, the first diffusion barrier 120 is a barrier for preventing the etching of the first conductive layer 110 during the etching process. In addition, the sequential deposition of the dielectric layer 130 and the second diffusion barrier 140 is a dielectric layer and a diffusion barrier of the MIM capacitor to be formed by a subsequent process.

그런 다음, 상기 제2 확산 방지막(140) 상에 MIM 커패시터 형성 영역을 정의하기 위한 제1 감광막 패턴(150)을 형성한다.Thereafter, a first photoresist layer pattern 150 is formed on the second diffusion barrier layer 140 to define an MIM capacitor formation region.

다음, 도 1b에 도시한 바와 같이, 상기 제1 감광막 패턴(150)을 식각 마스크로하여 상기 제2 확산 방지막(140) 및 유전체막(130)을 순차 식각한다. 상기 식각 후 제1 감광막 패턴(150)을 제거한다.Next, as illustrated in FIG. 1B, the second diffusion barrier layer 140 and the dielectric layer 130 are sequentially etched using the first photoresist layer pattern 150 as an etching mask. After etching, the first photoresist layer pattern 150 is removed.

그 다음, 도 1c에 도시한 바와 같이, 상기 제1 감광막 패턴(150)이 제거된 결과물 상에 금속배선 형성 영역(A)과 MIM 커패시터 형성 영역(B)을 정의한 제2 감광막 패턴(150a)을 형성한다. Next, as shown in FIG. 1C, the second photoresist pattern 150a defining the metal wiring formation region A and the MIM capacitor formation region B is formed on the resultant from which the first photoresist pattern 150 is removed. Form.

그 다음으로, 상기 제2 감광막 패턴(150a)을 제거한 다음, 도 1d에 도시한 바와 같이, 상기 감광막 패턴(150a)을 식각 마스크로하여 상기 제1 확산 방지막(120)과 제1 도전막(110)을 식각하여 금속배선의 하부금속배선(115)과 MIM 커패시터의 하부전극(113)을 동시에 형성한다. 상기 식각 후 제2 감광막 패턴(150a)를 제거한다.Next, after the second photoresist pattern 150a is removed, the first diffusion barrier 120 and the first conductive layer 110 are formed using the photoresist pattern 150a as an etch mask, as shown in FIG. 1D. ) Is formed to simultaneously form the lower metal wiring 115 of the metal wiring and the lower electrode 113 of the MIM capacitor. After etching, the second photoresist pattern 150a is removed.

이어서, 도 1e에 도시한 바와 같이, 상기 하부금속배선(115)과 하부전극(113)을 절연하기 위한 층간 절연막(160)을 증착한다. 상기 층간 절연막(160) 상에 후속 공정에 의해 형성될 상부금속배선과 연결하기 위한 비아 형성 영역(C) 및 상기 MIM 커패시터의 상부전극 형성 영역(D)을 정의하는 제3 감광막 패턴(165)을 형성한다. Subsequently, as shown in FIG. 1E, an interlayer insulating layer 160 for insulating the lower metal wiring 115 and the lower electrode 113 is deposited. A third photoresist pattern 165 defining a via forming region C for connecting the upper metal wiring to be formed by a subsequent process on the interlayer insulating layer 160 and the upper electrode forming region D of the MIM capacitor is formed. Form.

상기 제3 감광막 패턴(165)을 제거한 다음, 도 1f에 도시한 바와 같이, 상기 제3 감광막 패턴(165)을 식각 마스크로 하여 상기 층간 절연막(160)을 식각하여 비 아 형성 영역인 비아홀(170)과 상부전극의 형성 영역인 트렌치(175)를 형성한 후, 상기 제3 감광막 패턴(165)을 제거한다.After removing the third photoresist pattern 165, as shown in FIG. 1F, the interlayer insulating layer 160 is etched using the third photoresist pattern 165 as an etching mask to form a via hole 170 as a via formation region. ) And the trench 175, which is a formation region of the upper electrode, and then the third photoresist pattern 165 is removed.

다음, 도 1g에 도시한 바와 같이, 상기 식각 후 결과물 상에 제2 도전막(180)을 증착한다. 상기 제2 도전막(180)은 비아홀(170)과 트렌치(175)에 매립되어 후속 공정의 비아와 상부전극을 형성하기 위해 증착한다.Next, as illustrated in FIG. 1G, a second conductive layer 180 is deposited on the resultant product after the etching. The second conductive layer 180 is buried in the via hole 170 and the trench 175 and deposited to form a via and an upper electrode in a subsequent process.

그 다음으로, 도 1h에 도시한 바와 같이, 상기 제2 도전막(180)을 상기 층간 절연막(160) 상부가 드러나는 시점까지 화학기계적 연마(Chemical Mechanical Polishing : CMP)하여, 상기 비아홀(170)은 상부금속배선(190)과 하부금속배선(115)을 연결하기 위한 비아(170a)로 형성되고, 상기 트렌치(175)는 MIM 커패시터의 상부전극(175a)으로 형성된다.Subsequently, as shown in FIG. 1H, the second conductive layer 180 is chemically mechanically polished (CMP) until the upper portion of the interlayer insulating layer 160 is exposed. The via 170a may be formed to connect the upper metal wiring 190 and the lower metal wiring 115, and the trench 175 may be formed as the upper electrode 175a of the MIM capacitor.

이어서, 상기 평탄화된 결과물 상에 상부금속배선(190)을 증착한다. Subsequently, the upper metal wiring 190 is deposited on the flattened result.

그러나, 종래 기술은 금속배선과 MIM 커패시터를 하나의 반도체 소자에 형성하기 위한 감광막 패턴의 추가공정으로 인하여 공정이 복잡해지고, 커패시터의 용량을 늘리기 위해서 면적을 늘리게 될 경우 다이(die) 크기가 증가하는 문제점이 있었다.However, the conventional technology is complicated by the additional process of the photoresist pattern for forming the metal wiring and the MIM capacitor in one semiconductor device, and die size increases when the area is increased to increase the capacity of the capacitor. There was a problem.

따라서 본 발명은, 상기 문제점을 해결하기 위해 이루어진 것으로, 본 발명의 목적은, MIM 커패시터를 제조함과 동시에 금속배선을 형성함에 있어서, 공정의 단순화 및 다이 크기의 증가 없이도 MIM 커패시터의 용량을 증가시킬 수 있는 제조방법 및 이에 의한 반도체 소자를 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to increase the capacity of a MIM capacitor without simplifying the process and increasing the die size in forming a metal wiring simultaneously with manufacturing the MIM capacitor. To provide a manufacturing method and a semiconductor device thereby.

상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법에서는, 기판상에 하부금속배선 및 하부전극을 동시에 형성하는 단계; 상기 하부금속배선과 하부전극이 형성된 결과물 상에 층간절연막을 형성하는 단계; 상기 층간 절연막을 식각하여 상기 하부금속배선의 일부를 노출하는 비아홀 및 상기 하부전극을 노출하는 트렌치를 형성하는 단계; 상기 비아홀과 트렌치가 형성된 결과물 상에 제1 확산방지막과 제2 도전막을 순차적으로 증착하는 단계; 상기 제2 도전막을 제1 확산 방지막이 드러나는 시점까지 에치백하여 비아를 형성하는 단계; 상기 비아가 형성된 결과물 상에 유전체막, 제2 확산 방지막 및 제3 도전막을 순차적으로 증착하는 단계; 및 상기 제3 도전막을 상기 층간 절연막 상부가 드러나는 시점까지 화학기계적 연마하여 상부전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.In the method of manufacturing a semiconductor device according to the present invention for achieving the above object, the step of simultaneously forming a lower metal wiring and a lower electrode on the substrate; Forming an interlayer insulating film on the resultant material on which the lower metal wiring and the lower electrode are formed; Etching the interlayer insulating film to form a via hole exposing a portion of the lower metal interconnection and a trench exposing the lower electrode; Sequentially depositing a first diffusion barrier layer and a second conductive layer on the via hole and the trench formed product; Forming a via by etching back the second conductive layer until the first diffusion barrier layer is exposed; Sequentially depositing a dielectric film, a second diffusion barrier film, and a third conductive film on the resultant product on which the via is formed; And chemically polishing the third conductive layer until the upper portion of the interlayer insulating layer is exposed to form an upper electrode.

또한, 상기 기판 상에 하부금속배선 및 하부전극을 동시에 형성하는 단계는, 기판 상에 제1 도전막을 형성하는 단계; 상기 제1 도전막 상에 하부금속배선 형성 영역과 하부전극 형성 영역을 정의하는 제1 감광막 패턴을 형성하는 단계; 및 상기 제1 감광막 패턴을 식각 마스크로하여 상기 제1 도전막을 식각하는 단계;를 포함하는 것을 특징으로 한다.In addition, the step of simultaneously forming the lower metal wiring and the lower electrode on the substrate, forming a first conductive film on the substrate; Forming a first photoresist pattern on the first conductive layer, the first photoresist layer pattern defining a lower metal wiring formation region and a lower electrode formation region; And etching the first conductive layer by using the first photoresist layer pattern as an etching mask.

또한, 상기 제2, 제3 도전막은 텅스텐을 사용하여 형성하는 것을 특징으로 하며, 상기 제1, 제2 확산 방지막은 TiN 단일막 혹은 Ti와 TiN 이 순차적층 되어 있는 이중막으로 형성하는 것을 특징으로 한다.      The second and third conductive films may be formed using tungsten, and the first and second diffusion barriers may be formed of a single TiN film or a double film in which Ti and TiN are sequentially formed. do.

또한, 상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자는, 상술한 제조방법 중 어느 하나의 방법에 의하여 제조된 것을 특징으로 한다.In addition, the semiconductor device according to the present invention for achieving the above object is characterized in that it is manufactured by any one of the above-described manufacturing method.

이하에서는 본 발명에 의한 실시예에 대하여 첨부한 도면을 참조하여 보다 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 2g는 본 발명에 의한 반도체 소자의 제조방법을 순차적으로 나타낸 공정단면도이다.2A to 2G are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device according to the present invention.

우선, 도 2a에 도시한 바와 같이, 소정의 하부구조가 형성된 반도체 기판(200) 상에 제1 도전막(210)을 형성한다. 여기서, 도전막으로 알루미늄이 사용될 수 있다. 상기 제1 도전막(210) 상에 금속배선의 하부금속배선 영역(A)과 MIM 커패시터의 하부전극 영역(B)을 정의하기 위한 제1 감광막 패턴(210a)를 형성한다. First, as shown in FIG. 2A, a first conductive film 210 is formed on a semiconductor substrate 200 on which a predetermined substructure is formed. Here, aluminum may be used as the conductive film. A first photoresist layer pattern 210a is formed on the first conductive layer 210 to define a lower metal interconnection region A of the metal interconnection and a lower electrode region B of the MIM capacitor.

그 다음, 도 2b에 도시한 바와 같이, 상기 감광막 패턴(210a)을 식각 마스크로 하여 상기 제1 도전막을 식각하여 하부금속배선(215)과 하부전극(213)을 형성한다. 상기 식각 후 제1 감광막 패턴(210a)을 제거한다.Next, as shown in FIG. 2B, the first conductive layer is etched using the photoresist pattern 210a as an etch mask to form a lower metal wiring 215 and a lower electrode 213. After etching, the first photoresist layer pattern 210a is removed.

다음으로, 도 2c에 도시한 바와 같이, 상기 제1 감광막 패턴(210a)이 제거된 결과물 상에 상기 하부금속배선(215)과 하부전극(213)을 절연하기 위한 층간 절연막(220)을 증착한다. 여기서, 상기 층간 절연막(130)은 산화물 계통의 절연물질, 특히 저유전율(low k)을 갖는 절연물질로 형성한다. Next, as illustrated in FIG. 2C, an interlayer insulating layer 220 for insulating the lower metal wiring 215 and the lower electrode 213 is deposited on a resultant from which the first photoresist pattern 210a is removed. . Here, the interlayer insulating layer 130 is formed of an insulating material of an oxide type, in particular an insulating material having a low dielectric constant (low k).

상기 층간 절연막(220) 상에 후속 공정에 의해 형성될 상부금속배선과 연결하기 위한 비아 형성 영역(C) 및 상기 MIM 커패시터의 상부전극 형성 영역(D)을 정의하는 제2 감광막 패턴(225)을 형성한다. A second photoresist layer pattern 225 defining a via formation region C for connecting the upper metal wiring to be formed by a subsequent process on the interlayer insulating layer 220 and the upper electrode formation region D of the MIM capacitor is formed. Form.

이어서, 도 2d에 도시한 바와 같이, 상기 제2 감광막 패턴(225)을 식각 마스크로하여 상기 층간 절연막(220)을 식각하여 비아홀(230)과 트렌치(240)를 형성한 후 상기 제2 감광막 패턴(225)을 제거한다.Subsequently, as shown in FIG. 2D, the interlayer insulating layer 220 is etched using the second photoresist pattern 225 as an etch mask to form via holes 230 and trenches 240, and then the second photoresist pattern Remove (225).

그 다음, 상기 제2 감광막 패턴(225)을 제거한 결과물 상에 제1 확산 방지막(250)을 증착한다. 이어서, 상기 제1 확산 방지막(250) 상에 제2 도전막(260)을 증착한다. Next, a first diffusion barrier 250 is deposited on the resultant from which the second photoresist pattern 225 is removed. Subsequently, a second conductive layer 260 is deposited on the first diffusion barrier layer 250.

여기서, 상기 제1 확산 방지막(250)은 TiN 단일막 혹은 Ti와 TiN이 순차적층 되어 있는 이중막으로 형성된다. 또한, 제2 도전막(260)은 텅스텐을 사용하여 형성되며, 제2 도전막(260)은 비아홀(230)에 매립되어 후속 공정에 의해 비아(230a)가 되고, 화학적 기상증착법(Chemical Vapor Deposition : CVD)을 이용하여 증착한다.Here, the first diffusion barrier 250 is formed of a single TiN film or a double film in which Ti and TiN are sequentially stacked. In addition, the second conductive layer 260 is formed using tungsten, and the second conductive layer 260 is buried in the via hole 230 to be the via 230a by a subsequent process, and chemical vapor deposition is performed. : Vapor deposition using CVD).

그 다음으로, 도 2e에 도시한 바와 같이, 상기 제2 도전막(260)을 상기 제1 확산 방지막(250)이 드러나는 시점까지 에치한다. 상기 에치 공정시 비아홀(230)의 제2 도전막(260)은 제거되지 않게 선택적 식각 공정인 에치백 공정을 이용한다.Next, as shown in FIG. 2E, the second conductive layer 260 is etched until the first diffusion barrier layer 250 is exposed. In the etch process, the second conductive layer 260 of the via hole 230 may use an etch back process that is a selective etching process so as not to be removed.

상기 에치백 공정으로 상기 비아홀(230)은 후속 공정에 의해 형성될 상부금속배선과 하부금속배선(215)를 연결하기 위한 비아(230a)가 되며, 트렌치(240)의 제2 도전막(260)은 에치백 공정에 의해 모두 제거 된다.Through the etch back process, the via hole 230 becomes a via 230a for connecting the upper metal wiring and the lower metal wiring 215 to be formed by a subsequent process, and the second conductive layer 260 of the trench 240 is formed. Are all removed by the etch back process.

이어서, 도 2f에 도시한 바와 같이, 상기 에치백 공정의 결과물 상에 유전체막(270) 및 제2 확산 방지막(280)을 증착한 후, 상기 트렌치(240)에 후속 공정에 의해 형성될 상부전극을 형성하기 위해 제3 도전막(265)을 순차적으로 증착한다.Subsequently, as illustrated in FIG. 2F, after depositing the dielectric film 270 and the second diffusion barrier 280 on the result of the etch back process, the upper electrode to be formed by the subsequent process in the trench 240. The third conductive film 265 is sequentially deposited to form a film.

여기서, 상기 제2 확산 방지막(280)은 TiN 단일막 혹은 Ti와 TiN이 순차적층 되어 있는 이중막으로 형성되며, 상기 제3 도전막(265)은 텅스텐으로 이루어지며 CVD 공정을 이용하여 증착한다. Here, the second diffusion barrier 280 is formed of a single TiN layer or a double layer in which Ti and TiN are sequentially stacked, and the third conductive layer 265 is made of tungsten and deposited using a CVD process.

그 다음으로, 상기 제3 도전막(265)을 상기 층간 절연막(220) 상부가 드러나는 시점까지 화학기계적 연마하여, 상기 트렌치(240) 영역에 상부전극(240a)을 형성한다.Next, the third conductive layer 265 is chemically mechanically polished until the upper portion of the interlayer insulating layer 220 is exposed to form an upper electrode 240a in the trench 240 region.

마지막으로, 상기 화학기계적 연마 공정의 결과물 상에 상부금속배선(290)을 증착하여 금속배선과 상기 층간 절연막(220)에 묻힌 형태의 베리드(Buried) MIM 커패시터를 동시에 완성한다.Finally, the upper metal wiring 290 is deposited on the result of the chemical mechanical polishing process to simultaneously complete a buried MIM capacitor buried in the metal wiring and the interlayer insulating layer 220.

이상의 본 발명은 상기에 기술된 실시예에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 특허청구범위에서 정의되는 본 발명의 취지와 범위에 포함되는 것으로 보아야 할 것이다.The present invention is not limited to the above-described embodiments, and various modifications and changes can be made by those skilled in the art, which should be regarded as included in the spirit and scope of the present invention as defined in the appended claims. will be.

이상에서 상세히 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법에 의하면, MIM 커패시터와 금속배선을 형성하기 위해 종래와 같이 MIM 커패시터 형성 후 추가공정으로 금속배선을 형성하지 않고, 베리드(Buried) MIM 커패시터와 금속배선을 동시에 형성함으로써 추가의 감광막 패턴 공정이 없어 공정이 단순해지고, 층간 절연막(220) 내부에 형성되어 다이(die) 크기를 줄일 수 있으며, 표면 용적이 넓어 좁은 공간에서도 MIM 커패시턴스 용량을 증가시킬 수 있는 이점이 있다.As described in detail above, according to the method of manufacturing a semiconductor device according to the present invention, in order to form the MIM capacitor and the metal wiring, a buried MIM is formed without forming the metal wiring by an additional process after the MIM capacitor is formed as in the related art. Simultaneous formation of the capacitor and the metal wiring eliminates the additional photoresist pattern process, simplifying the process, and forming the inside of the interlayer insulating film 220 to reduce the die size. There is an advantage that can be increased.

Claims (5)

기판상에 하부금속배선 및 하부전극을 동시에 형성하는 단계;Simultaneously forming a lower metal interconnection and a lower electrode on the substrate; 상기 하부금속배선과 하부전극이 형성된 결과물 상에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the resultant material on which the lower metal wiring and the lower electrode are formed; 상기 층간 절연막을 식각하여 상기 하부금속배선의 일부를 노출하는 비아홀 및 상기 하부전극을 노출하는 트렌치를 형성하는 단계;Etching the interlayer insulating film to form a via hole exposing a portion of the lower metal interconnection and a trench exposing the lower electrode; 상기 비아홀과 트렌치가 형성된 결과물 상에 제1 확산방지막과 제2 도전막을 순차적으로 증착하는 단계;Sequentially depositing a first diffusion barrier layer and a second conductive layer on the via hole and the trench formed product; 상기 제2 도전막을 제1 확산 방지막이 드러나는 시점까지 에치백하여 비아를 형성하는 단계;Forming a via by etching back the second conductive layer until the first diffusion barrier layer is exposed; 상기 비아가 형성된 결과물 상에 유전체막, 제2 확산 방지막 및 제3 도전막을 순차적으로 증착하는 단계; 및Sequentially depositing a dielectric film, a second diffusion barrier film, and a third conductive film on the resultant product on which the via is formed; And 상기 제3 도전막을 상기 층간 절연막 상부가 드러나는 시점까지 화학기계적 연마하여 상부전극을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.And chemically polishing the third conductive layer until the upper portion of the interlayer insulating layer is exposed to form an upper electrode. 제1항에 있어서,The method of claim 1, 상기 기판 상에 하부금속배선 및 하부전극을 동시에 형성하는 단계는,Simultaneously forming a lower metal wiring and a lower electrode on the substrate; 기판 상에 제1 도전막을 형성하는 단계;Forming a first conductive film on the substrate; 상기 제1 도전막 상에 하부금속배선 형성 영역과 하부전극 형성 영역을 정의하는 제1 감광막 패턴을 형성하는 단계; 및Forming a first photoresist pattern on the first conductive layer, the first photoresist layer pattern defining a lower metal wiring formation region and a lower electrode formation region; And 상기 제1 감광막 패턴을 식각 마스크로 하여 상기 제1 도전막을 식각하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.And etching the first conductive layer using the first photoresist pattern as an etch mask. 제1항에 있어서,The method of claim 1, 상기 제2, 제3 도전막은 텅스텐을 사용하여 형성하는 것을 특징으로하는 반도체 소자의 제조방법.And the second and third conductive films are formed of tungsten. 제1항에 있어서,The method of claim 1, 상기 제1, 제2 확산 방지막은 TiN 단일막 혹은 Ti와 TiN 이 순차적층 되어 있는 이중막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The first and second diffusion barrier layers are formed of a single layer of TiN or a double layer in which Ti and TiN are sequentially formed. 반도체 소자에 있어서,In a semiconductor device, 제1 항 내지 제4 항 중 어느 하나의 방법에 의하여 제조된 것을 특징으로 하는 반도체 소자.A semiconductor device manufactured by the method of any one of claims 1 to 4.
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