KR20070036949A - Method of manufacturing semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 액티브영역을 한정하는 소자분리막이 구비된 반도체 기판을 마련하는 단계와, 상기 기판 액티브영역의 게이트 형성 영역을 식각하여 홈을 형성하는 단계와, 상기 홈을 포함한 액티브영역의 표면에 게이트절연막을 형성하는 단계와, 상기 홈이 매립하도록 게이트절연막을 포함한 기판 상에 폴리실리콘막, 금속실리사이드막 및 게이트 하드마스크막이 적층된 게이트 패턴을 형성하는 단계와, 상기 기판의 전면 상에 스페이서용 절연막을 증착하는 단계와, 상기 스페이서용 절연막을 과도식각하여 게이트절연막이 과도하게 식각되도록 게이트 양측 벽에 스페이서를 형성하는 단계 및 상기 기판 결과물에 대해 게이트 재산화 공정을 수행해서 기판 표면 상에 잔류된 게이트절연막 상에 게이트 재산화막을 형성함과 아울러 상기 게이트의 폴리실리콘막 하단 가장자리 부분을 산화시켜 버즈빅을 형성하는 단계를 포함하는 것을 특징으로 한다.The present invention discloses a method for manufacturing a semiconductor device. The disclosed method includes providing a semiconductor substrate having an isolation layer defining an active region, forming a groove by etching a gate forming region of the substrate active region, and forming a groove in the active region including the groove. Forming a gate insulating film on a surface, forming a gate pattern in which a polysilicon film, a metal silicide film, and a gate hard mask film are stacked on a substrate including a gate insulating film to fill the groove; Depositing a spacer insulating film, over-etching the spacer insulating film to form a spacer on both side walls of the gate so that the gate insulating film is excessively etched, and performing a gate reoxidation process on the substrate resultant on the substrate surface. Forming a gate reoxidation film on the remaining gate insulating film; By oxidizing a polysilicon film at the bottom edge of the byte it is characterized in that it comprises a step of forming a bird's beak.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}Method of manufacturing semiconductor device

도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.1A to 1D are cross-sectional views of processes for explaining a method of manufacturing a conventional semiconductor device.

도 2는 종래의 게이트 재산화공정시 게이트의 금속실리사이드막에 비정상적인 산화막이 형성된 모습의 단면도.2 is a cross-sectional view of an abnormal oxide film formed on the metal silicide film of the gate during the conventional gate reoxidation process.

도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.3A to 3E are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

21: 반도체기판 22: 소자분리막21: semiconductor substrate 22: device isolation film

23: 희생산화막 24: 하드마스크 폴리실리콘막23: sacrificial oxide film 24: hard mask polysilicon film

25: 홈 26: 게이트절연막25: groove 26: gate insulating film

27: 폴리실리콘막 28: 금속실리사이드막27: polysilicon film 28: metal silicide film

29: 게이트 하드마스크막 30: 게이트패턴29: gate hard mask layer 30: gate pattern

31: 스페이서용 절연막 31a: 스페이서31: insulating film for spacer 31a: spacer

32: 게이트 재산화막 200: 소오스/드레인 32: gate property film 200: source / drain

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 텅스텐막 측벽에 발생하는 비정상적인 산화막을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of preventing abnormal oxide film generated on a tungsten film sidewall.

반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널길이(channel length)가 매우 짧아짐으로써, 트랜지스터의 문턱전압(threshold voltage)이 급격히 낮아지는 이른바 단채널효과(short channel effect)가 심해지고 있다. 이에 실리콘 기판에 홈을 형성하여 채널길이를 증가시키는 리세스 게이트에 대한 연구가 활발하게 진행되고 있다. 이러한, 리세스 게이트 형성방법에 따르면, 홈 상에 게이트를 형성하는 것에 의해 채널길이를 증가시킬 수 있으므로 평면형 게이트 구조와 비교해서 단채널효과를 줄일 수 있다.As the degree of integration of semiconductor devices increases, the channel length of the transistor becomes very short, so that a so-called short channel effect in which the threshold voltage of the transistor is drastically lowered becomes worse. Accordingly, researches on recess gates that increase channel length by forming grooves in a silicon substrate are being actively conducted. According to the recess gate forming method, the channel length can be increased by forming a gate on the groove, so that the short channel effect can be reduced as compared with the planar gate structure.

이러한 상기 리세스 게이트 형성시, 소자의 집적도 증가에 따라 게이트 물질로써 저항이 매우 낮은 물질을 요구하고 있다. 이에, 게이트전극의 저항 감소를 위한 게이트 물질로써 텅스텐을 사용하고 있은 추세이다.In forming the recess gate, a material having a very low resistance as a gate material is required as the degree of integration of devices increases. Thus, tungsten is used as a gate material for reducing the resistance of the gate electrode.

여기서, 현재 수행되고 있는 반도체 소자의 제조방법을 도 1a 내지 도 1d를 참조하여 간략하게 설명하도록 한다.Here, a method of manufacturing a semiconductor device currently being performed will be briefly described with reference to FIGS. 1A to 1D.

도 1a를 참조하면, 액티브영역 및 필드영역을 갖는 반도체기판(1)에 액티브영역을 한정하는 소자분리막(2)을 STI(Shallow Trench Isolation) 공정을 통해 형성한다. 그런다음, 상기 기판(1) 상에 리세스 게이트를 형성하기 위한 식각장벽막으로서 희생산화막(3)과 하드마스크 폴리실리콘막(4)을 차례로 형성한 후, 하드마 스크 폴리실리콘막(4) 및 희생산화막(3)을 차례로 식각하여 기판(1)의 게이트 형성 영역을 노출시킨다. Referring to FIG. 1A, an isolation layer 2 defining an active region is formed on a semiconductor substrate 1 having an active region and a field region through a shallow trench isolation (STI) process. Then, the sacrificial oxide film 3 and the hard mask polysilicon film 4 are sequentially formed as an etch barrier film for forming the recess gate on the substrate 1, and then the hard mask polysilicon film 4 is formed. And the sacrificial oxide film 3 are sequentially etched to expose the gate formation region of the substrate 1.

도 1b 참조하면, 상기 하드마스크 폴리실리콘막(4)을 이용하여 노출된 기판(1)을 식각하여 홈(5)을 형성한다. 그런다음, 상기 하드마스크 폴리실리콘막 및 희생산화막이 차례로 제거한 후, 기판 결과물 상에 게이트절연막(6), 폴리실리콘막(7), 금속실리사이드막(8) 및 게이트 하드마스크막(9)을 차례로 증착한다. Referring to FIG. 1B, the exposed substrate 1 is etched using the hard mask polysilicon layer 4 to form the groove 5. Then, after the hard mask polysilicon film and the sacrificial oxide film are sequentially removed, the gate insulating film 6, the polysilicon film 7, the metal silicide film 8, and the gate hard mask film 9 are sequentially disposed on the substrate resultant. Deposit.

도 1c를 참조하면, 상기 게이트 하드마스크막(9), 금속실리사이드막(8), 폴리실리콘막(7) 및 게이트절연막(6)을 차례로 식각하여 게이트(10)를 형성한다. 그런다음, 게이트 형성시의 식각데미지를 회복시키기 위해 게이트 재산화 공정을 수행하여 상기 게이트의 금속실리사이드막(8), 게이트의 폴리실리콘막(7) 및 기판 액티브영역의 표면 상에 게이트 재산화막(11)이 형성한다. Referring to FIG. 1C, the gate hard mask layer 9, the metal silicide layer 8, the polysilicon layer 7, and the gate insulating layer 6 are sequentially etched to form the gate 10. Then, a gate reoxidation process is performed to recover the etch damage during the gate formation, so that the gate metallization film 8 of the gate, the polysilicon film 7 of the gate, and the surface of the substrate active region are formed. 11) to form.

도 1d를 참조하면, 상기 게이트 양측 벽에 스페이서(12)를 형성한 후, 상기 스페이서(12)를 포함한 게이트(10) 양측의 기판 표면 내에 소오스/드레인(100) 영역을 형성한다.Referring to FIG. 1D, after forming spacers 12 on both side walls of the gate, source / drain 100 regions are formed in the substrate surface on both sides of the gate 10 including the spacers 12.

이 후, 도시하지는 않았으나 공지된 일련의 후속 공정을 차례로 진행하여 반도체 소자를 제조한다. Subsequently, although not shown, a series of successive known processes are sequentially performed to manufacture a semiconductor device.

그러나, 전술한 바와 같이, 종래의 반도체 소자의 제조방법 있어서는, 도 2에 도시된 바와 같이, 게이트 재산화공정시 공정 및 장비조건이 불안정해지면 게이트의 금속실리사이드막(8) 측벽에 비정상적인 산화막(11a)이 형성하는 이상산화 현상이 발생한다. 따라서, 이러한 이상산화 현상으로 인하여 게이트와 후속 콘택플러 그간에 쇼트가 발생하게 되어 소자의 특성을 열화시키는 결과를 초래하게 된다.  However, as described above, in the conventional method of manufacturing a semiconductor device, as shown in FIG. 2, when the process and equipment conditions become unstable during the gate reoxidation process, an abnormal oxide film 11a is formed on the sidewall of the metal silicide film 8 of the gate. This abnormal oxidation phenomenon occurs. Therefore, the abnormal oxidation phenomenon causes a short between the gate and the subsequent contact plug, resulting in deterioration of device characteristics.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 금속실리사이드막 측벽에 발생하는 이상산화 현상을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device capable of preventing the abnormal oxidation phenomenon occurring on the sidewall of the metal silicide film, which is devised to solve the above problems.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 액티브영역을 한정하는 소자분리막이 구비된 반도체 기판을 마련하는 단계; 상기 기판 액티브영역의 게이트 형성 영역을 식각하여 홈을 형성하는 단계; 상기 홈을 포함한 액티브영역의 표면에 게이트절연막을 형성하는 단계; 상기 홈이 매립하도록 게이트절연막을 포함한 기판 상에 폴리실리콘막, 금속실리사이드막 및 게이트 하드마스크막이 적층된 게이트 패턴을 형성하는 단계; 상기 기판의 전면 상에 스페이서용 절연막을 증착하는 단계; 상기 스페이서용 절연막을 과도식각하여 게이트절연막이 과도하게 식각되도록 게이트 양측 벽에 스페이서를 형성하는 단계; 및 상기 기판 결과물에 대해 게이트 재산화 공정을 수행해서 기판 표면 상에 잔류된 게이트절연막 상에 게이트 재산화막을 형성함과 아울러 상기 게이트의 폴리실리콘막 하단 가장자리 부분을 산화시켜 버즈빅을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.In order to achieve the above object, the present invention is to provide a semiconductor substrate having a device isolation film defining an active region; Etching a gate forming region of the substrate active region to form a groove; Forming a gate insulating film on a surface of the active region including the groove; Forming a gate pattern in which a polysilicon film, a metal silicide film, and a gate hard mask film are stacked on a substrate including a gate insulating film to fill the groove; Depositing an insulating film for a spacer on an entire surface of the substrate; Over-etching the insulating film for spacers to form spacers on both side walls of the gate such that the gate insulating film is excessively etched; And performing a gate reoxidation process on the substrate resultant to form a gate reoxidation film on the gate insulating film remaining on the substrate surface, and to oxidize a polysilicon film bottom edge of the gate to form a burj vic. It provides a method for manufacturing a semiconductor device comprising a.

여기서, 상기 게이트절연막은 5∼100Å 두께로 형성하는 것을 특징으로 한다.Here, the gate insulating film is formed to a thickness of 5 ~ 100∼.

상기 스페이서용 절연막은 SiN막, SiC막 및 SiBN막으로 구성된 그룹으로부터 선택되는 어느 하나 또는 둘 이상의 막을 사용하는 것을 특징으로 한다.The spacer insulating film is characterized by using any one or two or more films selected from the group consisting of a SiN film, a SiC film and a SiBN film.

상기 스페이서용 절연막은 30∼500Å 두께로 증착하는 것을 특징으로 한다.The insulating film for spacers may be deposited to a thickness of 30 to 500 kHz.

상기 SiN막은 350∼900℃ 온도에서 SiH4 또는 SiCl2H2 가스와 NH3 가스를 사용하여 PECVD 또는 LPCVD 공정을 통해 형성하는 것을 특징으로 한다.The SiN film is formed by PECVD or LPCVD using SiH 4 or SiCl 2 H 2 gas and NH 3 gas at a temperature of 350 to 900 ° C.

상기 SiC막은 소스 가스로서 SiH3CH3, SiH(CH3)3 및 Si(CH3)4로 구성된 그룹으로부터 선택되는 어느 하나를 사용하는 PECVD 또는 LPCVD 공정을 통해 형성하는 것을 특징으로 한다.The SiC film is formed by a PECVD or LPCVD process using any one selected from the group consisting of SiH 3 CH 3, SiH (CH 3) 3 and Si (CH 3) 4 as a source gas.

상기 게이트 재산화막은 30∼300Å 두께로 형성하는 것을 특징으로 한다.The gate reoxidation film is formed to have a thickness of 30 to 300 GPa.

상기 게이트 재산화공정은 400∼1000℃의 온도에서 Air, O2, O3, N2O, H2O 및 H2O2로 구성된 그룹으로부터 선택되는 어느 하나 또는 이들의 혼합 분위기에서 수행하는 것을 특징으로 한다.The gate reoxidation process is characterized in that it is carried out in any one or a mixed atmosphere thereof selected from the group consisting of Air, O2, O3, N2O, H2O and H2O2 at a temperature of 400 ~ 1000 ℃.

상기 스페이서용 절연막을 과도식각하는 단계는, 기판에 잔류된 게이트절연막은 게이트 아래에 형성된 게이트절연막의 두께보다 5∼300Å 낮은 두께를 갖도록 수행하는 것을 특징으로 한다.In the over-etching of the insulating film for spacers, the gate insulating film remaining on the substrate may be formed to have a thickness of 5 to 300 占 퐉 lower than the thickness of the gate insulating film formed under the gate.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.3A to 3E are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to the present invention.

도 3a를 참조하면, 액티브영역을 한정하는 소자분리막(22)이 구비된 반도체 기판(21)을 마련한다. 그런다음, 상기 기판 상에 희생산화막(23)과 마스크용 하드마스크막(24)을 차례로 증착한다. 그런다음, 상기 마스크용 하드마스크막(24)과 희생산화막(23)을 차례로 식각하여 기판(21)의 게이트 형성 영역을 노출시킨다. 다음으로, 상기 식각된 마스크용 하드마스크막(24)을 이용하여 노출된 기판 부분을 식각하고, 이를 통해, 게이트 형성 영역에 홈(25)을 형성한다.Referring to FIG. 3A, a semiconductor substrate 21 having an isolation layer 22 defining an active region is provided. Thereafter, a sacrificial oxide film 23 and a mask hard mask film 24 are sequentially deposited on the substrate. Next, the mask hard mask layer 24 and the sacrificial oxide layer 23 are sequentially etched to expose the gate forming region of the substrate 21. Next, the exposed portion of the substrate is etched using the etched mask hard mask layer 24, thereby forming the groove 25 in the gate formation region.

도 3b를 참조하면, 상기 하드마스크 폴리실리콘막과 산화막을 차례로 제거한 상태에서 상기 홈(25)을 포함한 액티브영역의 표면에 게이트절연막(26)을 5∼100Å 두께로 형성한다. 그런다음, 상기 홈(25)이 매립하도록 게이트절연막(26)을 포함한 기판 상에 폴리실리콘막(27), 금속실리사이드막(28) 및 게이트 하드마스크막(29)을 차례로 증착한다. Referring to FIG. 3B, the gate insulating film 26 is formed on the surface of the active region including the groove 25 to have a thickness of 5 to 100 Å with the hard mask polysilicon film and the oxide film sequentially removed. Then, the polysilicon layer 27, the metal silicide layer 28, and the gate hard mask layer 29 are sequentially deposited on the substrate including the gate insulating layer 26 to fill the groove 25.

도 3c를 참조하면, 상기 게이트 하드마스크막(29), 금속실리사이드막(28) 및 폴리실리콘막(27)을 차례로 식각하여 게이트 패턴(30)을 형성한다. 그런다음, 상기 기판의 전면 상에 인접 게이트간의 전기적 차단을 위해 스페이서용 절연막(31)을 30∼500Å 두께로 증착한다. 여기서, 상기 스페이서용 절연막(31)은 SiN막, SiC막 또는 SiBN막 중에서 하나 또는 둘 이상의 막을 사용하도록 한다.Referring to FIG. 3C, the gate hard mask layer 29, the metal silicide layer 28, and the polysilicon layer 27 are sequentially etched to form a gate pattern 30. Then, an insulating film 31 for spacers is deposited to have a thickness of 30 to 500 Å on the front surface of the substrate for electrical blocking between adjacent gates. Here, the spacer insulating film 31 may use one or two or more of a SiN film, a SiC film, or a SiBN film.

상기 SiN막은 350∼900℃ 온도에서 SiH4 또는 SiCl2H2 가스와 NH3 가스를 사용하여 PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 LPCVD(Low Pressure Chemical Vapor Deposition) 공정을 통해 형성하며, 상기 SiC막은 소스 가스로서 SiH3CH3, SiH(CH3)3 또는 Si(CH3)4 중에서 어느 하나를 사용하여 PECVD 또는 LPCVD 공정을 통해 형성한다.The SiN film is formed through a Plasma Enhanced Chemical Vapor Deposition (PECVD) or Low Pressure Chemical Vapor Deposition (LPCVD) process using SiH 4 or SiCl 2 H 2 gas and NH 3 gas at a temperature of 350 to 900 ° C., and the SiC film is SiH 3 CH 3, as a source gas. It is formed through a PECVD or LPCVD process using either SiH (CH 3) 3 or Si (CH 3) 4.

도 3d를 참조하면, 상기 스페이서용 절연막(31)을 과도식각하여 게이트절연막(26)이 과도하게 식각되도록 게이트 패턴(30) 양측 벽에 스페이서(31a)를 형성한다. 이 때, 상기 스페이서용 절연막(31) 과도식각시 기판에 잔류된 게이트절연막이 식각되어 상기 게이트절연막(26)은 게이트 아래에 형성된 게이트절연막(26) 두께보다 5∼300Å의 낮은 두께를 갖는다.Referring to FIG. 3D, a spacer 31a is formed on both sidewalls of the gate pattern 30 so as to overetch the spacer insulating layer 31 so as to excessively etch the gate insulating layer 26. At this time, the gate insulating film remaining on the substrate during the etching of the spacer insulating film 31 is etched so that the gate insulating film 26 has a thickness lower than that of the gate insulating film 26 formed under the gate.

도 3e를 참조하면, 상기 기판 결과물에 대해 게이트 재산화공정을 수행한다. 이 때, 상기 게이트 재산화공정으로 인하여 상기 기판 표면 상에 잔류된 게이트절연막(26) 상에 30∼300Å 두께로 게이트 재산화막(32)이 형성된다. 또한, 상기 게이트의 폴리실리콘막(27) 하단 가장자리 부분이 산화되어 버즈빅(A)이 형성된다. 여기서, 상기 게이트 재산화공정은 400∼1000℃의 온도에서 Air, O2, O3, N2O, H2O 또는 H2O2 중에서 어느 하나 또는 이들의 혼합 분위기에서 수행하도록 한다. 다음으로, 상기 스페이서(31a)를 포함한 게이트 양측의 기판 표면 내에 소오스/드레인 영역(200)을 형성한다.Referring to FIG. 3E, a gate reoxidation process is performed on the substrate resultant. At this time, the gate reoxidation film 32 is formed on the gate insulating film 26 remaining on the surface of the substrate due to the gate reoxidation process. In addition, the lower edge portion of the polysilicon layer 27 of the gate is oxidized to form a bird's beak (A). Here, the gate reoxidation process is performed at any one of Air, O 2, O 3, N 2 O, H 2 O, or H 2 O 2 or a mixed atmosphere thereof at a temperature of 400 to 1000 ° C. Next, a source / drain region 200 is formed in the substrate surface on both sides of the gate including the spacer 31a.

여기서, 본 발명은 게이트 재산화공정을 게이트 스페이서 형성 후에 진행함으로 인해, 상기 게이트 재산화공정시 산소가 게이트 스페이서에는 침투하지 못하고 게이트절연막에만 침투하게 되어 상기 게이트절연막에만 게이트 재산화막이 형성하게 된다. 따라서, 상기 게이트 재산화막이 게이트절연막에만 형성하게 되어, 종래의 게이트 재산화공정시 금속실리사이드막에 발생하는 이상산화 현상을 방지 할 수 있다.In the present invention, since the gate reoxidation process is performed after the formation of the gate spacers, oxygen does not penetrate the gate spacers during the gate reoxidation process, but only penetrates the gate insulating layer, so that the gate reoxidation layer is formed only on the gate insulating layer. Therefore, the gate reoxidation film is formed only on the gate insulating film, thereby preventing abnormal oxidation phenomenon occurring in the metal silicide film during the conventional gate reoxidation process.

또한, 본 발명은 게이트 식각공정에서 게이트절연막을 식각하지 않고 기판에 잔류시킴으로 인하여 게이트 재산화공정시 산소가 게이트절연막으로 침투하여 게이트의 폴리실리콘막 하단의 가장자리 부분에 버즈빅을 손쉽게 형성할 수 있다. 따라서, 상기 게이트의 폴리실리콘막 하단의 가장자리 부분에 버즈빅이 형성함으로 인하여 게이트 유기 드레인 누설전류(Gate Induced Drain Leakage Current: GIDL)를 감소시킬 수 있다. In addition, according to the present invention, since the gate insulating layer is left on the substrate in the gate etching process, oxygen penetrates into the gate insulating layer during the gate reoxidation process, thereby easily forming a buzz beak at the edge portion of the bottom of the polysilicon layer of the gate. Therefore, gate induced drain leakage current (GIDL) may be reduced due to the formation of bird's beak in the edge portion of the lower polysilicon layer of the gate.

이 후, 도시하지는 않았으나, 공지된 일련의 후속공정을 차례로 진행하여 본 발명에 따른 반도체 소자를 제조한다.Thereafter, although not shown, a series of well-known subsequent steps are sequentially performed to manufacture the semiconductor device according to the present invention.

이상에서와 같이, 본 발명은 게이트 재산화공정을 게이트 스페이서 형성 후에 진행함으로써, 게이트 재산화공정시 형성되는 게이트 재산화막이 게이트절연막에만 형성하게 되므로, 따라서, 게이트의 금속실리사이드막에 게이트 재산화공정으로 인해 발생하는 이상산화 현상을 방지 할 수 있다.As described above, according to the present invention, the gate reoxidation process is performed after the formation of the gate spacer, so that the gate reoxidation film formed during the gate reoxidation process is formed only on the gate insulating film. Thus, the gate reoxidation process is performed on the metal silicide film of the gate. It can prevent the abnormal oxidation caused by.

또한, 본 발명은 게이트 재산화공정시 게이트의 폴리실리콘막 하단의 가장자리 부분에 버즈빅을 형성함으로써, 게이트 유기 드레인 누설전류(Gate Induced Drain Leakage Current: GIDL)를 감소시킬 수 있다.In addition, the present invention can reduce the gate induced drain leakage current (GIDL) by forming a bird's beak in the edge portion of the bottom of the polysilicon film of the gate during the gate reoxidation process.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

Claims (9)

액티브영역을 한정하는 소자분리막이 구비된 반도체 기판을 마련하는 단계;Providing a semiconductor substrate having an isolation layer defining an active region; 상기 기판 액티브영역의 게이트 형성 영역을 식각하여 홈을 형성하는 단계;Etching a gate forming region of the substrate active region to form a groove; 상기 홈을 포함한 액티브영역의 표면에 게이트절연막을 형성하는 단계;Forming a gate insulating film on a surface of the active region including the groove; 상기 홈이 매립하도록 게이트절연막을 포함한 기판 상에 폴리실리콘막, 금속실리사이드막 및 게이트 하드마스크막이 적층된 게이트 패턴을 형성하는 단계;Forming a gate pattern in which a polysilicon film, a metal silicide film, and a gate hard mask film are stacked on a substrate including a gate insulating film to fill the groove; 상기 기판의 전면 상에 스페이서용 절연막을 증착하는 단계;Depositing an insulating film for a spacer on an entire surface of the substrate; 상기 스페이서용 절연막을 과도식각하여 게이트절연막이 과도하게 식각되도록 게이트 양측 벽에 스페이서를 형성하는 단계; 및Over-etching the insulating film for spacers to form spacers on both side walls of the gate such that the gate insulating film is excessively etched; And 상기 기판 결과물에 대해 게이트 재산화 공정을 수행해서 기판 표면 상에 잔류된 게이트절연막 상에 게이트 재산화막을 형성함과 아울러 상기 게이트의 폴리실리콘막 하단 가장자리 부분을 산화시켜 버즈빅을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Performing a gate reoxidation process on the substrate resultant to form a gate reoxidation film on the gate insulating film remaining on the substrate surface, and oxidizing the bottom edge of the polysilicon film of the gate to form a burj bic; A method for manufacturing a semiconductor device comprising the. 제 1 항에 있어서, 상기 게이트절연막은 5∼100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of manufacturing a semiconductor device according to claim 1, wherein the gate insulating film is formed to a thickness of 5 to 100 GPa. 제 1 항에 있어서, 상기 스페이서용 절연막은 SiN막, SiC막 및 SiBN막으로 구성된 그룹으로부터 선택되는 어느 하나 또는 둘 이상의 막을 사용하는 것을 특징 으로 하는 반도체 소자의 제조방법. The method of manufacturing a semiconductor device according to claim 1, wherein the insulating film for spacers uses any one or two or more films selected from the group consisting of a SiN film, a SiC film, and a SiBN film. 제 1 항에 있어서, 상기 스페이서용 절연막은 30∼500Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of manufacturing a semiconductor device according to claim 1, wherein the insulating film for spacers is deposited to a thickness of 30 to 500 kHz. 제 3 항에 있어서, 상기 SiN막은 350∼900℃ 온도에서 SiH4 또는 SiCl2H2 가스와 NH3 가스를 사용하여 PECVD 또는 LPCVD 공정을 통해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 3, wherein the SiN film is formed by PECVD or LPCVD using SiH 4 or SiCl 2 H 2 gas and NH 3 gas at a temperature of 350 ° C. to 900 ° C. 5. 제 3 항에 있어서, 상기 SiC막은 소스 가스로서 SiH3CH3, SiH(CH3)3 및 Si(CH3)4로 구성된 그룹으로부터 선택되는 어느 하나를 사용하는 PECVD 또는 LPCVD 공정을 통해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The semiconductor device according to claim 3, wherein the SiC film is formed by a PECVD or LPCVD process using any one selected from the group consisting of SiH 3 CH 3, SiH (CH 3) 3, and Si (CH 3) 4 as a source gas. Manufacturing method. 제 1 항에 있어서, 상기 게이트 재산화막은 30∼300Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of manufacturing a semiconductor device according to claim 1, wherein the gate reoxidation film is formed to a thickness of 30 to 300 Å. 제 1 항에 있어서, 상기 게이트 재산화공정은 400∼1000℃의 온도에서 Air, O2, O3, N2O, H2O 및 H2O2로 구성된 그룹으로부터 선택되는 어느 하나 또는 이들의 혼합 분위기에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the gate reoxidation process is carried out in any one or a mixed atmosphere selected from the group consisting of Air, O2, O3, N2O, H2O and H2O2 at a temperature of 400 ~ 1000 ℃. Method of manufacturing a semiconductor device. 제 1 항에 있어서, 상기 스페이서용 절연막을 과도식각하는 단계는, 기판에 잔류된 게이트절연막이 게이트 아래에 형성된 게이트절연막 두께보다 5∼300Å 낮은 두께를 갖도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the over-etching of the insulating film for the spacer is performed such that the gate insulating film remaining on the substrate has a thickness of 5 to 300 占 퐉 lower than the thickness of the gate insulating film formed under the gate. .
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