KR101035585B1 - Method for forming silicide layer in a semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 공정에서 자기 정렬 실리사이드(Self Align Silicide) 공정을 이용하여 실리사이드층을 형성하는 방법에 관한 것으로, 금속과 실리콘의 반응을 막기 위한 마스크층을 티타늄나이트라이드(TiN)와 같은 금속 질화물이나 금속으로 형성하여 미반응 금속과 동시에 제거가 가능하도록 함으로써 실리사이드층이 형성된 부분과 형성되지 않은 부분에서의 콘택홀의 깊이가 동일해지고, 식각 공정도 용이해진다.
The present invention relates to a method of forming a silicide layer using a self-aligned silicide process in a semiconductor device manufacturing process, wherein a mask layer for preventing a reaction between a metal and silicon is formed of titanium nitride (TiN). By forming a metal nitride or a metal so that it can be removed simultaneously with the unreacted metal, the depth of the contact hole in the portion where the silicide layer is formed and the portion where the silicide layer is not formed is the same, and the etching process is facilitated.

샐리사이드, 마스크층, 금속질화물, TiN, 실리사이드층 Salicide, Mask Layer, Metal Nitride, TiN, Silicide Layer

Description

반도체 소자의 실리사이드층 형성 방법 {Method for forming silicide layer in a semiconductor device} Method for forming silicide layer in semiconductor device             

도 1a 내지 도 1e는 종래 반도체 소자의 실리사이드층 형성 방법을 설명하기 위한 단면도.1A to 1E are cross-sectional views illustrating a silicide layer forming method of a conventional semiconductor device.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 실리사이드층 형성 방법을 설명하기 위한 단면도.2A to 2D are cross-sectional views illustrating a silicide layer forming method of a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1, 21: 실리콘 기판 2, 22: 소자분리막1, 21: silicon substrate 2, 22: device isolation film

3, 23: 게이트 산화막 4, 24: 게이트 전극3, 23: gate oxide film 4, 24: gate electrode

5, 25: 스페이서 6, 26: 접합영역5, 25: spacer 6, 26: junction region

7: 마스크 패턴 8, 28: 금속7: mask pattern 8, 28: metal

8a, 28a: 금속 실리사이드층 9, 29: 제 1 층간절연막8a and 28a: metal silicide layers 9 and 29: first interlayer insulating film

10, 30: 제 2 층간절연막 11a, 11b, 31a, 31b: 콘택홀10, 30: second interlayer insulating film 11a, 11b, 31a, 31b: contact hole

27: 마스크층
27: mask layer

본 발명은 반도체 소자의 제조 공정에 관한 것으로, 더욱 상세하게는 자기 정렬 실리사이드(Self Align Silicide) 공정을 이용하는 반도체 소자의 실리사이드층 형성 방법에 관한 것이다.
The present invention relates to a manufacturing process of a semiconductor device, and more particularly, to a method of forming a silicide layer of a semiconductor device using a self-aligned silicide process.

반도체 소자가 고집적화됨에 따라 트랜지스터를 구성하는 게이트 전극과 접합영역의 크기 및 폭이 더욱 미세하게 감소된다. 그래서 패턴의 크기 감소로 인한 소자의 전기적 특성 저하를 방지하기 위해 게이트 전극과 접합영역의 표면에 실리사이드(Silicide)층을 형성하여 저항 성분을 감소시키는데, 실리사이드층은 금속과 실리콘의 반응을 이용한 자기 정렬 실리사이드(Self Align Silicide) 즉, 샐리사이드(Salicide) 공정으로 형성한다. 그러면 샐리사이드 공정을 이용하는 종래 반도체 소자의 제조 과정을 도 1a 내지 도 1e를 통해 설명하면 다음과 같다.As the semiconductor device is highly integrated, the size and width of the gate electrode and the junction region constituting the transistor are further reduced. Therefore, in order to prevent the deterioration of the electrical characteristics of the device due to the reduction of the size of the pattern, a silicide layer is formed on the surface of the gate electrode and the junction region to reduce the resistance component. It is formed by a suicide (Self Align Silicide), that is, a salicide (Salicide) process. The manufacturing process of the conventional semiconductor device using the salicide process will now be described with reference to FIGS. 1A to 1E.

도 1a를 참조하면, 얕은 트렌치(Shallow trench) 구조의 소자분리막(2)이 형성된 실리콘 기판(1)에 웰(Well)을 형성한 다음 실리콘 기판(1) 상에 게이트 산화막(3)과 게이트 전극(4)을 형성한다. 게이트 전극(4)의 측벽에 스페이서(5)를 형성하고 게이트 전극(4) 양측의 노출된 실리콘 기판(1)에 불순물 이온을 주입하여 접합영역(6)을 형성한다.Referring to FIG. 1A, a well is formed in a silicon substrate 1 on which a device isolation film 2 having a shallow trench structure is formed, and then a gate oxide film 3 and a gate electrode are formed on the silicon substrate 1. (4) is formed. The spacer 5 is formed on the sidewall of the gate electrode 4, and the junction region 6 is formed by implanting impurity ions into the exposed silicon substrate 1 on both sides of the gate electrode 4.

도 1b를 참조하면, 샐리사이드 공정을 진행하기 위해 게이트 전극(4)과 접합영역(6)이 노출되도록 마스크 패턴(7)을 형성한 후 전체 상부면에 금속(8)을 증착 한다. 상기 마스크 패턴(7)은 실리콘 산화막이나 실리콘 질화막으로 형성한다.Referring to FIG. 1B, a mask pattern 7 is formed to expose the gate electrode 4 and the junction region 6 in order to proceed with the salicide process, and then metal 8 is deposited on the entire upper surface. The mask pattern 7 is formed of a silicon oxide film or a silicon nitride film.

도 1c를 참조하면, 금속과 실리콘의 반응에 의해 게이트 전극(4)과 접합영역(6)의 표면에 금속 실리사이드층(8a)이 형성되도록 열처리한 후 반응하지 않고 잔류된 금속을 제거한다. 이 때 마스크 패턴(7) 상에 증착된 금속(8)은 실리콘과 반응하지 않으므로 그대로 잔류된다.Referring to FIG. 1C, heat treatment is performed such that the metal silicide layer 8a is formed on the surface of the gate electrode 4 and the junction region 6 by the reaction between the metal and silicon, and then the remaining metal is removed without reaction. At this time, the metal 8 deposited on the mask pattern 7 remains as it does not react with silicon.

도 1d를 참조하면, 형성된 금속 실리사이드층(8a)의 막질을 향상시키기 위해 열처리한 후 전체 상부면에 제 1 층간절연막(9)과 제 2 층간절연막(10)을 순차적으로 형성하고 평탄화한다. 이 후 콘택홀 형성용 마스크를 이용한 사진 및 식각 공정으로 제 2 및 제 1 층간절연막(10 및 9)을 순차적으로 패터닝하여 상기 접합영역(6)이 노출되도록 콘택홀(11a 및 11b)을 형성한다.Referring to FIG. 1D, after the heat treatment is performed to improve the film quality of the formed metal silicide layer 8a, the first interlayer insulating film 9 and the second interlayer insulating film 10 are sequentially formed and planarized on the entire upper surface thereof. Thereafter, the second and first interlayer insulating films 10 and 9 are sequentially patterned by a photolithography and an etching process using a contact hole forming mask to form contact holes 11a and 11b to expose the junction regions 6. .

디자인 룰이 0.35㎛급 이상인 소자에서는 패턴 간의 간격이 어느 정도 여유 있기 때문에 층간절연막을 산화막으로만 형성해도 콘택홀이 접합영역을 벗어날 확률이 낮다. 그러나 0.35㎛급 이하의 소자에서는 패턴 간의 간격이 매우 좁아지기 때문에 층간절연막을 산화막으로만 형성할 경우 콘택홀이 접합영역을 벗어나 소자분리영역을 침범할 수 있다. 이 경우 소자분리막의 손상된 부분을 통한 누설전류가 야기되어 소자의 동작에 영향을 미치게 된다. 그래서 0.35㎛급 이하의 소자에서는 도 1d와 같이 실리콘 질화막으로 제 1 층간절연막(9)을 형성하고, 산화막으로 제 2 층간절연막(10)을 형성한다. 그리고 콘택홀 형성을 위한 식각 공정을 2 단계로 나누어 실시함으로써 소자분리막(2)의 손상이 최소화되도록 한다. In devices having a design rule of 0.35 µm or more, there is a certain gap between patterns, so that even if the interlayer insulating film is formed only of an oxide film, the contact hole is unlikely to leave the junction region. However, in devices having a class of 0.35 μm or less, the spacing between patterns becomes very narrow, so that when the interlayer insulating film is formed only of an oxide film, the contact hole may break out of the junction region and invade the device isolation region. In this case, leakage current through the damaged portion of the device isolation film is caused to affect the operation of the device. Therefore, in the element of 0.35 탆 or less, the first interlayer insulating film 9 is formed of a silicon nitride film and the second interlayer insulating film 10 is formed of an oxide film as shown in FIG. 1D. In addition, the etching process for forming the contact hole is divided into two steps to minimize damage to the device isolation layer 2.

그러나 샐리사이드 공정을 위한 마스크 패턴(7)으로 산화막을 사용할 경우 실리사이드층이 없는 부분에 형성되는 콘택홀(11b)은 잔류된 마스크 패턴(7)에 의해 "A" 부분과 같이 하부층이 완전히 노출되지 않기 때문에 전기적 접촉 불량이 발생될 수 있다. 이러한 문제점이 발생되지 않도록 하기 위해서는 층간절연막을 과도하게 식각해야 하는데, 이 경우 도 1e의 "B" 부분과 같이 접합영역(6)과 소자분리막(2)이 손실된다. However, when the oxide layer is used as the mask pattern 7 for the salicide process, the contact hole 11b formed in the portion without the silicide layer may not be completely exposed to the lower layer like the “A” portion by the remaining mask pattern 7. May cause electrical contact failure. In order to prevent such a problem from occurring, the interlayer insulating film must be excessively etched. In this case, the junction region 6 and the device isolation film 2 are lost as shown in part “B” of FIG. 1E.

또한, 샐리사이드 공정을 위한 마스크 패턴(7)으로 질화막을 사용하면 잔류된 질화막 상에 또 다른 질화막이 적층되기 때문에 실리사이드층이 형성된 부분보다 단차가 높아진다. 따라서 이를 제거하기 위한 과도 식각에 의해 소자분리막의 손실이 따르게 된다.
In addition, when the nitride film is used as the mask pattern 7 for the salicide process, another nitride film is laminated on the remaining nitride film, so that the step height is higher than the portion where the silicide layer is formed. Therefore, the loss of the device isolation layer is accompanied by the excessive etching to remove this.

따라서 본 발명은 반응 부산물과 미반응 금속을 제거하는 과정에서 동시에 제거될 수 있는 금속질화물이나 금속으로 마스크층을 형성함으로써 상기한 단점을 해소할 수 있는 반도체 소자의 실리사이드층 형성 방법을 제공하는 데 그 목적이 있다.
Accordingly, the present invention provides a method for forming a silicide layer of a semiconductor device which can solve the above-mentioned disadvantages by forming a mask layer of metal nitride or metal which can be removed simultaneously in the process of removing reaction by-products and unreacted metal. There is a purpose.

상기한 목적을 달성하기 위한 본 발명은 접합영역과 도전체 패턴이 형성된 실리콘 기판 상에 마스크층을 형성한 후 상기 접합영역 및 도전체 패턴이 노출되도록 상기 마스크층을 패터닝하는 단계와, 전체 상부면에 금속을 증착한 후 상기 금 속과 실리콘의 반응에 의해 상기 접합영역 및 도전체 패턴의 표면부에 실리사이드층이 형성되도록 열처리하는 단계와, 반응 부산물, 반응하지 않고 잔류된 금속 및 상기 마스크층을 제거하는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, a mask layer is formed on a silicon substrate on which a junction region and a conductor pattern are formed, and then the mask layer is patterned to expose the junction region and the conductor pattern. Depositing a metal on the substrate and heat treating the silicide layer to form a surface portion of the junction region and the conductor pattern by the reaction between the metal and the silicon; and a reaction by-product, the metal remaining unreacted, and the mask layer. Characterized in that it comprises a step of removing.

상기 마스크층은 상기 반응 부산물, 반응하지 않고 잔류된 금속과 동시에 제거가 가능한 물질로 형성하며, 상기 물질은 금속질화물이나 금속인 것을 특징으로 한다.The mask layer is formed of the reaction by-product, a material that can be removed simultaneously with the remaining metal without reacting, and the material is metal nitride or metal.

상기 반응 부산물, 반응하지 않고 잔류된 금속 및 마스크층은 SC-1 또는 SC-2 용액으로 제거하거나, SC-1 및 SC-2 용액을 순차적으로 사용하여 제거하는 것을 특징으로 한다.
The reaction by-products, unreacted metals and mask layers are removed by SC-1 or SC-2 solutions, or by using SC-1 and SC-2 solutions sequentially.

그러면 이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 소자의 실리사이드층 형성 방법을 상세히 설명한다.Hereinafter, a silicide layer forming method of a semiconductor device according to exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 실리사이드층 형성 방법을 설명하기 위한 단면도이다.2A to 2D are cross-sectional views illustrating a silicide layer forming method of a semiconductor device according to the present invention.

도 2a를 참조하면, 얕은 트렌치 구조의 소자분리막(22)이 형성된 실리콘 기판(21)에 웰을 형성한 다음 실리콘 기판(21) 상에 게이트 산화막(23)과 게이트 전극(24)을 형성한다. 게이트 전극(24)의 측벽에 스페이서(25)를 형성하고 게이트 전극(24) 양측의 노출된 실리콘 기판(21)에 불순물 이온을 주입하여 접합영역(26)을 형성한다.Referring to FIG. 2A, a well is formed in a silicon substrate 21 on which a device isolation film 22 having a shallow trench structure is formed, and then a gate oxide film 23 and a gate electrode 24 are formed on the silicon substrate 21. The spacer 25 is formed on the sidewall of the gate electrode 24, and impurity ions are implanted into the exposed silicon substrate 21 on both sides of the gate electrode 24 to form the junction region 26.

도 2b를 참조하면, 샐리사이드 공정을 진행하기 위해 전체 상부면에 마스크 층(27)을 형성한 후 실리사이드층이 형성될 부분 즉, 게이트 전극(24)과 접합영역(26)이 노출되도록 마스크층(27)을 패터닝한다. 이 후 HF 계열의 용액을 이용하여 노출된 표면에 성장된 자연산화막을 제거하고 전체 상부면에 코발트(Co), 티타늄(Ti) 등과 같은 금속(28)을 증착한다.Referring to FIG. 2B, after the mask layer 27 is formed on the entire upper surface to proceed with the salicide process, the mask layer is exposed to expose the portion where the silicide layer is to be formed, that is, the gate electrode 24 and the junction region 26. Pattern (27). Thereafter, a natural oxide film grown on the exposed surface is removed using a HF-based solution, and a metal 28 such as cobalt (Co) and titanium (Ti) is deposited on the entire upper surface.

상기 마스크층(27)은 화학기상증착(CVD) 또는 스퍼터링(Sputtering) 방법으로 티타늄 나이트라이드(TiN)와 같은 금속질화물이나 금속을 10 내지 500Å의 두께로 증착하여 형성한다.The mask layer 27 is formed by depositing a metal nitride or metal such as titanium nitride (TiN) to a thickness of 10 to 500 kPa by chemical vapor deposition (CVD) or sputtering.

도 2c를 참조하면, 열처리를 실시하여 게이트 전극(24)과 접합영역(26)의 표면에 금속 실리사이드층(28a)이 형성되도록 한다. 이 때 마스크층(27)이 없는 부분에는 금속(28)과 실리콘의 반응에 의해 금속 실리사이드층(28a)이 형성되지만, 마스크층(27)이 잔류된 부분에서는 반응이 일어나지 않으므로 금속(28)이 그대로 잔류된다. 따라서 반응 부산물, 반응하지 않고 잔류된 금속(28) 및 마스크층(27)을 제거한다.Referring to FIG. 2C, the metal silicide layer 28a is formed on the surface of the gate electrode 24 and the junction region 26 by performing heat treatment. At this time, the metal silicide layer 28a is formed in the portion where the mask layer 27 is not formed by the reaction of the metal 28 and silicon. However, since the reaction does not occur in the portion where the mask layer 27 remains, the metal 28 is formed. It remains as it is. Thus, reaction by-products, unreacted metals 28 and mask layer 27 are removed.

상기 반응 부산물, 반응하지 않고 잔류된 금속(28)은 암모니아수(NH4OH)와 과산화수소수(H2O2)의 혼합 용액인 SC-1(Standard Cleaning-1) 또는 염산(HCl)과 과산화수소수(H2O2)의 혼합 용액인 SC-2(Standard Cleaning-2) 용액이나, SC-1 및 SC-2 용액을 순서에 관계없이 순차적으로 이용하면 제거할 수 있다. 또한, 상기 마스크층(27)으로 사용된 티타늄나이트라이드(TiN)는 암모니아수(NH4OH)가 포함된 용액 즉, SC-1 또는 SC-2 용액을 이용한 습식이나 건식 식각으로 제거할 수 있다. 따라 서 마스크층(27)으로 티타늄나이트라이드(TiN) 박막을 이용하면 SC-1 또는(및) SC-2 용액을 순서에 관계없이 순차적으로 이용하여 반응 부산물, 반응하지 않고 잔류된 금속(28) 및 마스크층(27)을 한번의 공정으로 제거할 수 있다.The reaction by-product, the metal remaining without reaction (28) is SC-1 (Standard Cleaning-1) or hydrochloric acid (HCl) and hydrogen peroxide solution which is a mixed solution of aqueous ammonia (NH 4 OH) and hydrogen peroxide (H 2 O 2 ) It can be removed by using SC-2 (Standard Cleaning-2) solution, which is a mixed solution of (H 2 O 2 ), or SC-1 and SC-2 solutions sequentially in any order. In addition, titanium nitride (TiN) used as the mask layer 27 may be removed by wet or dry etching using a solution containing ammonia water (NH 4 OH), that is, an SC-1 or SC-2 solution. Therefore, when the titanium nitride (TiN) thin film is used as the mask layer 27, the reaction by-products, the unreacted metals (28), and the like are sequentially used in any order using SC-1 or (and) SC-2 solutions. And the mask layer 27 can be removed in one step.

도 2d를 참조하면, 형성된 금속 실리사이드층(28a)의 막질을 향상시키기 위해 반응 부산물, 반응하지 않고 잔류된 금속(28) 및 마스크층(27)을 동시에 제거한 후 전체 상부면에 제 1 층간절연막(29)과 제 2 층간절연막(30)을 순차적으로 형성하고 평탄화한다. 콘택홀 형성용 마스크를 이용한 사진 및 식각 공정으로 제 2 및 제 1 층간절연막(30 및 29)을 순차적으로 패터닝하여 콘택홀(31a 및 31b)을 형성한다. Referring to FIG. 2D, the reaction by-products, the unreacted metals 28 and the mask layer 27 are simultaneously removed to improve the film quality of the formed metal silicide layer 28a, and then the first interlayer insulating film ( 29) and the second interlayer insulating film 30 are sequentially formed and planarized. The contact holes 31a and 31b are formed by sequentially patterning the second and first interlayer insulating films 30 and 29 by a photolithography and an etching process using a contact hole forming mask.

본 발명은 금속과 실리콘의 반응을 막기 위한 마스크층(27)을 금속질화물이나 금속으로 형성함으로써 미반응 금속과 동시에 제거가 가능하도록 한다. 따라서 실리사이드층이 형성된 부분과 형성되지 않은 부분에서의 콘택홀(31a 및 31b)의 깊이가 동일해지고, 식각 공정도 용이해진다. 또한, 상기 마스크층(27)으로 사용되는 티타늄 나이트라이드(TiN)는 HF 계열의 용액에서는 거의 식각되지 않으므로 자연산화막을 제거하는 과정에서 손실이 발생되지 않으며, 두께를 얇게 형성할 수도 있다.
According to the present invention, the mask layer 27 for preventing the reaction between the metal and the silicon is formed of metal nitride or metal so that it can be simultaneously removed with the unreacted metal. Therefore, the depths of the contact holes 31a and 31b in the portion where the silicide layer is formed and the portion where the silicide layer is not formed are the same, and the etching process is easy. In addition, since titanium nitride (TiN) used as the mask layer 27 is hardly etched in the HF-based solution, no loss occurs in the process of removing the natural oxide layer, and the thickness may be reduced.

상술한 바와 같이 본 발명은 금속과 실리콘의 반응을 막기 위한 마스크층을 티타늄나이트라이드(TiN)와 같은 금속질화물이나 금속으로 형성하여 미반응 금속과 동시에 제거가 가능하도록 함으로써 실리사이드층이 형성된 부분과 형성되지 않은 부분에서 동일한 깊이의 콘택홀이 형성될 수 있으며 식각 공정도 용이해진다.
As described above, the present invention forms a mask layer for preventing the reaction between the metal and silicon by forming a metal nitride or metal such as titanium nitride (TiN) to be removed at the same time as the unreacted metal, thereby forming a portion with the silicide layer formed thereon. Contact holes of the same depth may be formed in the portion that is not, and the etching process is facilitated.

Claims (7)

접합영역과 도전체 패턴이 형성된 실리콘 기판상에 마스크 층을 형성하는 단계;Forming a mask layer on the silicon substrate on which the junction region and the conductor pattern are formed; 실리사이드 층이 형성될 영역이 노출되도록 상기 마스크 층을 패터닝하는 단계;Patterning the mask layer to expose a region where a silicide layer is to be formed; 전체 상부면에 금속을 증착한 후 상기 금속과 실리콘의 반응에 의해 접합영역 및 도전체 패턴의 표면부에 실리사이드층이 형성되도록 열처리하는 단계;및Depositing a metal on the entire upper surface and heat-treating the silicide layer to form a surface portion of the junction region and the conductor pattern by reaction of the metal and silicon; and 반응 부산물, 반응하지 않고 잔류된 금속 및 상기 마스크층을 동시에 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드층 형성 방법.And simultaneously removing the reaction by-products, the metals remaining unreacted, and the mask layer. 제 1 항에 있어서, 상기 마스크층은 상기 반응 부산물, 반응하지 않고 잔류된 금속과 동시에 제거가 가능한 물질로 형성하는 것을 특징으로 하는 반도체 소자의 실리사이드층 형성 방법.The method of claim 1, wherein the mask layer is formed of a material that can be removed simultaneously with the reaction by-products and metals that remain unreacted. 제 2 항에 있어서, 상기 물질은 금속질화물이나 금속인 것을 특징으로 하는 반도체 소자의 실리사이드층 형성 방법.The method of claim 2, wherein the material is a metal nitride or a metal. 제 3 항에 있어서, 상기 금속질화물은 티타늄나이트라이드(TiN)인 것을 특징 으로 하는 반도체 소자의 실리사이드층 형성 방법.The method of claim 3, wherein the metal nitride is titanium nitride (TiN). 제 1 항에 있어서, 상기 반응 부산물, 반응하지 않고 잔류된 금속 및 마스크층은 SC-1 또는 SC-2 용액으로 제거하거나, SC-1 및 SC-2 용액을 순차적으로 사용하여 제거하는 것을 특징으로 하는 반도체 소자의 실리사이드층 형성 방법.The method of claim 1, wherein the reaction by-products, unreacted metals and mask layers are removed with SC-1 or SC-2 solution, or sequentially removed using SC-1 and SC-2 solutions. A silicide layer forming method of a semiconductor device. 제 1 항에 있어서, The method of claim 1, 상기 동시에 제거하는 단계 후 전체 상부면에 제 1 층간절연막과 제 2 층간절연막을 순차적으로 형성하고 평탄화하는 단계;및Sequentially forming and planarizing a first interlayer dielectric layer and a second interlayer dielectric layer on the entire upper surface after the simultaneous removing; and 상기 제 2 및 제 1 층간절연막을 순차적으로 패터닝하여 콘택홀을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드층 형성 방법.And forming a contact hole by sequentially patterning the second and first interlayer insulating layers. 제 1 항에 있어서, The method of claim 1, 상기 패터닝하는 단계는,The patterning step, 상기 마스크층이 실리콘 기판상에 상기 실리사이드 층이 형성되지 않는 영역에 형성되도록 상기 마스크층을 패터닝하여 상기 실리사이드 층 형성 영역을 노출하는 것을 특징으로 하는 반도체 소자의 실리사이드층 형성 방법.And patterning the mask layer so that the mask layer is formed in a region where the silicide layer is not formed on a silicon substrate to expose the silicide layer formation region.
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