KR20070030468A - 반도체 모스 트랜지스터와 그 제조 방법 - Google Patents
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Abstract
반도체 모스 트랜지스터와 그 제조 방법에 관한 것으로써, 그 표면 아래에 부분적으로 형성되고, 불순물이 도핑된 소스/드레인과 상기 소스/드레인 사이에 위치하는 채널 영역을 갖는 반도체 기판을 포함한다. 그리고, 상기 반도체 기판의 채널 영역 상부에 순차적으로 형성되는 게이트 절연막, 버퍼막 및 게이트 도전막을 구비하는 게이트 패턴을 포함한다. 상기 게이트 절연막은 금속 산화물 또는 금속 실리게이트를 포함하고, 상기 게이트 도전막은 폴리 실리콘 또는 금속을 포함한다. 아울러, 상기 버퍼막은 그 상부 표면 및/또는 하부 표면에 질화 처리가 이루어진 실리콘 질화물을 포함한다. 그러므로, 상기 게이트 절연막과 상기 게이트 도전막 사이에 상기 버퍼막을 개재시킴으로써 상기 게이트 절연막과 상기 게이트 도전막이 서로 반응하는 것을 충분하게 방지할 수 있다.
Description
도 1은 본 발명의 일 실시예에 따른 반도체 모스 트랜지스터를 나타내는 개략적인 단면도이다.
도 2a 내지 도 2d는 도 1의 반도체 모스 트랜지스터를 제조하는 방법을 나타내는 개략적인 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 소자 분리막
20 : 게이트 패턴 21 : 게이트 절연막
23 : 버퍼막 25 : 게이트 도전막
30a, 30b : 소스/드레인 40 : 채널 영역
100 : 반도체 모스 트랜지스터
본 발명은 반도체 모스 트랜지스터와 그 제조 방법에 관한 것으로써, 보다 상세하게는 금속 산화물 또는 금속 실리게이트의 게이트 절연막과 폴리 실리콘 또 는 금속의 게이트 도전막을 포함하는 반도체 모스 트랜지스터와 그 제조 방법에 관한 것이다.
고집직화를 요구하는 최근의 반도체 장치의 제조에서는 반도체 모스 트랜지스터의 게이트 절연막으로서 얇은 등가 산화막 두께(EOT : equivalent oxide thickness)를 유지하면서도 게이트 도전막과 채널 영역 사이에서 빈번하게 발생하는 누설 전류를 충분하게 줄일 수 있는 금속 산화물 등과 같은 고유전율(high-k dielectric) 물질을 주로 사용한다. 상기 고유전율 물질인 금속 산화물의 예로서는 하프늄 산화물, 티타늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 탄탈륨 산화물 등을 들 수 있다.
그리고, 상기 금속 산화물의 게이트 절연막은 주로 화학기상증착, 원자층 적층 등을 수행하여 형성한다. 그러나, 상기 금속 산화물의 게이트 절연막은 비교적 낮은 온도에서도 결정화가 진행되고, 그 결과 누설 전류의 급격한 증가를 초래하여 반도체 장치의 전기적 신뢰도에 영향을 끼친다. 예를 들면, 하프늄 산화물의 경우에는 약 300℃에서 결정화가 진행된다. 더불어, 상기 금속 산화물의 게이트 절연막 상에 폴리 실리콘을 포함하는 게이트 도전막을 형성할 경우에는 보론(B) 등과 같은 불순물의 확산으로 인하여 채널 영역에서의 전자의 이동성이 저하되는 결과를 초래한다.
이에 따라, 최근에는 상기 금속 산화물에 실리콘을 첨가한 금속 실리게이트(metal silicate)를 상기 게이트 절연막으로 적용하기 위한 연구가 진행 중에 있다. 또한, 보론, 포스포러스(P) 등과 같은 불순물의 확산을 줄이기 위하여 상기 금 속 실리게이트에 질화물을 첨가한 물질을 상기 게이트 절연막으로 적용하기 위한 연구도 진행 중에 있다.
그러나, 상기 금속 산화물, 금속 실리게이트 등을 포함하는 게이트 절연막 상에 폴리 실리콘 물질을 포함하는 게이트 도전막을 형성하면 후속 공정을 수행하는 도중에 상기 금속 산화물, 금속 실리게이트 등과 상기 폴리 실리콘 물질이 반응하여 상기 게이트 절연막과 상기 게이트 도전막의 계면에 실리콘 산화물이 빈번하게 생성된다. 이와 같이, 상기 게이트 절연막과 상기 게이트 도전막의 계면에 상기 실리콘 산화물이 생성되면 페르미 준위의 피닝(Fermi level pinning) 현상이 발생하고, 그 결과 불순물(dopant)의 거동이 방해를 받아 문턱 전압의 비례 함수로 나타나는 플랫밴드 전압(flatband voltage : Vfb)을 용이하게 조절하지 못하는 문제점이 발생한다.
이에 따라, 최근에는 상기 금속 산화물, 금속 실리게이트 등을 포함하는 게이트 절연막과 폴리 실리콘 물질을 포함하는 게이트 도전막 사이에 실리콘 질화물, 알루미늄 질화물 등을 포함하는 버퍼막을 개재시키는 방법이 개발되고 있다. 특히, 상기 버퍼막을 개재시키는 방법에 대한 예는 대한민국 공개특허 2005-20635호 등에 개시되어 있다.
그러나, 상기 실리콘 질화물, 알루미늄 질화물 등을 포함하는 버퍼막을 개재시킬 경우에도 상기 실리콘 질화물, 알루미늄 질화물 등이 상기 폴리 실리콘 물질과 반응하여 상기 버퍼막과 상기 게이트 도전막의 계면에 질화 반응물이 생성된다. 이와 같이, 상기 버퍼막과 상기 게이트 도전막의 계면에 질화 반응물이 생성될 경우에는 상기 게이트 도전막의 저항을 크게 증가시키는 결과를 초래한다.
본 발명의 제1 목적은 게이트 절연막과 게이트 도전막이 서로 반응하는 것을 충분하게 줄일 수 있는 반도체 모스 트랜지스터를 제공하는데 있다.
본 발명의 제2 목적은 상기 반도체 모스 트랜지스터를 용이하게 제조하는 방법을 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 반도체 모스 트랜지서트는 그 표면 아래에 부분적으로 형성되고, 불순물이 도핑된 소스/드레인과 상기 소스/드레인 사이에 위치하는 채널 영역을 갖는 반도체 기판을 포함한다. 그리고, 상기 반도체 기판의 채널 영역 상부에 순차적으로 형성되는 게이트 절연막, 버퍼막 및 게이트 도전막을 구비하는 게이트 패턴을 포함한다.
상기 게이트 절연막은 금속 산화물 또는 금속 실리게이트를 포함하고, 상기 게이트 도전막은 폴리 실리콘 또는 금속을 포함한다. 아울러, 상기 버퍼막은 그 상부 표면 및/또는 하부 표면에 질화 처리가 이루어진 실리콘 질화물을 포함한다.
그러므로, 본 발명에서는 상기 게이트 절연막과 상기 게이트 도전막 사이에 상기 버퍼막을 개재시킴으로써 상기 게이트 절연막과 상기 게이트 도전막이 서로 반응하는 것을 충분하게 방지할 수 있다.
상기 제2 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 반도체 모스 트랜지스터의 제조 방법은 반도체 기판 상에 금속 산화물 또는 금속 실리케이트를 포함하는 제1 박막을 형성한다. 그리고, 상기 제1 박막 상에 실리콘 질화물을 포함하면서 그 상부 표면 및/또는 하부 표면에 질화 처리가 이루어지고, 상기 제1 박막과 그 상부에 형성되는 제3 박막이 서로 반응하는 것을 방지하기 위한 제2 박막을 형성한다. 이어서, 상기 제2 박막 상에 폴리 실리콘 또는 금속을 포함하는 제3 박막을 형성한 후, 상기 제3 박막, 제2 박막 및 제1 박막을 패터닝한다. 그 결과, 상기 반도체 기판의 상부에는 상기 제1 박막의 게이트 절연막, 상기 제2 박막의 버퍼막 및 상기 제3 박막의 게이트 도전막을 포함하는 게이트 패턴이 형성된다.
이어서, 상기 게이트 패턴과 인접하는 반도체 기판의 표면 아래에 불순물을 도핑하여 소스/드레인을 형성한다. 아울러, 상기 소스/드레인을 형성함으로써 상기 소스/드레인 사이에는 채널 영역이 위치하게 된다.
여기서, 상기 질화 처리는 600 내지 1,000℃의 온도에서 N2, NH3, N2O, NO, NO2 등을 사용하는 열처리를 수행하거나, 300 내지 1,000℃의 온도에서 N2, NH3, N2O, NO, NO2 등을 사용하는 플라즈마 처리를 수행하는 것이 바람직하다.
이와 같이, 본 발명에서는 상기 금속 산화물, 금속 실리게이트 등을 포함하는 게이트 절연막과 상기 폴리 실리콘, 금속 등을 포함하는 게이트 도전막 사이에 그 상부 또는 하부에 질화 처리가 이루어진 실리콘 질화물을 포함하는 버퍼막을 개재시킨다.
그러므로, 본 발명의 반도체 모스 트랜지스터는 상기 게이트 절연과 게이트 도전막이 반응하는 것을 충분하게 감소시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 박막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 박막이 다른 박막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 박막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3 박막이 개재될 수도 있다.
반도체 모스 트랜지스터
도 1은 본 발명의 일 실시예에 따른 반도체 모스 트랜지스터를 나타내는 개략적인 단면도이다.
도 1을 참조하면, 본 발명의 반도체 모스 트랜지스터(100)는 반도체 기판(10)에 형성되는 게이트 패턴(20), 소스/드레인(30a, 30b) 및 채널 영역(40)을 포함한다.
상기 반도체 기판(10)의 예로서는 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator : SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator : GOI) 기판, 실리콘-게르마늄 기판, 선택적 에피택시얼 성장(selective epitaxial growth : SEG)을 수행하여 획득한 에피택시얼 박막 등을 들 수 있다. 본 발명의 실시예에서는 통상적으로 사용하는 실리콘 기판을 상기 반도체 기판(10)으로서 선택한다. 그리고, 다른 실시예로서, 상기 반도체 모스 트랜지스터(100)가 수직으로 적층되는 스택 타입을 가질 경우에는 상기 반도체 기판(10)으로서 상기 선택적 에피택시얼 성장을 수행하여 획득하는 에피택시얼 박막을 사용할 수도 있다.
상기 반도체 모스 트랜지스터(100)가 엔모스 타입일 경우에는 상기 반도체 기판(10)에 저농도의 p형 불순물이 도핑된 p형 웰(도시되지 않음)이 형성되는 것이 바람직하고, 피모스 타입일 경우에는 상기 반도체 기판(10)에 저농도의 n형 불순물이 도핑된 n형 웰(도시되지 않음)이 형성되는 것이 바람직하다. 상기 p형 불순물의 예로서는 보론 등을 들 수 있고, 상기 n형 불순물의 예로서는 포스포러스, 아르제닉(As) 등을 들 수 있다.
그리고, 상기 반도체 기판(10)에는 액티브 영역과 필드 영역을 한정하기 위한 소자 분리막(12)이 형성된다. 상기 소자 분리막(12)의 예로서는 필드 산화막, 트렌치 소자 분리막 등을 들 수 있다. 특히, 본 발명의 실시예에서는 상기 소자 분리막(12)으로서 상기 필드 산화막에 비해 집적도 관점에서 보다 유리한 트렌치 소자 분리막을 선택한다.
또한, 상기 반도체 기판(10)의 표면 아래에는 불순물이 도핑된 영역인 소스/드레인(30a, 30b)이 형성된다. 특히, 상기 소스/드레인(30a, 30b)은 상기 반도체 기판(10) 상부에 위치하는 게이트 패턴(20)과 인접하는 반도체 기판(10)의 표면 아 래에 형성된다. 아울러, 상기 소스/드레인(30a, 30b)의 형성을 위한 불순물은 주로 이온 주입을 수행하여 상기 반도체 기판(10)에 도핑시키는 것이 바람직하다. 여기서, 상기 반도체 모스 트랜지스터(100)가 엔모스 타입일 경우에는 전하 캐리어로서 자유 전자를 사용한다. 그러므로, 상기 반도체 기판(10)의 표면 아래에 부분적으로 상기 자유 전자의 생성이 가능한 포스포러스, 아르제닉 등과 같은 n형 불순물이 도핑된 소스/드레인(30a, 30b)을 형성한다. 그리고, 상기 반도체 모스 트랜지스터(100)가 피모스 타입일 경우에는 전하 캐리어로서 전공(정공)을 사용한다. 그러므로, 상기 반도체 기판(10)의 표면 아래에 부분적으로 상기 전공의 생성이 가능한 보론 등과 같은 p형 불순물이 도핑된 소스/드레인(30a, 30b)을 형성한다.
이와 같이, 상기 반도체 기판(10)의 표면 아래에 상기 소스/드레인(30a, 30b)을 형성함으로써 상기 소스/드레인(30a, 30b) 사이에는 채널 영역(40)이 위치하게 된다.
그리고, 상기 게이트 패턴(20)은 상기 반도체 기판(10)의 채널 영역(40) 상부에 위치한다. 아울러, 상기 게이트 패턴(20)은 게이트 절연막(21), 버퍼막(23) 및 게이트 도전막(25)을 포함한다.
상기 게이트 절연막(21)은 상기 채널 영역(40)과 게이트 도전막(25) 사이에 개재되는 것으로서, 누설 전류의 발생없이 상기 채널 영역(40)과 게이트 도전막(25) 사이를 충분하게 절연시켜야 한다. 그리므로, 상기 게이트 절연막(21)은 전술한 바와 같이 얇은 등가 산화막 두께를 가짐에도 불구하고 누설 전류를 충분하게 줄일 수 있는 금속 산화물, 금속 실리게이트를 포함하는 것이 바람직하다.
상기 게이트 절연막(21)으로 사용하기 위한 금속 산화물의 예로서는 하프늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 알루미늄 산화물, 티타늄 산화물 등을 들 수 있다. 이들은 단독으로 사용하거나 둘 이상을 혼합하여 사용할 수 있다. 그리고, 상기 게이트 절연막(21)으로 사용하기 위한 금속 실리게이트의 예로서는 하프늄 실리콘 산화물, 지르코늄 실리콘 산화물, 탄탈륨 실리콘 산화물, 알루미늄 실리콘 산화물, 티타늄 실리콘 산화물 등을 들 수 있다. 이들 또한 단독으로 사용하거나 둘 이상을 혼합하여 사용할 수 있다.
또한, 상기 금속 산화물, 금속 실리게이트 등을 포함하는 게이트 절연막(21)은 화학기상증착, 스퍼터링, 원자층 적층 등을 수행하여 형성하는 것이 바람직하다. 그러나, 고집적화의 관점에서는 상기 원자층 적층을 수행하여 상기 게이트 절연막(21)을 형성하는 것이 바람직하다. 아울러, 상기 게이트 절연막(21)은 약 20Å 이하의 등가 산화막 두께를 갖도록 형성하는 것이 바람직하다.
상기 버퍼막(23)은 상기 게이트 절연막(21)과 게이트 도전막(25) 사이에 개재되는 것으로서, 상기 게이트 절연막(21)과 게이트 도전막(25)이 서로 반응하는 것을 저지해야 한다. 특히, 상기 게이트 절연막(21)이 금속 산화물, 금속 실리게이트 등을 포함하고, 상기 게이트 도전막(25)이 폴리 실리콘을 포함할 경우에는 본 발명의 실시예서와 같이 상기 버퍼막(23)을 개재시키는 것이 바람직하다.
그리고, 상기 버퍼막(23)은 상기 게이트 절연막(21)의 금속 산화물, 금속 실리게이트 등과 상기 게이트 도전막(25)의 폴리 실리콘이 반응하는 것을 저지해야 하기 때문에 실리콘 질화물을 포함하면서 그 상부 표면 또는 하부 표면에 질화 처 리가 이루어진 것이 바람직하다. 특히, 상기 하부 표면에 질화 처리가 이루어지는 경우에는 상기 게이트 절연막(21)을 형성한 후, 상기 게이트 절연막(23)의 상부 표면을 질화 처리하는 것으로 이해하는 것이 적절하다.
특히, 상기 질화 처리는 600 내지 1,000℃의 온도에서 N2, NH3, N2O, NO, NO2 등을 사용하는 열처리를 수행하거나, 300 내지 1,000℃의 온도에서 N2, NH3, N2O, NO, NO2 등을 사용하는 플라즈마 처리를 수행하는 것이 바람직하다.
아울러, 상기 버퍼막(23)은 원자층 적층 등을 수행하여 형성하는 것이 바람직하고, 약 5 내지 50Å의 두께를 갖도록 형성하는 것이 바람직하다.
상기 게이트 도전막(25)은 후속되는 공정을 수행할 때 직접적으로 노출되는 부분이기 때문에 전기적 성능 뿐만 아니라 외부에서 가해지는 스트레스를 용이하게 흡수하고, 내산화성을 가져야 한다. 그러므로, 상기 게이트 도전막(25)은 저항이 크지 않으면서도 물성적으로 안정성이 우수한 폴리 실리콘, 금속 등을 포함하는 것이 바람직하다.
아울러, 상기 폴리 실리콘을 포함하는 게이트 도전막(25)은 화학기상증착, 스퍼터링 등을 수행하여 형성하는 것이 바람직하다. 특히, 상기 폴리 실리콘의 게이트 도전막(25)은 실란의 열분해를 이용하는 저압화학기상증착을 수행하여 형성하는 것이 보다 바람직하다. 그리고, 상기 게이트 도전막(25)은 약 800 내지 1,500Å의 두께를 갖도록 형성하는 것이 바람직하다.
이와 같이, 본 발명의 실시예에 따른 반도체 모스 트랜지스터(100)는 소스/ 드레인(30a, 30b) 사이에 위치하는 반도체 기판(10)의 채널 영역(40) 상부에 금속 산화물, 금속 실리게이트 등을 포함하는 게이트 절연막(21)과, 그 상부 및/또는 하부 표면에 질화 처리가 이루어진 실리콘 지로하물을 포함하는 버퍼막(23) 및 폴리 실리콘, 금속 등을 포함하는 게이트 도전막(25)을 구비한 게이트 패턴(20)을 포함한다.
여기서, 상기 반도체 모스 트랜지스터(100)는 게이트 절연막(21)으로서 얇은 등가 산화막 두께와 안정적인 누설 전류 특성의 구현이 가능한 금속 산화물, 금속 실리게이트 등을 포함하고, 게이트 도전막 패턴(25)으로서 집적도의 용이성과 물성적 안정성이 우수한 폴리 실리콘을 포함한다. 그러므로, 본 발명에 의해 구현되는 반도체 모스 트랜지스터(100)는 우수한 전기적 특성과 함께 고집적화의 제공이 가능하다.
아울러, 상기 반도체 모스 트랜지스터(100)는 상기 게이트 절연막(21)과 게이트 도전막(25) 사이에 버퍼막(23)으로서 게이트 절연막(21)과 게이트 도전막(25)이 서로 반응하는 것을 충분하게 감소시키고, 저지할 수 있다. 그러므로, 본 발명에 의해 구현되는 반도체 모스 트랜지스터(100)는 페르미 준위의 피닝 현상을 충분하게 줄일 수 있기 때문에 보다 우수한 전기적 특성의 제공이 가능하다.
반도체 모스 트랜지스터의 제조 방법
이하, 언급한 본 발명의 반도체 모스 트랜지스터의 제조 방법에 대하여 설명하기로 한다.
도 2a 내지 도 2d는 도 1의 반도체 모스 트랜지스터를 제조하는 방법을 나타내는 개략적인 단면도들이다.
도 2a를 참조하면, 상기 반도체 기판(10)에 소자 분리막(12)으로서 트렌치 소자 분리막을 형성하여 액티브 영역과 필드 영역을 한정한다. 상기 트렌치 소자 분리막은 형성하는 것은 언급한 바와 같이 집적도 측면을 고려하기 때문이다.
구체적으로, 상기 반도체 기판(10) 상에 패드 산화막과 패드 질화막을 형성한 후, 패터닝을 수행하여 상기 반도체 기판(10)의 표면을 부분적으로 노출시키는 패드 산화막 패턴과 패드 질화막 패턴을 형성한다. 이어서, 상기 패드 산화막 패턴과 패드 질화막 패턴을 마스크로 사용하는 식각을 수행하여 상기 반도체 기판(10)에 트렌치를 형성한다. 계속해서, 상기 트렌치를 형성할 때 상기 반도체 기판(10)에 가해진 손상 등을 보상하기 위한 공정을 수행한다. 이어서, 상기 트렌치가 형성된 결과물 상에 매립 특성이 우수한 산화물의 박막을 형성한다. 그 결과, 상기 트렌치 내에도 상기 박막이 충분하게 매립된다. 여기서, 상기 산화물의 박막은 주로 플라즈마 증대 화학기상증착(PECVD)을 수행하여 형성한다. 계속해서, 상기 패드 질화막 패턴의 표면이 노출될 때까지 상기 산화물의 박막을 제거한다. 상기 산화물의 박막은 주로 화학기계적 연마를 수행하여 제거한다. 이어서, 상기 패드 질화막 패턴과 패드 산화막 패턴을 제거한다. 상기 패드 질화막 패턴과 패드 산화막 패턴은 주로 인산을 사용하는 식각 공정을 수행하여 제거한다. 그 결과, 상기 반도체 기판(10)의 트렌치에만 소자 분리막(12)으로서 상기 산화물이 박막이 매립된 트렌치 소자 분리막이 형성된다.
이어서, 상기 소자 분리막(12)을 갖는 반도체 기판(10) 상에 제1 박막(21a)을 형성한다. 상기 제1 박막(21a)은 언급한 게이트 패턴의 게이트 절연막으로 형성하기 위한 것이다. 그러므로, 상기 제1 박막(21a)은 금속 산화물, 금속 실리게이트 등을 포함하는 것이 바람직하고, 약 20Å 이하의 등가 산화막 두께를 갖는 것이 바람직하다. 아울러, 상기 제1 박막(21a)은 화학기상증착, 스퍼터링, 원자층 적층 등을 수행하여 형성하는 것이 바람직하고, 집적화 측면을 고려할 경우에는 상기 원자층 적층을 수행하여 형성하는 것이 보다 바람직하다.
이하, 상기 원자층 적층을 수행하여 상기 금속 산화물을 포함하는 제1 박막(21a)을 형성하는 방법은 다음과 같다.
먼저, 챔버 내부의 온도와 압력 각각을 약 200 내지 500℃의 온도와 약 0.3 내지 3.0 tOrr의 압력으로 조절한 상태에서 상기 챔버 내부에 위치시킨 상기 반도체 기판(10) 상부로 금속 전구체를 포함하는 반응 물질을 제공한다. 이때, 상기 반응 물질은 약 0.5 내지 3초 동안 상기 반도체 기판(10)의 상부로 제공한다. 이와 같이, 상기 반도체 기판(10)의 상부로 상기 반응 물질을 제공함으로서 상기 반응 물질의 제1 부분이 상기 반도체 기판(10) 상에 화학 흡착한다. 그리고, 상기 반응 물질의 제1 부분을 제외한 제2 부분은 상기 반도체 기판(10) 상에 화학 흡착된 제1 부분에 물리 흡착되거나 상기 챔버 내부에 표류한다.
이어서, 상기 아르곤 가스와 같은 퍼지 가스를 챔버 내부로 제공한다. 이때, 상기 퍼지 가스는 약 0.5 내지 20초 동안 제공한다. 이와 같이, 상기 퍼지 가스를 제공함으로서 상기 챔버 내에 표류하거나 상기 반응 물질의 제1 부분에 물리 흡착 된 제2 부분은 제거된다. 그 결과, 상기 반도체 기판(10) 상에는 상기 화학 흡착된 반응 물질의 제1 부분인 금속 전구체 분자들이 남는다.
계속해서, 상기 챔버 내부로 약 1 내지 7초 동안 산화제를 제공한다. 그 결과, 상기 반도체 기판(10) 상에 화학 흡착된 반응 물질의 제1 부분인 금속 전구체 분자들과 상기 산화제가 화학적으로 반응하여 상기 금속 전구체 분자들을 산화시킨다.
이어서, 상기 챔버 내부로 언급한 바와 동일하게 상기 퍼지 가스를 제공한다. 그 결과, 화학적으로 반응하지 않은 상기 산화제가 제거됨으로써 상기 반도체 기판(10) 상에는 금속 산화물을 포함하는 고체 물질이 형성된다.
그리고, 언급한 반응 물질의 제공, 퍼지 가스의 제공, 산화제의 제공 및 퍼지 가스의 제공을 적어도 1회 반복하여 수행한다. 그러면, 상기 반도체 기판(10) 상에는 상기 금속 산화물을 포함하는 고체 물질들로 이루어지는 상기 제1 박막(21a)이 형성된다.
아울러, 본 발명의 실시예에서는 상기 반도체 기판(10) 상에 제1 박막(21a)을 형성하는 방법에 대하여 설명하고 있지만, 다른 실시예에서는 상기 반도체 기판(10) 상에 얇은 실리콘 산화물을 포함하는 박막(도시되지 않음)을 형성한 후, 상기 실리콘 산화물을 포함하는 박막 상에 제1 박막(21a)을 형성할 수도 있다. 이는, 상기 반도체 기판(10)과 상기 제1 박막(21a) 사이에서의 계면 특성을 향상시키기 위함이다.
그리고, 본 발명의 실시예에서는 상기 제1 박막을 형성한 후, 상기 제1 박막 의 상부 표면을 질화 처리할 수 있다. 이때, 상기 질화 처리는, 언급한 바와 같이, 600 내지 1,000℃의 온도에서 N2, NH3, N2O, NO, NO2 등을 사용하는 열처리를 수행하거나, 300 내지 1,000℃의 온도에서 N2, NH3, N2O, NO, NO2 등을 사용하는 플라즈마 처리를 수행하는 것이 바람직하다.
도 2b를 참조하면, 상기 제1 박막(21a) 상에 제2 박막(23a)을 형성한다. 상기 제2 박막(23a)은 언급한 버퍼막으로 형성하기 위한 것이다. 그러므로, 상기 제2 박막(23a)은 실리콘 질화물을 포함하는 것이 바람직하고, 약 5 내지 50Å의 두께를 갖도록 형성하는 것이 바람직하다. 아울러, 상기 실리콘 질화물의 제2 박막(23a)은 원자층 적층을 수행하여 형성하는 것이 바람직하다.
그리고, 상기 원자층 적층을 수행하여 상기 실리콘 질화물을 포함하는 제2 박막(23a)을 형성하는 방법은 다음과 같다.
먼저, 상기 제1 박막(21a)이 형성된 반도체 기판(10)을 챔버 내에 위치시킨다. 이때, 상기 챔버 내부의 온도는 약 400℃로 조정하고, 압력은 약 1Torr로 조정한다. 특히, 상기 챔버 내부의 온도가 너무 낮을 경우에는 반응 물질들의 반응성이 양호하지 못하여 증착 속도가 저하되기 때문에 바람직하지 않고, 너무 높을 경우에는 원자층 적층의 특성보다는 화학기상증착의 특성을 나타내기 때문에 바람직하지 않다.
이어서, 상기 챔버 내에 위치시킨 상기 반도체 기판(10)의 제1 박막(21a) 상부로 실리콘 전구체 물질을 약 0.3 내지 1.0초 동안 제공한다. 언급한 바와 같이, 상기 실리콘 전구체 물질을 제공함으로서 상기 실리콘 전구체 물질의 제1 부분은 상기 제1 박막(21a) 상에 화학 흡착된다. 그러나, 상기 실리콘 전구체 물질의 제1 부분을 제외한 제2 부분은 상기 제1 박막(21a) 상에 화학 흡착된 제1 부분에 물리 흡착되거나 상기 챔버 내부에 표류한다.
계속해서, 상기 챔버 내부로 퍼지 가스를 약 0.5 내지 5.0초 동안 제공한다. 상기 퍼지 가스의 예로서는 질소 가스를 들 수 있다. 이와 같이, 상기 퍼지 가스를 제공함으로써 상기 챔버 내에 표류하거나 상기 실리콘 전구체 물질의 제2 부분은 상기 챔버로부터 제거된다. 그 결과, 상기 제1 박막(21a) 상에는 상기 화학 흡착된 제1 부분으로서 실리콘 전구체 분자들이 남는다.
그리고, 상기 챔버 내부로 질화제를 약 0.3 내지 1.0초 동안 제공한다. 상기 질화제의 예로서는 암모니아 가스 등을 들 수 있다. 언급한 바와 같이, 상기 질화제를 제공함으로써 상기 질화제는 상기 제1 박막(21a) 상에 화학 흡착된 실리콘 전구체 물질의 제1 부분인 실리콘 전구체 분자들과 화학적으로 반응한다. 그 결과, 상기 제1 박막(21a) 상에 화학 흡착된 실리콘 전구체 물질의 제1 부분을 질화시킨다.
계속해서, 상기 챔버 내부로 퍼지 가스를 약 0.5 내지 5.0초 동안 제공한다. 상기 퍼지 가스의 예로서는 질소 가스를 들 수 있다. 이와 같이, 상기 퍼지 가스를 제공함으로써 상기 실리콘 전구체 물질의 제1 부분과 반응하지 않은 질화제를 상기 챔버로부터 제거시킨다. 그 결과, 상기 제1 박막(21a) 상에는 상기 화학 흡착된 제1 부분으로서 실리콘 전구체 분자들이 남는다. 즉, 상기 제1 박막(21a) 상에는 상 기 실리콘 질화물을 포함하는 고상 물질이 형성되는 것이다.
그리고, 상기 실리콘 전구체 물질의 제공 → 상기 퍼지 가스의 제공 → 상기 질화제의 제공 → 상기 퍼지 가스의 제공을 원하는 두께를 얻을 때까지 반복적으로 수행한다. 이에 따라, 상기 제1 박막(21a) 상에는 상기 실리콘 질화물을 포함하는 제2 박막(23a)이 형성된다.
본 발명의 실시예에서는 상기 원자층 적층을 수행하여 제2 박막(23a)을 형성하는 방법에 대해서 설명하고 있지만, 다른 실시예로서 화학기상증착을 수행하여 상기 제2 박막(23a)을 형성할 수도 있다. 구체적으로, 상기 화학기상증착을 수행하여 상기 실리콘 질화물을 포함하는 제2 박막(23a)을 형성할 경우에는 약 700 내지 900℃의 온도와 대기압 분위기에서 실란(SiH4)과 암모니아(NH3)를 반응시키는 공정을 수행하거나 또는 약 700 내지 800℃의 온도와 대기압 분위기에서 디클로로실란(SiCl2H2)과 암모니아를 반응시키는 공정을 수행한다.
이와 같이, 상기 실리콘 질화물을 포함하는 제2 박막(23a)을 형성한 후, 상기 제2 박막(23a)의 상부 표면에 질화 처리를 수행한다. 상기 질화 처리는 언급한 바와 같이 600 내지 1,000℃의 온도에서 N2, NH3, N2O, NO, NO2 등을 사용하는 열처리를 수행하거나, 300 내지 1,000℃의 온도에서 N2, NH3, N2O, NO, NO2 등을 사용하는 플라즈마 처리를 수행하는 것이 바람직하다.
본 발명의 실시예에서는 상기 질화 처리를 상기 제2 박막(23a)의 하부 표면 및 상부 표면에 모두 수행하는 방법에 대해서 언급하고 있지만, 다른 실시예로서 상기 질화 처리를 상기 제2 박막(23a)의 하부 표면 또는 상기 제2 박막(23a)의 상부 표면에 선택적으로 수행하여도 무방하다.
도 2c를 참조하면, 상기 제2 박막(23a)상에 제3 박막(25a)을 형성한다. 상기 제3 박막(25a)은 언급한 게이트 패턴의 게이트 도전막으로 형성하기 위한 것이다. 그러므로, 상기 제3 박막(25a)은 폴리 실리콘, 금속 등을 포함하는 것이 바람직하고, 약 800 내지 1,500Å의 두께를 갖는 것이 바람직하다.
본 발명의 실시예에서는 상기 제3 박막(25a)이 폴리 실리콘을 포함하고, 화학기상증착의 일종인 실란의 열분해를 수행하여 형성하는 것이 바람직하다. 상기 실란을 사용한 열분해는 적층이 이루어지는 제1 공정과 불순물을 도핑시키는 제2 공정을 포함하고, 약 500 내지 650℃의 온도와 약 25 내지 150Pa의 압력에서 수행하는 것이 바람직하다.
도 2d를 참조하면, 포토레지스트 패턴(도시되지 않음)을 식각 마스크로 사용하는 사진 식각 공정과 같은 패터닝을 수행하여 상기 제3 박막(25a), 제2 박막(23a) 및 제1 박막(21a)을 부분적으로 제거한다. 그 결과, 상기 반도체 기판(10)의 상부에는 게이트 절연막(21), 버퍼막(23) 및 게이트 도전막(25)을 포함하는 게이트 패턴(20)이 형성된다.
이어서, 상기 게이트 패턴(20)을 이온 마스크로 사용하는 이온 주입을 수행한다. 이때, 상기 이온 주입에서는 획득하고자 하는 반도체 모스 트랜지스터(100)가 엔모스 타입일 경우에는 포스포러스, 아르제닉 등과 같은 n형 불순물을 사용하고, 피모스 타입일 경우에는 보론 등과 같은 p형 불순물을 사용한다.
이와 같이, 상기 이온 주입을 수행함으로써 상기 게이트 패턴(20)과 인접하는 반도체 기판(10)의 표면 아래에는, 도 1에 도시된 바와 같이, 불순물이 도핑된 소스/드레인(30a, 30b)이 형성된다. 아울러, 상기 소스/드레인(30a, 30b)이 형성됨으로써 상기 소스/드레인(30a, 30b) 사이에는 채널 영역(40)이 위치하게 된다.
본 실시예에서는 상기 게이트 패턴(20)의 양측벽에 스페이서를 형성하는 공정을 생략하고 있지만, 다른 실시예로서는 상기 게이트 패턴(20)의 양측벽에 스페이서를 형성하는 공정을 더 포함할 수도 있다.
그러므로, 다른 실시예에에서는 상기 불순물이 도핑된 소스/드레인(30a, 30b)을 형성한 후, 상기 게이트 패턴의 양측벽에 스페이서(도시되지 않음)를 형성한다. 상기 스페이서는 실리콘 질화물을 포함하고, 적층과 전면 식각을 순차적으로 수행하여 형성하는 것이 바람직하다.
이와 같이, 상기 스페이서를 형성할 경우에는 상기 게이트 패턴과 상기 스페이서를 이온 마스크로 사용하는 이온 주입을 더 수행한다. 이와 같이, 상기 스페이서를 형성한 후, 이온 주입을 더 수행함으로써 얕은 접합 영역과 깊은 접합 영역을 포함하는 엘디디 구조의 소스/드레인(도시되지 않음)을 형성할 수 있다.
따라서, 본 발명과 같이 실리콘 질화물을 포함하면서 그 상부 표면 및/또는 하부 표면에 질화 처리가 이루어진 버퍼막이 게이트 절연막과 게이트 도전막 사이에 개재된 게이트 패턴을 구비하는 반도체 모스 트랜지스터는 우수한 전기적 특성의 확보가 가능하다.
아울러, 본 발명의 반도체 모스 트랜지스터는 게이트 절연막으로서 집적화가 가능한 금속 산화물, 금속 실리게이트 등을 용이하게 적용할 수 있고, 게이트 도전막으로서 전기적 특성의 확보와 물성적 안정성을 갖는 폴리 실리콘, 금속 등을 용이하게 적용할 수 있다.
그러므로, 본 발명은 우수한 전기적 특성과 고집적화의 구현이 가능한 반도체 모스 트랜지스터의 제공이 가능하다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (5)
- 반도체 기판;상기 반도체 기판 표면 아래에 부분적으로 형성되고, 불순물이 도핑된 소스/드레인;상기 반도체 기판 표면 아래의 상기 소스/드레인 사이에 위치하는 채널 영역;상기 반도체 기판의 채널 영역 상부에 형성되고, 금속 산화물 또는 금속 실리게이트를 포함하는 게이트 절연막;상기 게이트 절연막 상에 형성되고, 폴리 실리콘 또는 금속을 포함하는 게이트 도전막; 및상기 게이트 절연막과 상기 게이트 도전막 사이에 개재되고, 실리콘 질화물을 포함하면서 그 상부 표면 및/또는 하부 표면에 질화 처리가 이루어지고, 상기 게이트 절연막과 상기 게이트 도전막이 서로 반응하는 것을 방지하기 위한 버퍼막을 포함하는 반도체 모스 트랜지스터.
- 반도체 기판 상에 금속 산화물 또는 금속 실리케이트를 포함하는 제1 박막을 형성하는 단계;상기 제1 박막 상에 실리콘 질화물을 포함하면서 그 상부 표면 및/또는 하부 표면에 질화 처리가 이루어지고, 상기 제1 박막과 그 상부에 형성되는 제3 박막이 서로 반응하는 것을 방지하기 위한 제2 박막을 형성하는 단계:상기 제2 박막 상에 폴리 실리콘 또는 금속을 포함하는 제3 박막을 형성하는 단계;상기 제3 박막, 제2 박막 및 제1 박막을 패터닝하여 상기 반도체 기판의 상부에 상기 제1 박막의 게이트 절연막, 상기 제2 박막의 버퍼막 및 상기 제3 박막의 게이트 도전막을 포함하는 게이트 패턴을 형성하는 단계;상기 게이트 패턴과 인접하는 반도체 기판의 표면 아래에 불순물을 도핑하여 소스/드레인을 형성하는 단계를 포함하는 반도체 모스 트랜지스터의 제조 방법.
- 제2 항에 있어서, 상기 질화 처리는 600 내지 1,000℃의 온도에서 N2, NH3, N2O, NO 및 NO2로 구성되는 그룹으로부터 선택되는 어느 하나를 사용하는 열처리를 수행하는 것을 특징으로 하는 반도체 모스 트랜지스터의 제조 방법.
- 제2 항에 있어서, 상기 질화 처리는 300 내지 1,000℃의 온도에서 N2, NH3, N2O, NO 및 NO2로 구성되는 그룹으로부터 선택되는 어느 하나를 사용하는 플라즈마 처리를 수행하는 것을 특징으로 하는 반도체 모스 트랜지스터의 제조 방법.
- 제2 항에 있어서, 상기 제2 박막은 원자층 적층을 수행하여 형성하는 것을 특징으로 하는 반도체 모스 트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050085153A KR20070030468A (ko) | 2005-09-13 | 2005-09-13 | 반도체 모스 트랜지스터와 그 제조 방법 |
Applications Claiming Priority (1)
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Publications (1)
| Publication Number | Publication Date |
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| KR20070030468A true KR20070030468A (ko) | 2007-03-16 |
Family
ID=43655110
Family Applications (1)
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| KR1020050085153A KR20070030468A (ko) | 2005-09-13 | 2005-09-13 | 반도체 모스 트랜지스터와 그 제조 방법 |
Country Status (1)
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| KR (1) | KR20070030468A (ko) |
-
2005
- 2005-09-13 KR KR1020050085153A patent/KR20070030468A/ko not_active Application Discontinuation
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