KR20070025575A - Method of fabricating the step gate asymmetry recess cell for constant threshold voltage - Google Patents

Method of fabricating the step gate asymmetry recess cell for constant threshold voltage Download PDF

Info

Publication number
KR20070025575A
KR20070025575A KR1020050081881A KR20050081881A KR20070025575A KR 20070025575 A KR20070025575 A KR 20070025575A KR 1020050081881 A KR1020050081881 A KR 1020050081881A KR 20050081881 A KR20050081881 A KR 20050081881A KR 20070025575 A KR20070025575 A KR 20070025575A
Authority
KR
South Korea
Prior art keywords
cell
ion implantation
region
contact region
forming
Prior art date
Application number
KR1020050081881A
Other languages
Korean (ko)
Inventor
방승인
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050081881A priority Critical patent/KR20070025575A/en
Publication of KR20070025575A publication Critical patent/KR20070025575A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Semiconductor Memories (AREA)

Abstract

A method for forming a step gate asymmetric recess cell is provided to acquire a uniform threshold voltage regardless of the generation of misalign by restraining the threshold voltage of an adjacent transistor from being nonuniformly changed due to a cell-halo ion implantation. A mask pattern is formed on a semiconductor substrate(400). An ion implantation process is performed on the resultant structure by using the mask pattern as an ion implantation mask. A step type profile is formed on the resultant structure by performing an etching process using the mask pattern as an etch mask. The mask pattern is removed. A gate stack(420) overlapped with the step type profile is formed on the resultant structure to define a storage node contact region and a bit line contact region in the substrate. A cell-halo region is formed by performing a cell-halo ion implantation process using a cell-halo ion implantation mask for exposing the bit line contact region to the outside.

Description

균일한 문턱전압을 갖도록 하는 스텝게이트 비대칭 리세스 셀 형성방법{Method of fabricating the step gate asymmetry recess cell for constant threshold voltage}Method of fabricating the step gate asymmetry recess cell for constant threshold voltage

도 1 내지 도 3은 종래의 스텝게이트 비대칭 리세스 셀 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 3 are cross-sectional views illustrating a conventional step gate asymmetric recess cell formation method.

도 4 내지 도 6은 본 발명에 따른 스텝게이트 비대칭 리세스 셀 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.4 to 6 are cross-sectional views illustrating a method for forming a step gate asymmetric recess cell according to the present invention.

본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 균일한 문턱전압을 갖도록 하는 스텝게이트 비대칭 리세스(step gate asymmetry recess; 이하 STAR) 셀 형성방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a step gate asymmetry recess (STAR) cell to have a uniform threshold voltage.

최근 반도체소자의 집적도가 증가하면서 소자를 구성하는 트랜지스터의 채널길이도 급격하게 짧아지고 있다. 채널길이가 짧아짐에 따라 숏채널효과(short channel effect)에 의한 여러 가지 문제점들이 대두되고 있으며, 이에 따라 소자의 집적도를 증가시키지 않고 유효채널길이를 증대시키는 기술들이 제안되고 있는데, 일 예로서 리세스 채널(recess cell) 셀 구조와 스텝게이트 비대칭 리세스 셀(step gate asymmetric recess cell) 구조가 있다.Recently, as the degree of integration of semiconductor devices increases, the channel length of transistors constituting the devices also decreases rapidly. As the channel length becomes shorter, various problems due to short channel effects have emerged. Accordingly, techniques for increasing the effective channel length without increasing the density of devices have been proposed. There are a channel structure of a recess cell and a step gate asymmetric recess cell.

도 1 내지 도 3은 종래의 스텝게이트 비대칭 리세스 셀 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 3 are cross-sectional views illustrating a conventional step gate asymmetric recess cell formation method.

도 1을 참조하면, 반도체기판(100) 위에 스텝게이트 비대칭 리세스 셀을 형성하기 위한 마스크막패턴(110)을 형성한다. 마스크막패턴(110)은 포토레지스트막으로 형성할 수 있다. 도면에 나타내지는 않았지만, 반도체기판(100)의 일부영역에는 소자분리막(미도시)이 형성되며, 이 소자분리막에 의해 소자가 형성되는 활성영역이 한정된다.Referring to FIG. 1, a mask layer pattern 110 for forming a step gate asymmetric recess cell is formed on the semiconductor substrate 100. The mask film pattern 110 may be formed of a photoresist film. Although not shown, an isolation layer (not shown) is formed in a portion of the semiconductor substrate 100, and the active region in which the element is formed is defined by the isolation layer.

다음에 도 2를 참조하면, 상기 마스크막패턴(110)을 식각마스크로 한 식각으로 반도체기판(100)의 노출부분을 일정 깊이로 제거한다. 상기 식각에 의해서 반도체기판(100)의 활성영역에는 스텝 프로파일이 만들어진다. 도면에서 참조부호 "105"는 스텝게이트 비대칭 리세스 셀의 CD(Critical Dimension)를 의미한다.Next, referring to FIG. 2, the exposed portion of the semiconductor substrate 100 is removed to a predetermined depth by etching using the mask layer pattern 110 as an etching mask. The etching creates a step profile in the active region of the semiconductor substrate 100. In the drawing, reference numeral “105” denotes a CD (Critical Dimension) of a stepgate asymmetric recess cell.

다음에 도 3을 참조하면, 스텝 프로파일에 중첩되도록 게이트스택(120)을 형성한다. 비록 도면에 나타내지는 않았지만, 게이트스택(120)과 반도체기판(100) 사이에는 게이트절연막(미도시)이 배치된다. 게이트스택(120)은 폴리실리콘막패턴(121), 텅스텐실리사이드막패턴(122) 및 질화막패턴(123)이 순차적으로 배치되는 구조로 형성된다. 상기 게이트스택(120)에 의해 반도체기판(100)의 활성영역에는 스토리지노드 컨택영역과 비트라인 컨택영역이 한정된다. 다음에 게이트스택(120)위에 게이트스페이서막(130)을 형성한다. 그리고 비트라인 컨택영역에 셀 할로 이 온주입을 수행하기 위한 셀 할로 이온주입 마스크막패턴(140)을 형성한다. 다음에, 도면에서 화살표로 나타낸 바와 같이, 이 셀 할로 이온주입 마스크막패턴(140)에 의해 노출되는 반도체기판(100)의 비트라인 컨택영역에 셀 할로 이온주입을 수행한다. 그러면 반도체기판(100)의 비트라인 컨택영역에는 셀 할로영역(150)이 형성된다.3, the gate stack 120 is formed to overlap the step profile. Although not shown, a gate insulating film (not shown) is disposed between the gate stack 120 and the semiconductor substrate 100. The gate stack 120 has a structure in which the polysilicon film pattern 121, the tungsten silicide film pattern 122, and the nitride film pattern 123 are sequentially disposed. The gate stack 120 defines a storage node contact region and a bit line contact region in an active region of the semiconductor substrate 100. Next, a gate spacer layer 130 is formed on the gate stack 120. In addition, a cell halo ion implantation mask film pattern 140 is formed in the bit line contact region to perform cell hollow implantation. Next, as shown by the arrow in the figure, cell halo ion implantation is performed in the bit line contact region of the semiconductor substrate 100 exposed by the cell halo ion implantation mask film pattern 140. Then, the cell hollow region 150 is formed in the bit line contact region of the semiconductor substrate 100.

그런데 이와 같은 종래의 스텝게이트 비대칭 리세스 셀 형성방법에 있어서, 스텝게이트 비대칭 리세스 셀의 CD(도 2의 105) 형성시의 미스얼라인, 게이트스택(120) 형성시의 미스얼라인 등과 같은 원인에 의해 셀 할로영역(150)이 어느 한쪽으로 치우치게 형성될 수 있다. 이 경우, 도면에서 참조부호 "101"로 나타낸 셀 할로영역(150)과의 간격이 멀어지는 부분에서는 채널 쪽의 농도가 상대적으로 낮으며, 따라서 문턱전압의 감소현상이 발생한다. 이와 대조적으로 도면에서 참조부호 "102"로 나타낸 셀 할로영역(150)과 근접되는 부분에서는 채널 쪽의 농도가 상대적으로 높으며, 따라서 문턱전압이 증가하는 현상이 발생한다. 이와 같은 문제를 억제하기 위해서는 공정과정에서 오버레이의 중첩을 정확하게 수행하여 미스얼라인이 발생하지 않도록 하여야 하나, 현실적으로 오차 없이 미스얼라인을 방지하는 것은 어려운 일로서 한계를 나타낸다.However, in the conventional method of forming a stepgate asymmetric recess cell, such as a misalignment when the CD (105 in FIG. 2) is formed and a misalignment when the gate stack 120 is formed. Due to the cause, the cell hollow region 150 may be formed to be biased to either side. In this case, the concentration of the channel side is relatively low in the portion away from the cell hollow region 150 indicated by reference numeral 101 in the drawing, and thus the threshold voltage decreases. In contrast, in the portion close to the cell hollow region 150 indicated by reference numeral 102 in the drawing, the concentration of the channel side is relatively high, thus increasing the threshold voltage. In order to suppress such a problem, it is necessary to accurately overlap the overlay in the process so that misalignment does not occur, but it is difficult to prevent the misalignment without errors in reality.

본 발명이 이루고자 하는 기술적 과제는, 미스얼라인의 발생유무와 무관하게 셀 할로 이온주입에 의해 인접한 트랜지스터의 문턱전압이 불균일하게 변화하는 것이 억제되도록 하여 균일한 문턱전압을 갖도록 하는 스텝게이트 비대칭 리세스 셀 형성방법을 제공하는 것이다.The technical problem to be achieved by the present invention is a step-gate asymmetric recess that has a uniform threshold voltage by suppressing variations in threshold voltages of adjacent transistors by cell halo ion implantation regardless of occurrence of misalignment. It is to provide a cell forming method.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 스텝게이트 비대칭 리세스 셀 형성방법은, 반도체기판 위에 스텝형 프로파일 형성을 위한 마스크막패턴을 형성하는 단계; 상기 마스크막패턴을 이온주입마스크로 하여 이온주입을 수행하는 단계; 상기 마스크막패턴을 식각마스크로 한 식각으로 스텝형 프로파일을 형성하는 단계; 상기 마스크막패턴을 제거하는 단계; 상기 스텝형 프로파일과 중첩되도록 상기 반도체기판 위에 게이트스택을 형성하여 상기 반도체기판 내의 스토리지노드 컨택영역 및 비트라인 컨택영역을 한정하는 단계; 및 상기 비트라인 컨택영역을 노출시키는 셀 할로 이온주입 마스크막패턴을 이용한 셀 할로 이온주입으로 셀 할로영역을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a method of forming a step gate asymmetric recess cell according to the present invention comprises: forming a mask film pattern for forming a stepped profile on a semiconductor substrate; Performing ion implantation using the mask film pattern as an ion implantation mask; Forming a stepped profile by etching the mask layer pattern as an etching mask; Removing the mask film pattern; Forming a gate stack on the semiconductor substrate so as to overlap the stepped profile to define a storage node contact region and a bit line contact region in the semiconductor substrate; And forming a cell halo region by cell halo ion implantation using a cell halo ion implantation mask layer pattern exposing the bit line contact region.

상기 스텝형 프로파일을 형성하는 단계는, 이온주입에 의해 주입된 불순물이온이 상기 스텝형 프로파일의 측벽내에 남도록 수행하는 것이 바람직하다.The step of forming the stepped profile is preferably performed so that impurity ions implanted by ion implantation remain in the sidewall of the stepped profile.

상기 스토리지노드 컨택영역은 상기 스텝형 프로파일에 의해 상대적으로 낮은 단차를 갖는 영역이고, 상기 비트라인 컨택영역은 상기 스텝형 프로파일에 의해 상대적으로 높은 단차를 갖는 영역인 것이 바람직하다.Preferably, the storage node contact area is an area having a relatively low step by the stepped profile, and the bit line contact area is an area having a relatively high step by the stepped profile.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 4 내지 도 6은 본 발명에 따른 스텝게이트 비대칭 리세스 셀 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.4 to 6 are cross-sectional views illustrating a method for forming a step gate asymmetric recess cell according to the present invention.

도 4를 참조하면, 반도체기판(400) 위에 스텝게이트 비대칭 리세스 셀을 형성하기 위한 마스크막패턴(410)을 형성한다. 마스크막패턴(410)은 포토레지스트막으로 형성할 수 있다. 도면에 나타내지는 않았지만, 반도체기판(400)의 일부영역에는 소자분리막(미도시)이 형성되며, 이 소자분리막에 의해 소자가 형성되는 활성영역이 한정된다. 마스크막패턴(410)은 활성영역의 중심부는 덮는 반면에 활성영역의 양 단부를 노출시키는 개구부를 갖는다. 다음에, 도면에서 화살표로 나타낸 바와 같이, 상기 마스크막패턴(410)을 이온주입마스크막으로 한 이온주입을 수행한다. 상기 이온주입에 의해 반도체기판(400)의 상부 일부 영역에서는 주입되는 불순물이온에 의한 불순물영역(401)이 형성된다. 별도의 확산공정을 수행하지 않더라도, 자연확산에 의해 상기 불순물영역(401)은 마스크막패턴(410)의 하부까지 확산된다.Referring to FIG. 4, a mask film pattern 410 for forming a step gate asymmetric recess cell is formed on the semiconductor substrate 400. The mask film pattern 410 may be formed of a photoresist film. Although not shown, an isolation layer (not shown) is formed in a portion of the semiconductor substrate 400, and the active region in which the element is formed is defined by the isolation layer. The mask layer pattern 410 has an opening that exposes both ends of the active region while covering the center of the active region. Next, as indicated by arrows in the figure, ion implantation is performed using the mask film pattern 410 as an ion implantation mask film. The ion implantation forms an impurity region 401 by impurity ions implanted in a portion of the upper portion of the semiconductor substrate 400. Even without performing a separate diffusion process, the impurity region 401 is diffused to the lower portion of the mask layer pattern 410 by natural diffusion.

다음에 도 5를 참조하면, 상기 마스크막패턴(410)을 식각마스크로 한 식각으로, 개구부에 의해 노출되는 반도체기판(400)의 노출부분을 일정 깊이로 제거한다. 상기 식각에 의해서 반도체기판(400)의 활성영역에는 스텝형 프로파일이 만들어진다. 통상적으로 식각은 건식식각방법을 이용하여 수행하며, 그 결과 스텝형 프로파일의 측벽은 수직형이 아닌 비스듬한 형태로 만들어진다. 그리고 상기 불순물영역(401) 중에서 적어도 마스크막패턴(410)에 의해 중첩되는 부분은 스텝형 프로파일의 측벽에 남으며, 나머지 불순물영역(401)은 식각에 의해서 모두 제거된다. 이는 식각에 의해 제거되는 반도체기판(400)의 두께가 적어도 불순물영역(401)의 깊이보 다 깊다는 것을 의미한다. 상기 식각이 이루어진 후에는 마스크막패턴(410)을 제거한다.Next, referring to FIG. 5, the exposed portion of the semiconductor substrate 400 exposed by the opening is removed to a predetermined depth by etching using the mask layer pattern 410 as an etching mask. The etching creates a stepped profile in the active region of the semiconductor substrate 400. Etching is typically performed using a dry etching method, with the result that the sidewalls of the stepped profile are made of oblique rather than vertical. At least a portion of the impurity region 401 overlapped by the mask layer pattern 410 remains on the sidewall of the stepped profile, and the remaining impurity regions 401 are all removed by etching. This means that the thickness of the semiconductor substrate 400 removed by etching is at least deeper than the depth of the impurity region 401. After the etching is performed, the mask layer pattern 410 is removed.

다음에 도 6을 참조하면, 스텝형 프로파일에 중첩되도록 게이트스택(420)을 형성한다. 비록 도면에 나타내지는 않았지만, 게이트스택(420)과 반도체기판(400) 사이에는 게이트절연막(미도시)이 배치된다. 게이트스택(420)은 폴리실리콘막패턴(421), 텅스텐실리사이드막패턴(422) 및 질화막패턴(423)이 순차적으로 배치되는 구조로 형성된다. 상기 게이트스택(420)에 의해 반도체기판(400)의 활성영역에는 스토리지노드 컨택영역과 비트라인 컨택영역이 한정된다. 상기 스토리지노드 컨택영역은 스텝형 프로파일에 의해 상대적으로 낮은 단차를 갖는 영역이고, 상기 비트라인 컨택영역은 스텝형 프로파일에 의해 상대적으로 높은 단차를 갖는 영역이다. 따라서 스토리지노드 컨택영역은 활성영역의 양 단부에 배치되고, 비트라인 컨택영역은 활성영역의 중심부에 배치된다.Next, referring to FIG. 6, the gate stack 420 is formed to overlap the stepped profile. Although not shown, a gate insulating film (not shown) is disposed between the gate stack 420 and the semiconductor substrate 400. The gate stack 420 has a structure in which the polysilicon film pattern 421, the tungsten silicide film pattern 422, and the nitride film pattern 423 are sequentially arranged. The gate stack 420 defines a storage node contact region and a bit line contact region in an active region of the semiconductor substrate 400. The storage node contact region is a region having a relatively low step by the stepped profile, and the bitline contact region is a region having a relatively high step by the stepped profile. Therefore, the storage node contact region is disposed at both ends of the active region, and the bit line contact region is disposed at the center of the active region.

다음에 게이트스택(420)위에 게이트스페이서막(430)을 형성한다. 그리고 비트라인 컨택영역에 셀 할로 이온주입을 수행하기 위한 셀 할로 이온주입 마스크막패턴(440)을 형성한다. 이를 위하여 셀 할로 이온주입 마스크막패턴(440)은 비트라인 컨택영역을 노출시키는 개구부를 갖는다. 셀 할로 이온주입 마스크막패턴(440)도 포토레지스트막으로 형성할 수 있다. 다음에, 도면에서 화살표로 나타낸 바와 같이, 이 셀 할로 이온주입 마스크막패턴(440)에 의해 노출되는 반도체기판(400)의 비트라인 컨택영역에 셀 할로 이온주입을 수행한다. 그러면 반도체기판(400)의 비트라인 컨택영역에는 셀 할로영역(450)이 형성된다.Next, a gate spacer layer 430 is formed on the gate stack 420. A cell halo ion implantation mask layer pattern 440 is formed in the bit line contact region to perform cell halo ion implantation. To this end, the cell halo ion implantation mask layer pattern 440 has an opening that exposes the bit line contact region. The cell halo ion implantation mask layer pattern 440 may also be formed as a photoresist layer. Next, as shown by the arrow in the figure, cell halo ion implantation is performed in the bit line contact region of the semiconductor substrate 400 exposed by the cell halo ion implantation mask film pattern 440. Then, the cell hollow region 450 is formed in the bit line contact region of the semiconductor substrate 400.

이와 같은 본 발명에 따른 스텝게이트 비대칭 리세스 셀 형성방법에 있어서, 스텝게이트 비대칭 리세스 셀 형성시의 미스얼라인, 게이트스택(420) 형성시의 미스얼라인 등과 같은 원인에 의해 셀 할로영역(450)이 어느 한쪽으로 치우치게 형성되더라도 각 트랜지스터 소자의 문턱전압은 일정하게 유지된다. 예컨대, 도 6에서 왼쪽에 배치되는 트랜지스터의 경우에서와 같이 셀 할로영역(450)과의 간격이 멀어지는 부분에서는, 스텝형 프로파일의 측벽에 불순물영역(401)이 존재하므로 채널 쪽의 농도가 상대적으로 낮아지지 않으며, 따라서 문턱전압은 일정하게 유지된다. 이와 대조적으로 도 6에서 오른쪽에 배치되는 트랜지스터의 경우에서와 같이 셀 할로영역(450)과 근접되는 부분에서도 문턱전압이 일정하게 유지된다. 다만 이 경우 불순물영역(401)과 셀 할로영역(450)이 중첩될 수 있으므로, 이때에는 셀 할로 이온주입시의 이온주입농도를 조절하여, 일정한 크기의 문턱전압이 유지되도록 하여야 한다.In the method for forming a step gate asymmetric recess cell according to the present invention, the cell hollow region (e.g., misalignment when the step gate asymmetric recess cell is formed, misalignment when the gate stack 420 is formed, etc.) Although 450 is biased to one side, the threshold voltage of each transistor element is kept constant. For example, as in the case of the transistor disposed on the left side in FIG. 6, in the portion away from the cell hollow region 450, the impurity region 401 exists on the sidewall of the stepped profile, so that the concentration at the channel side is relatively high. It is not lowered, and thus the threshold voltage is kept constant. In contrast, as in the case of the transistor disposed on the right side in FIG. 6, the threshold voltage is kept constant even in a portion close to the cell hollow region 450. In this case, however, the impurity region 401 and the cell halo region 450 may overlap each other. In this case, the ion implantation concentration at the time of cell halo ion implantation should be adjusted to maintain a threshold voltage of a certain magnitude.

지금까지 설명한 바와 같이, 본 발명에 따른 스텝게이트 비대칭 리세스 셀 형성방법에 의하면, 미스얼라인의 발생유무와 무관하게 셀 할로 이온주입에 의해 인접한 트랜지스터의 문턱전압이 불균일하게 변화하는 것이 억제되도록 하여 균일한 문턱전압을 갖도록 할 수 있다는 이점이 제공된다.As described so far, according to the method for forming a step gate asymmetric recess cell according to the present invention, the variation in threshold voltages of adjacent transistors by cell halo ion implantation is suppressed regardless of whether misalignment occurs or not. The advantage is that it is possible to have a uniform threshold voltage.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

예컨대 본 발명에 따른 스텝게이트 비대칭 리세스 셀 형성방법은 딥 N웰 형성용 마스크막패턴 제거 전에 수행하는 경우이거나, 또는 1차 게이트산화막 형성 전에 수행하는 경우이거나 무관하게 적용할 수 있으며, 이온주입 되는 도펀트도 홀인 경우이거나 전자인 경우이거나 어느 경우라도 적용할 수 있다.For example, the method of forming the step gate asymmetric recess cell according to the present invention may be applied regardless of whether the process is performed before removing the deep N well forming mask layer pattern, or before forming the primary gate oxide layer. The dopant may be applied in the case of a hole or an electron, or in any case.

Claims (3)

반도체기판 위에 스텝형 프로파일 형성을 위한 마스크막패턴을 형성하는 단계;Forming a mask film pattern for forming a stepped profile on the semiconductor substrate; 상기 마스크막패턴을 이온주입마스크로 하여 이온주입을 수행하는 단계;Performing ion implantation using the mask film pattern as an ion implantation mask; 상기 마스크막패턴을 식각마스크로 한 식각으로 스텝형 프로파일을 형성하는 단계;Forming a stepped profile by etching the mask layer pattern as an etching mask; 상기 마스크막패턴을 제거하는 단계;Removing the mask film pattern; 상기 스텝형 프로파일과 중첩되도록 상기 반도체기판 위에 게이트스택을 형성하여 상기 반도체기판 내의 스토리지노드 컨택영역 및 비트라인 컨택영역을 한정하는 단계; 및Forming a gate stack on the semiconductor substrate so as to overlap the stepped profile to define a storage node contact region and a bit line contact region in the semiconductor substrate; And 상기 비트라인 컨택영역을 노출시키는 셀 할로 이온주입 마스크막패턴을 이용한 셀 할로 이온주입으로 셀 할로영역을 형성하는 단계를 포함하는 것을 특징으로 하는 스텝게이트 비대칭 리세스 셀 형성방법.And forming a cell halo region by cell halo ion implantation using a cell halo ion implantation mask film pattern exposing the bit line contact region. 제1항에 있어서,The method of claim 1, 상기 스텝형 프로파일을 형성하는 단계는, 이온주입에 의해 주입된 불순물이온이 상기 스텝형 프로파일의 측벽내에 남도록 수행하는 것을 특징으로 하는 스텝게이트 비대칭 리세스 셀 형성방법.The forming of the stepped profile comprises: performing impurity ions implanted by ion implantation so as to remain in the sidewall of the stepped profile. 제1항에 있어서,The method of claim 1, 상기 스토리지노드 컨택영역은 상기 스텝형 프로파일에 의해 상대적으로 낮은 단차를 갖는 영역이고, 상기 비트라인 컨택영역은 상기 스텝형 프로파일에 의해 상대적으로 높은 단차를 갖는 영역인 것을 특징으로 하는 스텝게이트 비대칭 리세스 셀 형성방법.The storage node contact region is a region having a relatively low step by the stepped profile, and the bitline contact region is a region having a relatively high step by the stepped profile. Cell formation method.
KR1020050081881A 2005-09-02 2005-09-02 Method of fabricating the step gate asymmetry recess cell for constant threshold voltage KR20070025575A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050081881A KR20070025575A (en) 2005-09-02 2005-09-02 Method of fabricating the step gate asymmetry recess cell for constant threshold voltage

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050081881A KR20070025575A (en) 2005-09-02 2005-09-02 Method of fabricating the step gate asymmetry recess cell for constant threshold voltage

Publications (1)

Publication Number Publication Date
KR20070025575A true KR20070025575A (en) 2007-03-08

Family

ID=38099830

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050081881A KR20070025575A (en) 2005-09-02 2005-09-02 Method of fabricating the step gate asymmetry recess cell for constant threshold voltage

Country Status (1)

Country Link
KR (1) KR20070025575A (en)

Similar Documents

Publication Publication Date Title
JP4993248B2 (en) Manufacturing method of semiconductor device having recess channel and asymmetric junction structure
US20060270153A1 (en) Method for fabricating semiconductor device
KR100801729B1 (en) Transistor having a gate to be subsided into substrate and method of fabricating the same
US7396775B2 (en) Method for manufacturing semiconductor device
KR100905776B1 (en) Method of manufacturing semiconductor device
US7102187B2 (en) Gate structure of a semiconductor device
US20120049253A1 (en) Semiconductor device and method for fabricating the same
JP2007088403A (en) Semiconductor device and manufacturing method thereof
KR20070025575A (en) Method of fabricating the step gate asymmetry recess cell for constant threshold voltage
KR100567074B1 (en) Method for manufacturing semiconductor device
KR20070002605A (en) Method for fabricating transistor of semiconductor device
KR100470721B1 (en) Method for forming pattern having region being recessed
KR100806143B1 (en) Method for manufacturing of semiconductor device
KR100691009B1 (en) Method of manufacturing semiconductor device
KR20070002661A (en) Method for forming transistor of semiconductor device
KR100608352B1 (en) Method for fabricating semiconductor device
KR20070025573A (en) Method of fabricating the step gate asymmetric recess cell using cell-halo implantation
KR100905165B1 (en) A method for forming a transistor of a semiconductor device
KR100487504B1 (en) A method of forming different gate spacers
KR100608384B1 (en) Method of manufacturing semiconductor device
US7902079B2 (en) Method for fabricating recess pattern in semiconductor device
KR20070025576A (en) Method of fabricating the recessed gate cell using cell-halo implantation
KR100618705B1 (en) Method for forming gate of semiconductor device
KR100685633B1 (en) Method of manufacturing a flash memory device
KR20070014309A (en) Method for fabricating transistor of semiconductor device

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination