KR20070021509A - Method of manufacturing semiconductor device - Google Patents

Method of manufacturing semiconductor device Download PDF

Info

Publication number
KR20070021509A
KR20070021509A KR1020050075803A KR20050075803A KR20070021509A KR 20070021509 A KR20070021509 A KR 20070021509A KR 1020050075803 A KR1020050075803 A KR 1020050075803A KR 20050075803 A KR20050075803 A KR 20050075803A KR 20070021509 A KR20070021509 A KR 20070021509A
Authority
KR
South Korea
Prior art keywords
etching
film
nitride film
sccm
gates
Prior art date
Application number
KR1020050075803A
Other languages
Korean (ko)
Inventor
이정석
김태한
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050075803A priority Critical patent/KR20070021509A/en
Publication of KR20070021509A publication Critical patent/KR20070021509A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape

Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 수 개의 게이트 및 접합영역이 형성된 반도체기판을 제공하는 단계와, 상기 기판 결과물의 전면 상에 식각정지용 질화막과 층간절연막을 차례로 형성하는 단계와, 상기 층간절연막을 선택적으로 식각하여 수 개의 게이트 및 그들 사이 접합영역 상에 형성된 식각정지용 질화막 부분을 노출시키는 단계와, 상기 결과물 상에 버퍼산화막을 형성하는 단계와, 상기 버퍼산화막과 그 아래의 식각정지용 질화막을 식각하여 수 개의 게이트 및 상기 게이트 사이의 접합영역을 동시에 노출시키는 콘택홀을 형성하는 단계를 포함하며, 상기 버퍼산화막과 식각정지용 질화막의 식각은 RIE 방식에 따라 350∼450W의 바이어스 및 40∼45mT의 압력을 사용하고, 식각가스로서 CF4, CHF3 및 Ar을 각각 5∼10sccm, 20∼30sccm 및 120∼180sccm을 플로우시켜 수행하는 것을 특징으로 한다.The present invention discloses a method for manufacturing a semiconductor device. The disclosed method comprises the steps of providing a semiconductor substrate having several gates and junction regions formed thereon, sequentially forming an etch stop nitride film and an interlayer insulating film on the entire surface of the substrate resultant, and selectively etching the interlayer insulating film. Exposing the etching stop nitride film portion formed on the gates and the junction region therebetween; forming a buffer oxide film on the resultant; and etching the buffer oxide film and the etching stop nitride film thereunder. And forming a contact hole simultaneously exposing the junction region between the gates, wherein the etching of the buffer oxide film and the nitride film for etch stop uses a bias of 350 to 450 W and a pressure of 40 to 45 mT according to an RIE method. CF4, CHF3 and Ar as the etching gas were carried out by flowing 5-10 sccm, 20-30 sccm and 120-180 sccm, respectively. And that is characterized.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.1A to 1D are cross-sectional views illustrating processes for manufacturing a semiconductor device according to the related art.

도 2는 종래 기술에 따라 제조한 반도체 소자의 단면도.2 is a cross-sectional view of a semiconductor device manufactured according to the prior art.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.3A to 3D are cross-sectional views of processes for describing a method of manufacturing a semiconductor device, according to an embodiment of the present invention.

도 4는 본 발명의 실시예에 따라 제조한 반도체 소자의 단면도. 4 is a cross-sectional view of a semiconductor device manufactured in accordance with an embodiment of the present invention.

(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

300 : 반도체기판 301 : 소자분리막 300: semiconductor substrate 301: device isolation film

302 : 게이트 절연막 303 : 게이트 도전막 302: gate insulating film 303: gate conductive film

304 : 게이트 하드마스크막 305 : 게이트 304: gate hard mask film 305: gate

306 : 스페이서 307 : 접합영역 306: spacer 307: junction area

308 : 식각정지용 질화막 309 : 층간절연막 308: nitride film for etching stop 309: interlayer insulating film

310 : 감광막패턴 311 : 버퍼산화막 310: photoresist pattern 311: buffer oxide film

312 : 랜딩플러그 H : 콘택홀 312: Landing plug H: Contact hole

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 캐패시터 및 비트라인과 접합영역간의 전기적 콘택을 위한 자기정렬콘택 공정시 랜딩플러그와 접합영역간의 콘택면적을 증가시켜 콘택저항을 감소시킬 수 있는 반도체 소자의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, a semiconductor capable of reducing contact resistance by increasing a contact area between a landing plug and a junction region during a self-aligned contact process for electrical contact between a capacitor and a bit line and a junction region. It relates to a method for manufacturing a device.

반도체 소자의 고집적화가 진행됨에 따라, 이를 위한 다양한 기술들이 제안 되었으며, 주지된 바와 같이, 캐패시터 및 비트라인과 접합영역간의 용이한 전기적 콘택을 위하여는 자기정렬콘택(Self Alinged Contact : 이하, SAC) 기술이 적용되고 있다. As the integration of semiconductor devices has progressed, various techniques have been proposed for this purpose. As is well known, self-aligned contact (SAC) technology for easy electrical contact between a capacitor and a bit line and a junction region is known. This is being applied.

상기의 SAC 기술은 콘택 형성이 요구되는 부분의 게이트들 및 그들 사이의 접합영역을 동시에 노출시키는 랜딩플러그콘택(Landing Plug Contact) 즉 콘택홀을 형성한 후, 상기 콘택홀이 매립되도록 플러그용 도전막을 증착하고, 연이어, 플러그용 도전막에 대한 CMP(Chemical Mechanical Polishing) 공정을 수행하여 랜딩플러그(Landing Plug)를 형성하고, 그런다음, 상기 랜딩플러그들과 콘택되도록 비트라인 및 캐패시터를 형성하는 방식으로 진행된다. The above SAC technology forms a landing plug contact, that is, a contact hole, which simultaneously exposes gates of a portion requiring contact formation and a junction region therebetween, and then forms a plug conductive film to fill the contact hole. Depositing, subsequently performing a CMP (Chemical Mechanical Polishing) process on the conductive film for the plug to form a landing plug, and then forming a bit line and a capacitor to be in contact with the landing plugs. Proceed.

이하에서는 도 1a 내지 도 1d를 참조해서 종래의 SAC 공정을 포함하는 반도체 소자의 제조방법을 설명하도록 한다. Hereinafter, a method of manufacturing a semiconductor device including a conventional SAC process will be described with reference to FIGS. 1A to 1D.

도 1a를 참조하면, 소자분리막(101)이 구비되고, 스페이서(106)를 포함한 수 개의 게이트(105) 및 접합영역(107)이 형성된 반도체기판(100)을 마련한다. 그런다음, 상기 기판 결과물 상에 기판 보호용 식각정지막으로서 질화막(108)을 형성하 고, 계속해서, 상기 식각정지용 질화막(108) 상에 층간절연막(109)을 형성한 후, 그 표면을 평탄화시킨다.Referring to FIG. 1A, a semiconductor substrate 100 having a device isolation layer 101 and having several gates 105 including a spacer 106 and a junction region 107 is provided. Then, a nitride film 108 is formed on the substrate resultant as an etch stop film for protecting the substrate, and then an interlayer insulating film 109 is formed on the etch stop nitride film 108, and then the surface thereof is planarized. .

도면에서 미설명된 도면부호 102는 게이트 절연막을, 103은 게이트 도전막을, 그리고 104는 게이트 하드마스크막을 각각 나타낸다. Reference numeral 102, which is not described in the drawings, denotes a gate insulating film, 103 denotes a gate conductive film, and 104 denotes a gate hard mask film.

도 1b를 참조하면, 기판 결과물 상에 랜딩플러그콘택 형성을 위한 감광막패턴(110)을 형성한 후, 노출된 층간절연막(109) 부분을 식각하여, 수 개의 게이트(105) 및 그들 사이 접합영역(107) 상에 형성된 식각정지용 질화막(108) 부분을 노출시킨다. Referring to FIG. 1B, after forming a photoresist pattern 110 for forming a landing plug contact on a substrate resultant, the exposed portion of the insulating interlayer 109 is etched to form several gates 105 and a junction region therebetween. The etch stop nitride film 108 formed on 107 is exposed.

도 1c를 참조하면, 감광막패턴(110)을 제거한 상태에서, 게이트 하드마스크막(104)의 손실(Loss)로 인한 SAC 공정마진 부족 현상을 억제하기 위해, 결과물 상에 USG(Undoped Silicide Glass) 재질의 버퍼산화막(111)을 형성한다. 이때, 상기 USG막은 스텝 커버리지(Step coverage)가 좋지 않은 특성을 가지므로, USG막으로 이루어진 버퍼산화막(111)은 게이트(105) 측면(스페이서 부분)이나 게이트(105) 사이의 좁은 공간인 접합영역(107) 상에는 상대적으로 얇게 증착되고, 개방된 공간의 평면, 즉, 노출된 게이트 하드마스크막 부분 및 층간절연막(109) 상에는 상대적으로 두껍게 증착된다. Referring to FIG. 1C, in order to suppress the SAC process margin shortage caused by the loss of the gate hard mask film 104 in a state where the photoresist pattern 110 is removed, an undoped silicide glass (USG) material may be formed on the resultant. A buffer oxide film 111 is formed. In this case, since the USG film has a poor step coverage, the buffer oxide film 111 formed of the USG film has a junction area that is a narrow space between the gate 105 side surface (spacer portion) or the gate 105. It is deposited relatively thinly on 107 and relatively thickly on the plane of the open space, i.e., the exposed gate hardmask film portion and the interlayer insulating film 109.

다음으로, 상기 버퍼산화막(111)과 그 아래의 식각정지용 질화막(108)을 차례로 식각하여 수 개의 게이트(105) 및 상기 게이트(105) 사이의 접합영역(107)을 동시에 노출시키는 콘택홀(H)을 형성한다. 이때, A영역에 도시된 바와 같이, 상기 접합영역(107)에 해당하는 기판 부분도 식각 분위기에 노출되어 그 일두 두께가 손 실(loss)되는데, 이와 같이 접합영역(107)에 해당하는 기판 부분의 일부가 손실됨으로써 접합영역(107)의 면적이 증가하게 되고, 이에 따라, 콘택저항 감소 효과를 얻을 수 있다. Next, the buffer oxide layer 111 and the etch stop nitride layer 108 below are sequentially etched to expose several gates 105 and a junction region 107 between the gates 105 at the same time. ). At this time, as shown in region A, the substrate portion corresponding to the junction region 107 is also exposed to an etching atmosphere, and its thickness is lost. Thus, the substrate portion corresponding to the junction region 107 is thus lost. The loss of the portion causes the area of the junction region 107 to increase, whereby a contact resistance reduction effect can be obtained.

여기서, 상기 버퍼산화막(111)과 식각정지용 질화막(108)의 식각은 일반적으로 50G(G:gauss) 정도의 마그네틱 플럭스(Magnetic Flux)를 걸어주는 MERIE(Magnetic Enhanced Reactive Ion Etching) 방식에 따라 플라즈마를 증폭시켜 수행하며, 이때 500W의 바이어스 및 35mT의 압력을 사용하고, 식각가스로서 CF4, CHF3 및 Ar을 각각 10sccm, 10sccm 및 150sccm을 플로우시킨다. Here, the etching of the buffer oxide film 111 and the etch stop nitride film 108 is generally performed by applying a plasma in accordance with a magnetic enhanced reactive ion etching (MERIE) method that applies a magnetic flux of about 50G (G: gauss). Amplification was carried out, in which a bias of 500 W and a pressure of 35 mT were used, and 10 sccm, 10 sccm, and 150 sccm, respectively, were flowed into CF4, CHF3, and Ar as an etching gas.

도 1d를 참조하면, 상기와 같이 형성된 콘택홀(H)이 완전 매립되도록 기판 결과물 상에 플러그용 도전막을 증착한 후, 상기 게이트 하드마스크막(104)이 노출될 때까지 플러그용 도전막을 CMP하여 게이트들(105) 사이에 랜딩플러그(112)를 형성한다. Referring to FIG. 1D, after the plug conductive film is deposited on the substrate to completely fill the contact hole H formed as described above, the plug conductive film is CMP until the gate hard mask film 104 is exposed. The landing plug 112 is formed between the gates 105.

도 2는 상기한 종래 기술에 따라 제조한 반도체 소자의 단면도로서, A'영역으로부터 접합영역에 해당하는 기판 부분이 일두 부께 손실되어 U자 형태의 프로파일(profile)을 보이는 것을 확인할 수 있다. FIG. 2 is a cross-sectional view of a semiconductor device manufactured according to the related art, in which a portion of the substrate corresponding to the junction region is lost from the region A ′ to show a U-shaped profile.

이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 반도체 소자를 제조한다. Subsequently, although not shown, a series of known subsequent processes are sequentially performed to manufacture the semiconductor device.

그러나, 전술한 종래 기술에서는, 도 1의 A영역 및 도 2의 A'영역에서와 같이, 접합영역(107)에 해당하는 기판 영역의 손실이 U자 형태로 이루어지므로 콘택 면적 증가 효과가 매우 제한적이라는 한계점이 있다. However, in the above-described prior art, as in the region A of FIG. 1 and the region A ′ of FIG. 2, the loss of the substrate region corresponding to the junction region 107 is formed in a U-shape, and thus the contact area increase effect is very limited. There is a limitation.

다시 말해, 종래의 U자 형태의 콘택면 프로파일(profile)은 콘택저항을 감소시키는데 효과가 있지만, 반도체 소자의 고집적화가 진행됨에 따라 콘택홀의 크기가 감소하여 콘택저항이 급격히 증가하고 있는 추세에서 U자 형태의 콘택면으로는 소망하는 콘택저항을 확보하는데 한계가 있다는 것이다. In other words, the conventional U-shaped contact surface profile is effective in reducing contact resistance, but as the integration of semiconductor devices progresses, the contact hole decreases as the size of the contact hole decreases. The type of contact surface is limited in securing a desired contact resistance.

만약 소망하는 콘택저항을 확보하기 위해 콘택면적을 증가시킬 목적으로 기판의 손실 두께를 두껍게 하는 경우 접합영역에 해당하는 기판의 총 두께가 감소하여 접합누설 전류가 증가하게 되므로 소자의 리프레쉬 특성이 열화되는 문제가 유발된다. If the loss thickness of the substrate is thickened for the purpose of increasing the contact area to secure the desired contact resistance, the total thickness of the substrate corresponding to the junction region decreases, resulting in an increase in the junction leakage current. The problem is caused.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, SAC 공정에서 랜딩플러그용 콘택홀 형성을 위한 식각공정시 리프레쉬 열화의 문제 없이 콘택저항을 개선할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다. Accordingly, the present invention has been made to solve the above-mentioned problems, a method of manufacturing a semiconductor device that can improve the contact resistance without the problem of refresh degradation during the etching process for forming the landing plug contact hole in the SAC process The purpose is to provide.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 수 개의 게이트 및 접합영역이 형성된 반도체기판을 제공하는 단계; 상기 기판 결과물의 전면 상에 식각정지용 질화막과 층간절연막을 차례로 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 수 개의 게이트 및 그들 사이 접합영역 상에 형성된 식각정지용 질화막 부분을 노출시키는 단계; 상기 결과물 상에 버퍼산화막을 형성하는 단계; 및 상기 버퍼산화막과 그 아래의 식각정지용 질화막을 식각하여 수 개 의 게이트 및 상기 게이트 사이의 접합영역을 동시에 노출시키는 콘택홀을 형성하는 단계;를 포함하며, 상기 버퍼산화막과 식각정지용 질화막의 식각은 RIE 방식에 따라 350∼450W의 바이어스 및 40∼45mT의 압력을 사용하고, 식각가스로서 CF4, CHF3 및 Ar을 각각 5∼10sccm, 20∼30sccm 및 120∼180sccm을 플로우시켜 수행하는 것을 특징으로 한다.The semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of providing a semiconductor substrate formed with several gates and junction regions; Sequentially forming an etch stop nitride film and an interlayer insulating film on the entire surface of the substrate resultant; Selectively etching the interlayer insulating film to expose portions of the nitride film for etching stop formed on several gates and a junction region therebetween; Forming a buffer oxide film on the resultant product; And etching the buffer oxide film and the etch stop nitride film thereunder to form contact holes for simultaneously exposing a plurality of gates and a junction region between the gates. The etching of the buffer oxide film and the etch stop nitride film includes: According to the RIE method, a bias of 350 to 450 W and a pressure of 40 to 45 mT are used, and CF 4, CHF 3, and Ar are flowed by 5 to 10 sccm, 20 to 30 sccm, and 120 to 180 sccm, respectively, as an etching gas.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.3A to 3D are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 3a를 참조하면, 소자분리막(301)이 구비되고, 스페이서(306)를 포함한 수 개의 게이트(305) 및 접합영역(307)이 형성된 반도체기판(300)을 마련한다. 그런다음, 상기 기판 결과물 상에 기판 보호용 식각정지막으로서 질화막(308)을 형성하고, 계속해서, 상기 식각정지용 질화막(308) 상에 층간절연막(309)을 형성한 후, 그 표면을 평탄화시킨다.Referring to FIG. 3A, a semiconductor substrate 300 including a device isolation layer 301 and a plurality of gates 305 including a spacer 306 and a junction region 307 is provided. Then, a nitride film 308 is formed on the substrate resultant as an etch stop film for protecting the substrate, and then an interlayer insulating film 309 is formed on the etch stop nitride film 308, and then the surface thereof is planarized.

도면에서 미설명된 도면부호 302는 게이트 절연막을, 303은 게이트 도전막을, 그리고 304는 게이트 하드마스크막을 각각 나타낸다. Reference numeral 302 in the drawings denotes a gate insulating film, 303 a gate conductive film, and 304 a gate hard mask film.

도 3b를 참조하면, 기판 결과물 상에 랜딩플러그콘택 형성을 위한 감광막패턴(310)을 형성한 후, 노출된 층간절연막(309) 부분을 식각하여, 수 개의 게이트(305) 및 그들 사이 접합영역(307) 상에 형성된 식각정지용 질화막(308) 부분을 노 출시킨다. Referring to FIG. 3B, after forming the photoresist pattern 310 for forming the landing plug contact on the substrate resultant, the exposed portion of the interlayer insulating layer 309 is etched to form several gates 305 and a junction region therebetween. The etch stop nitride film 308 formed on 307 is exposed.

도 3c를 참조하면, 감광막패턴(310)을 제거한 상태에서, 결과물 상에 버퍼산화막(311)을 형성한 후, 상기 버퍼산화막(311)과 그 아래의 식각정지용 질화막(308)을 차례로 식각하여 수 개의 게이트(305) 및 상기 게이트(305) 사이의 접합영역(307)을 동시에 노출시키는 랜딩플러그용 콘택홀(H)을 형성한다. Referring to FIG. 3C, after the photoresist pattern 310 is removed, the buffer oxide film 311 is formed on the resultant, and then the buffer oxide film 311 and the etch stop nitride film 308 are sequentially etched. A landing plug contact hole H for simultaneously exposing the gates 305 and the junction region 307 between the gates 305 is formed.

여기서, 상기 버퍼산화막(311)과 식각정지용 질화막(308)의 식각은 RIE 방식에 따라 350∼450W의 바이어스 및 40∼45mT의 압력을 사용하고, 식각가스로서 CF4, CHF3 및 Ar을 각각 5∼10sccm, 20∼30sccm 및 120∼180sccm을 플로우시켜 수행한다. Here, the etching of the buffer oxide film 311 and the nitride film 308 for etch stop uses a 350-450W bias and a pressure of 40-45mT according to the RIE method, and CF4, CHF3 and Ar are 5-10 sccm, respectively, as an etching gas. , 20-30 sccm and 120-180 sccm are flowed out.

이와 같이, 본 발명은 상기 랜딩플러그용 콘택홀(H) 형성을 위한 식각시 50G의 마그네틱 플럭스(Magnetic Flux)를 사용하는 종래의 MERIE 방식 대신에 마그네픽 플럭스(Magnetic Flux)를 전혀 사용하지 않는 RIE 방식을 적용함으로써 식각 속도를 늦추어 플라즈마의 직진성을 완화시키고, 또한 CF4 대비 CHF3의 플로우양을 증가시켜 식각 가스의 계열을 종래의 C-C-F 계열에서 C-H-F 계열로 변환시켜 식각공정시 폴리머(polymer) 발생양을 증가시킴으로써 등방성식각 특성을 유도하고, 아울러 바이어스 파워를 종래의 500W에서 350W 수준으로 낮추고 챔버의 압력을 종래의 35mT에서 45mT 수준으로 증가시킴으로써 식각 가스의 평균 자유 경로(mean free path)를 감소시켜 등방성식각을 유도하였다. As described above, the present invention is a RIE that does not use any magnetic flux instead of the conventional MERIE method using 50G magnetic flux when etching the contact hole H for forming the landing plug. The method reduces the linearity of the plasma by slowing down the etching rate, and increases the flow amount of CHF3 compared to CF4, and converts the etching gas series from the conventional CCF series to the CHF series to reduce the amount of polymer generated during the etching process. Increasing isotropic etching characteristics, while reducing the bias power from conventional 500W to 350W and increasing the chamber pressure from conventional 35mT to 45mT, reducing the mean free path of the etch gas Induced.

이 경우, 상기 식각시 손실되는 기판의 프로파일(profile)은, B영역에 도시된 바와 같이, 종래의 U자 형태 보다 양측으로 확장된 형태를 갖게 된다. In this case, the profile of the substrate lost during the etching, as shown in the region B, has a form that is extended to both sides than the conventional U-shape.

그러므로, 본 발명의 방법을 따르면 랜딩플러그용 콘택홀(H) 형성을 위한 식각시 손실되는 기판의 두께를 증가시키지 않더라도 접합영역에서의 콘택면적을 증가시킬 수 있다. Therefore, according to the method of the present invention, it is possible to increase the contact area in the junction region without increasing the thickness of the substrate lost during the etching for forming the landing plug contact hole (H).

도 3d를 참조하면, 상기와 같이 형성된 콘택홀(H)이 완전 매립되도록 기판 결과물 상에 플러그용 도전막을 증착한 후, 상기 게이트 하드마스크막(304)이 노출될 때까지 플러그용 도전막을 CMP하여 게이트들(305) 사이에 랜딩플러그(312)를 형성한다. Referring to FIG. 3D, after the plug conductive film is deposited on the substrate to completely fill the contact hole H formed as described above, the plug conductive film is CMP until the gate hard mask layer 304 is exposed. A landing plug 312 is formed between the gates 305.

도 4는 전술한 본 발명의 실시예에 따라 제조한 반도체 소자의 단면도로서, 종래 기술에 따른 도 2의 A'영역과 본 발명에 따른 도 4의 B'영역을 비교하여 볼 때, 식각시 손실되는 기판의 두께가 동일하더라도 본 발명의 경우 종래에 비해 좌우 양측으로 더 많은 식각 손실이 발생하므로 종래에 비해 콘택면적이 증가됨을 확인할 수 있다. 이에 따라, 본 발명에서는 종래 대비 콘택면적이 약 15% 이상 증가된다. FIG. 4 is a cross-sectional view of a semiconductor device manufactured according to an exemplary embodiment of the present invention as described above. FIG. 4 illustrates a loss in etching when a region A ′ of FIG. 2 is compared with a region B ′ of FIG. 4 according to the present invention. Even if the thickness of the substrate is the same, more etching losses occur in both the right and left sides than in the case of the present invention. Accordingly, in the present invention, the contact area is increased by about 15% or more.

이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 반도체 소자를 제조한다. Subsequently, although not shown, the semiconductor device of the present invention is manufactured by sequentially performing a subsequent series of known processes.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 랜딩플러그용 콘택홀 형성을 위한 식각공정시 종래의 MERIE 방식 대신에 RIE 방식을 적용하고 바이어스 파워와 챔버 압력 및 가스의 플로우양을 조절하여, 플라즈마의 직진성을 완화시키고 등방성식각 특성을 유도함으로써, 상기 식각시 발생하는 기판의 손실 프로파일(profile)을 종래의 그것보다 좌우 양측으로 확장되도록 만들 수 있고, 이에 따라, 손실되는 기판의 두께를 증가시키지 않더라도 접합영역에서의 콘택면적을 증가시킬 수 있다. 그러므로, 본 발명은 기판의 손실 두께 증가에 따른 리프레쉬 특성 열화 문제 없이 접합영역에서의 콘택저항을 감소시킬 수 있고, 소자의 신뢰성 및 제조 수율을 향상시킬 수 있다. As described above, the present invention applies the RIE method instead of the conventional MERIE method during the etching process for forming the landing plug contact hole, and adjusts the bias power, the chamber pressure and the amount of gas flow, thereby reducing the straightness of the plasma. By inducing the isotropic etching characteristic, the loss profile of the substrate generated during the etching can be extended to both the right and left sides of the conventional one, and thus, the contact in the junction region without increasing the thickness of the substrate lost. You can increase the area. Therefore, the present invention can reduce the contact resistance in the junction region without the problem of deterioration of the refresh characteristics due to the increase of the loss thickness of the substrate, and can improve the reliability and manufacturing yield of the device.

Claims (1)

수 개의 게이트 및 접합영역이 형성된 반도체기판을 제공하는 단계; Providing a semiconductor substrate on which several gates and junction regions are formed; 상기 기판 결과물의 전면 상에 식각정지용 질화막과 층간절연막을 차례로 형성하는 단계; Sequentially forming an etch stop nitride film and an interlayer insulating film on the entire surface of the substrate resultant; 상기 층간절연막을 선택적으로 식각하여 수 개의 게이트 및 그들 사이 접합영역 상에 형성된 식각정지용 질화막 부분을 노출시키는 단계; Selectively etching the interlayer insulating film to expose portions of the nitride film for etching stop formed on several gates and a junction region therebetween; 상기 결과물 상에 버퍼산화막을 형성하는 단계; 및Forming a buffer oxide film on the resultant product; And 상기 버퍼산화막과 그 아래의 식각정지용 질화막을 식각하여 수 개의 게이트 및 상기 게이트 사이의 접합영역을 동시에 노출시키는 콘택홀을 형성하는 단계;를 포함하며,And etching the buffer oxide film and an etch stop nitride film thereunder to form contact holes for simultaneously exposing several gates and a junction region between the gates. 상기 버퍼산화막과 식각정지용 질화막의 식각은 RIE 방식에 따라 350∼450W의 바이어스 및 40∼45mT의 압력을 사용하고, 식각가스로서 CF4, CHF3 및 Ar을 각각 5∼10sccm, 20∼30sccm 및 120∼180sccm을 플로우시켜 수행하는 것을 특징으로 하는 반도체 소자의 제조방법. The buffer oxide film and the etching stop nitride film are etched using a bias of 350 to 450 W and a pressure of 40 to 45 mT according to the RIE method, and 5 to 10 sccm, 20 to 30 sccm, and 120 to 180 sccm of CF4, CHF3 and Ar, respectively, as an etching gas. Method of manufacturing a semiconductor device, characterized in that performed by flowing.
KR1020050075803A 2005-08-18 2005-08-18 Method of manufacturing semiconductor device KR20070021509A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050075803A KR20070021509A (en) 2005-08-18 2005-08-18 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050075803A KR20070021509A (en) 2005-08-18 2005-08-18 Method of manufacturing semiconductor device

Publications (1)

Publication Number Publication Date
KR20070021509A true KR20070021509A (en) 2007-02-23

Family

ID=43653528

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050075803A KR20070021509A (en) 2005-08-18 2005-08-18 Method of manufacturing semiconductor device

Country Status (1)

Country Link
KR (1) KR20070021509A (en)

Similar Documents

Publication Publication Date Title
US10134639B2 (en) Semiconductor structure having contact holes between sidewall spacers
CN100550320C (en) Make the method for semiconductor device
US7879726B2 (en) Methods of forming semiconductor devices using selective etching of an active region through a hardmask
US7575974B2 (en) Method for fabricating semiconductor device including recess gate
KR20070021509A (en) Method of manufacturing semiconductor device
US20090035916A1 (en) Method for manufacturing semiconductor device having fin gate
KR20070003136A (en) Semiconductor device with recess gate and method for manufacturing the same
KR100945225B1 (en) Method for fabrication of semiconductor device
KR20070035903A (en) Method for forming semiconductor device
KR100390815B1 (en) A forming method of gate electrode
KR100745058B1 (en) Method for forming self align contact hole of semiconductor device
KR100532967B1 (en) Method of manufacturing bit line of semiconductor device
KR101024252B1 (en) Method for fabrication of semiconductor device
KR100681207B1 (en) A method for forming a contact plug in semiconductor device
KR100745052B1 (en) Method for forming the landing plug contact hole in semiconductor device
KR100735607B1 (en) Method for fabricating pad poly
KR100844984B1 (en) Semiconductor device and method for manufacturing the same with recess gate of t shape
KR100547247B1 (en) Method for fabricating semiconductor memory device
KR100997435B1 (en) Method for manufacturing semiconductor device with saddle type transistor
KR20090021962A (en) Method for fabricating gate pattern
KR100673883B1 (en) Method for forming contact plug of semiconductor device
KR20090035146A (en) Method of manufacturing a memory device
KR20070098341A (en) Method for fabircating the same of semiconductor device in contact hole of high aspect ratio
KR20060113265A (en) Method for manufacturing semiconductor device using recess gate process
KR20090070965A (en) Method for fabricating semiconductor device

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination