KR20070019133A - 액정표시장치 - Google Patents

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KR20070019133A
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Abstract

화질을 향상시킬 수 있는 액정표시장치가 개시된다.
본 발명에 따른 액정표시장치는 복수의 게이트라인과 데이터라인에 의해 정의된 픽셀이 배열된 액정패널과, 상기 액정패널의 홀수번째 게이트라인을 구동하는 제 1 게이트 드라이버와, 상기 액정패널의 짝수번째 게이트라인을 구동하는 제 2 게이트 드라이버를 포함하고, 상기 제 1 및 제 2 게이트 드라이버는 상기 액정패널의 양측에 배치되고, 상기 홀수번째 게이트라인 상의 각 화소에는 서로 상이한 스토리지 캐패시터가 형성되고, 상기 짝수번째 게이트라인 상의 각 화소에는 서로 상이한 스토리지 캐패시터가 형성된다.
킥백전압(ㅿVp), 플리커, 스토리지 전극

Description

액정표시장치{Liquid crystal display device}
도 1은 종래의 액정표시장치의 일부를 상세히 나타낸 도면.
도 2은 도 1의 액정패널에 인가되는 전압을 나타낸 파형도.
도 3은 게이트라인으로 공급된 스캔신호들의 신호왜곡을 나타낸 도면.
도 4는 본 발명의 실시예에 따른 액정표시장치를 나타낸 도면.
도 5a는 도 4의 본 발명의 액정표시장치의 제 1 실시예에 따른 기수번째 게이트라인의 픽셀단의 일부를 나타낸 도면.
도 5b는 도 4의 본 발명의 액정표시장치의 제 1 실시예에 따른 우수번째 게이트라인의 픽셀단의 일부를 나타낸 도면.
도 6a는 도 4의 본 발명의 액정표시장치의 제 2 실시예에 따른 기수번째 게이트라인의 픽셀단의 일부를 나타낸 도면.
도 6b는 도 4의 본 발명의 액정표시장치의 제 2 실시예에 따른 우수번째 게이트라인의 픽셀단의 일부를 나타낸 도면.
도 7a는 도 4의 본 발명의 액정표시장치의 제 3 실시예에 따른 기수번째 게이트라인의 픽셀단의 일부를 나타낸 도면.
도 7b는 도 4의 본 발명의 액정표시장치의 제 3 실시예에 따른 우수번째 게이트라인의 픽셀단의 일부를 나타낸 도면.
<도면의 주요부분에 대한 간단한 설명>
101, 201, 301:게이트라인 102:액정패널
103, 203, 303:데이터라인 104a:제 1 게이트 드라이버
104b:제 2 게이트 드라이버 105, 205, 305:공통라인
106:데이터 드라이버 107, 207, 307:게이트 전극
108:타이밍 컨트롤러 109, 209, 309:액티브층
111, 211, 311:소스전극 113, 213, 313:드레인 전극
115a ~ 115c, 215a ~ 215c, 315a ~ 315c:제 1 내지 제 3 스토리지 전극
115d ~ 115f, 215d ~ 215f, 315d ~ 315f:제 4 내지 제 6 스토리지 전극
117, 217:화소전극
215g ~ 215i:제 7 내지 제 9 스토리지 전극
215j ~ 215l:제 10 내지 제 12 스토리지 전극
317a ~ 317c:제 1 내지 제 3 화소전극
317d ~ 317f:제 4 내지 제 6 화소전극
본 발명은 액정표시장치에 관한 것으로 특히, 화질을 향상시킬 수 있는 액정표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하 고 있다. 이에 부응하여 근래에는 LCD(Liquid Crystal Display device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display) 등 여러가지 평판표시장치가 연구되어 왔고 일부는 이미 여러장비에서 표시장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력 등의 장점으로 인하여 이동형 화상 표시장치의 용도로 브라운관(CRT)을 대체하면서 LCD(이하, '액정표시장치'라 함)가 가장 널리 사용되고 있으며, 액정표시장치는 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 텔레비전 모니터 등으로 다양하게 개발되고 있다.
액정표시장치는 액정의 광학적 이방성과 분극성질을 이용하여 화상을 표시한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다. 따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자 배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛의 편광상태를 변화시켜 화상정보를 표현할 수 있다.
도 1은 종래의 액정표시장치의 일부를 상세히 나타낸 도면이다.
도 1에 도시된 바와 같이, 종래의 액정패널(2)에는 게이트라인(1)과 데이터라인(3)이 수직으로 교차 배열되고 상기 게이트라인(1)과 동일한 재질로 이루어진 공통라인(5)이 상기 게이트라인(1)과 평행하게 배열된다. 또한, 상기 게이트라인(1)과 데이터라인(3)의 교차부에는 박막트랜지스터(TFT)가 형성되어 있다.
상기 박막트랜지스터(TFT)는 상기 게이트라인(1)과 일체로 형성된 게이트 전 극(7)과, 액티브층(9)과, 상기 데이터라인(3)과 동일한 재질로 이루어져 서로 간에 소정 간격 이격되어 있는 소스전극(11) 및 드레인 전극(13)으로 이루어져 있다. 상기 드레인 전극(13)은 드레인 컨택홀(H1)을 통해 전기적으로 화소전극(17)에 연결되어 있다.
상기 공통라인(5)은 상기 게이트라인(1)과 동일 공정을 통해 형성되는데 상기 공통라인(5) 상에는 상기 데이터라인(3)과 동일한 재질로 이루어진 스토리지 전극(15)이 형성된다. 이로인해, 상기 스토리지 전극(15)과 상기 공통라인(5) 사이에 스토리지 캐패시터(Cst)가 형성하게 된다.
상기 스토리지 전극(15)은 상기 공통라인(5) 뿐만 아니라 상기 화소전극(17)과 중첩 되기 때문에 상기 화소전극(17)과의 사이에서도 스토리지 캐패시터(Cst)가 형성된다.
상기 화소전극(17)은 상기 데이터라인(3)으로부터 공급된 데이터 전압(Vd)을 상기 스토리지 캐패시터(Cst)를 통해 한 프레임 동안 유지하게 된다. 즉, 게이트라인(1)으로 게이트 하이 전압(VGH)이 공급되는 순간에 상기 데이터라인(3)을 통해 공급된 데이터 전압(Vd)은 상기 화소전극(17)에서 화소전압(Vp)으로 충전된다.
연속하여 상기 게이트라인(1)으로 게이트 로우 전압(VGL)이 공급되면 상기 화소전극(17)에 충전된 화소전압(Vp)은 도 2에 도시된 바와 같이, 그에 영향을 받아 킥백전압(ㅿVp) 만큼의 전압강하가 된다. 즉, 게이트 하이 전압(VGH)에서 게이트 로우 전압(VGL)이 전이될 때, 킥백전압(ㅿVp)만큼 전압강화된 화소전압(Vp)이 화소전극(17)에 충전되게 된다. 특히, 상기 킥백전압(ㅿVp)은 상기 복수의 게이트 라인(GL1 ~ GLn+1)에서 상이하게 나타나 플리커 등과 같은 화질저하를 초래하게된다. 이에 대한 상세한 설명은 첨부된 도면을 통해 설명한다.
도 3은 게이트라인으로 공급된 스캔신호들의 신호왜곡을 나타낸 도면이다.
도 3에 도시된 바와 같이, 액정패널(2)은 표시영역(A)과 비표시영역(B)으로 구분된다. 상기 표시영역(A)은 소정의 화상을 표시하고 복수의 게이트라인(GL1 ~ GLn+1)과 데이터라인(미도시)이 배열되어 있다. 상기 비표시영역(B)에는 상기 게이트라인(GL1 ~ GLn)을 구동하는 제 1 및 제 2 게이트 드라이버(4a, 4b) 및 여러가지 구동회로(미도시) 들이 내장되어 있다.
상기 제 1 게이트 드라이버(4a)는 상기 복수의 게이트라인(GL1 ~ GLn+1)들 중 기수번째 게이트라인(GL1, GL3, .. ,GLn)과 연결되고 상기 제 2 게이트 드라이버(4b)는 우수번째 게이트라인(GL2, GL4, .., GLn+1)과 연결된다.
상기 제 1 게이트 드라이버(4a)에는 종속 연결된 복수의 쉬프트 레지스터(S/R1, S/R3..,S/Rn)가 내장되어 있고 상기 제 2 게이트 드라이버(4b)에는 종속 연결된 쉬프트 레지스터(S/R2, S/R4,..,S/Rn+1)가 내장되어 있다.
상기 제 1 쉬프트 레지스터(S/R1)는 제 1 게이트라인(GL1)과 연결되어 있다. 각 쉬프트 레지스터(S/R1, S/R3..,S/Rn)에는 대응하는 기수번째 게이트라인(GL1, GL3, .. ,GLn)이 연결된다. 마찬가지로 각 쉬프트 레지스터(S/R2, S/R4,..,S/Rn+1)에는 대응하는 우수번째 게이트라인(GL2, GL4, .., GLn+1)에 연결된다. 상기 제 1 쉬프트 레지스터(S/R1)는 제 1 게이트라인(GL1)과 연결되어 상기 제 1 쉬프트 레지스터(S/R1)를 통해 상기 제 1 게이트라인(GL1)으로 스캔신호가 공급된다.
상기 제 1 게이트라인(GL1)의 첫번째 픽셀단과 마지막 픽셀단으로 공급되는 스캔신호들 사이에는 차이가 발생하게 된다. 상기 첫번째 픽셀단으로 공급된 스캔신호는 왜곡이 발생하지 않지만 상기 제 1 게이트라인(GL1)의 라인 저항과 축적된 기생용량(Cgs, Cgd) 등으로 인해 상기 마지막 픽셀단의 스캔신호에서 왜곡이 발생하게 된다.
즉, 제 1 시프트 레지스터(S/R1)에 인접한 제 1 게이트라인(GL1)의 좌측 픽셀단에는 완전한 구형파의 스캔신호가 공급되는데 반해, 제 1 쉬프트 레지스터(S/R1)로부터 멀리 이격된 제 1 게이트라인(GL1)의 우측 픽셀단에는 구형파가 아닌 신호 지연된 파형의 스캔신호가 공급된다.
이에따라, 상기 액정패널(2)의 좌측 픽셀단에서 발생하는 킥백전압(ㅿVp)과 상기 액정패널(2)의 우측 픽셀단에서 발생하는 킥백전압(ㅿVp) 사이에 편차가 생긴다.
또한, 제 2 쉬프트 레지스터(S/R2)는 제 2 게이트라인(GL2)과 연결되어 상기 제 2 쉬프트 레지스터(S/R2)를 통해 상기 제 2 게이트라인(GL2)으로 스캔신호가 공급된다.
상기 제 2 게이트라인(GL2)의 첫번째 픽셀단과 마지막 픽셀단으로 공급되는 스캔신호들 사이에는 상기 제 1 게이트라인(GL1)과 마찬가지로 차이가 발생하게 된다. 이로인해, 상기 액정패널(2)의 우측 픽셀단에서 발생하는 킥백전압(ㅿVp)과 상기 액정패널(2)의 좌측 픽셀단에서 발생하는 킥백전압(ㅿVp) 사이에 신호왜곡에 따른 편차가 생긴다.
이와 같이, 상기 액정패널(2)에 배열된 복수의 게이트라인(GL1 ~ GLn+1)에서 스캔신호의 왜곡현상이 발생함에 따라 각 게이트라인(GL1 ~ GLan+1)마다 발생하는 킥백전압(ㅿVp) 역시 차이가 생겨서 플리커 현상과 같은 화질저하를 더욱더 초래하는 결과를 가져온다.
본 발명은 픽셀단위로 스토리지 캐패시터의 크기를 달리하여 화질을 향상시킬 수 있는 액정표시장치를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 제 1 실시예에 따른 액정표시장치는 복수의 게이트라인과 데이터라인에 의해 정의된 픽셀이 배열된 액정패널과, 상기 액정패널의 홀수번째 게이트라인을 구동하는 제 1 게이트 드라이버와, 상기 액정패널의 짝수번째 게이트라인을 구동하는 제 2 게이트 드라이버를 포함하고, 상기 제 1 및 제 2 게이트 드라이버는 상기 액정패널의 양측에 배치되고, 상기 홀수번째 게이트라인 상의 각 화소에는 서로 상이한 스토리지 캐패시터가 형성되고, 상기 짝수번째 게이트라인 상의 각 화소에는 서로 상이한 스토리지 캐패시터가 형성된다.
상기 목적을 달성하기 위한 본 발명의 제 2 실시예에 따른 액정표시장치는 복수의 게이트라인과 데이터라인에 의해 정의된 픽셀이 배열된 액정패널과, 상기 액정패널의 홀수번째 게이트라인을 구동하는 제 1 게이트 드라이버와, 상기 액정패널의 짝수번째 게이트라인을 구동하는 제 2 게이트 드라이버를 포함하고, 상기 게이트라인과 평행하게 배열된 공통라인 상에 형성되어 동일한 스토리지 캐패시터를 형성하는 제 1 스토리지 전극과, 상기 게이트라인들 중 전단 게이트라인 상에 형성되어 상이한 스토리지 캐패시터를 형성하는 제 2 스토리지 전극을 포함한다.
상기 목적을 달성하기 위한 본 발명의 제 3 실시예에 따른 액정표시장치는 복수의 게이트라인과 데이터라인에 의해 정의된 픽셀이 배열된 액정패널과, 상기 액정패널의 홀수번째 게이트라인을 구동하는 제 1 게이트 드라이버와, 상기 액정패널의 짝수번째 게이트라인을 구동하는 제 2 게이트 드라이버를 포함하고, 상기 게이트라인과 평행하게 배열된 공통라인 상에 형성되어 동일한 스토리지 캐패시터를 형성하는 스토리지 전극과, 전단 게이트라인과 중첩된 면적으로 인해 상이한 스토리지 캐패시터를 형성하는 화소전극을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 설명한다.
도 4는 본 발명의 실시예에 따른 액정표시장치를 나타낸 도면이다.
도 4에 도시된 바와 같이, 본 발명의 액정표시장치는 소정의 화상을 표시하는 액정패널(102)과, 상기 액정패널(102)을 구동시키기 위한 제 1 및 제 2 게이트 드라이버(104a, 104b) 그리고, 데이터 드라이버(106)와, 상기 데이터 드라이버(106)와 제 1 및 제 2 게이트 드라이버(104a, 104b)를 제어하는 타이밍 컨트롤러(108)를 포함한다.
상기 액정패널(102)에는 복수의 게이트라인(GL1 ~ GLn+1)과 데이터라인(DL1 ~ DLm)이 배열되어 있고 그 교차부에는 스위칭 소자인 박막트랜지스터(TFT)가 형성되어 있다. 상기 박막트랜지스터(TFT)는 상기 게이트라인(GL1 ~ GLn)으로 공급되는 스캐신호에 따라 턴-온(turn-on) 또는 턴-오프(turn-off)하게 된다.
상기 액정패널(102)은 소정의 화상이 표시되는 표시영역(C)과 상기 제 1 및 제 2 게이트 드라이버(104a, 104b)와 도시되지 않은 구동회로들이 구비되는 비표시영역(D)으로 구분되어 있다.
상기 게이트라인(GL1 ~ GLn+1)으로 게이트 하이 전압(VGH)이 공급되면 상기 박막트랜지스터(TFT)는 턴-온(turn-on)되고, 상기 게이트라인(GL1 ~ GLn+1)으로 게이트 로우 전압(VGL)이 공급되면 상기 박막트랜지스터(TFT)는 턴-오프(turn-off)된다.
상기 제 1 게이트 드라이버(104a)에는 종속 연결된 복수의 쉬프트 레지스터(S/R1, S/R3,..,S/Rn)가 내장되어 있고 상기 제 2 게이트 드라이버(104b)에는 종속 연결된 복수의 쉬프트 레지스터(S/R2, S/R4, .., S/Rn+1)가 내장되어 있다.
상기 제 1 게이트 드라이버(104a)는 상기 복수의 게이트라인(GL1 ~ GLn+1) 들 중 기수번째 게이트라인(GL1, GL3, .., GLn)과 연결되어 있고 상기 제 2 게이트 드라이버(104b)는 우수번째 게이트라인(GL2, GL4, .., GLn+1)과 연결되어 있다.
상기 제 1 및 제 2 게이트 드라이버(104a, 104b)는 상기 타이밍 컨트롤러(108)로부터 생성된 게이트 제어신호에 따라 스캔신호 즉, 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)을 상기 게이트라인(GL1 ~ GLn+1)으로 공급한다. 상기 게이트라인(GL1 ~ GLn+1)으로 공급된 스캔신호로 인해 상기 박막트랜지스터(TFT)가 턴-온(turn-on) 또는 턴-오프(turn-off) 하게 된다.
상기 데이터 드라이버(106)는 상기 타이밍 컨트롤러(108)로부터 생성된 데이터 제어신호에 따라 데이터 전압을 상기 데이터라인(DL1 ~ DLm)으로 공급한다. 상 기 데이터 전압은 상기 박막트랜지스터(TFT)가 턴-온(turn-on)되는 순간에 스토리지 캐패시터(Cst)에 충전된다.
상기 타이밍 컨트롤러(108)는 도시되지 않은 시스템으로부터 공급된 수직/수평동기신호(Vsync/Hsync) 및 데이터 이네이블 신호(DE)를 이용하여 상기 게이트 제어신호 및 데이터 제어신호를 생성한다.
도 5a는 도 4의 본 발명의 액정표시장치에서 제 1 실시예에 따른 기수번째 게이트라인의 픽셀단의 일부를 나타낸 도면이다.
도 5a에 도시된 바와 같이, 기수번째 게이트라인(GL1, GL3, .., GLn) 중에 하나인 제 3 게이트라인(101, GL3)과 데이터라인(103)이 교차로 배열되어 제 1 내지 제 3 픽셀단(P1 ~ P3)을 형성한다.
상기 제 1 내지 제 3 픽셀단(P1 ~ P3) 각각에는 박막트랜지스터(TFT)와 화소전극(117)이 형성된다. 상기 박막트랜지스터(TFT)는 상기 제 3 게이트라인(101, GL3)과 일체로 형성된 게이트 전극(107)과, 액티브층(109)과, 상기 데이터라인(103)과 일체로 형성되어 소정 간격 이격된 소스전극 및 드레인 전극(111, 113)을 포함하여 구성된다.
상기 각각의 박막트랜지스터(TFT)의 드레인 전극(113)은 제 1 컨택홀(H1)을 통해 화소전극(117)과 연결되어 있다. 또한, 상기 제 1 내지 제 3 픽셀단(P1 ~ P3)에는 상기 제 3 게이트라인(101, GL3)과 동일한 재질로 이루어져 평행하게 공통라인(105)이 형성된다. 즉, 상기 공통라인(105)은 인접하는 게이트라인 사이에서 평행하게 배열될 수 있다.
상기 제 1 픽셀단(P1)의 공통라인(105) 상에는 상기 데이터라인(103)과 동일한 재질로 이루어진 제 1 스토리지 전극(115a)이 형성되어 있다. 상기 제 1 스토리지 전극(115a)은 제 2 컨택홀(H2)을 통해 상기 화소전극(117)과 연결된다.
상기 제 2 픽셀단(P2)의 공통라인(105) 상에도 상기 제 1 픽셀단(P1)과 마찬가지로 제 2 스토리지 전극(115b)이 형성되어 있고 제 2 컨택홀(H2)을 통해 화소전극(117)과 연결되어 있다.
상기 제 3 픽셀단(P3)의 공통라인(105) 상에도 상기 제 1 및 제 2 픽셀단(P1, P2)과 마찬가지로 제 3 스토리지 전극(115c)이 형성되어 있고 제 2 컨택홀(H2)을 통해 화소전극(117)과 연결되어 있다.
여기서, 상기 제 1 내지 제 3 스토리지 전극(115a ~ 115c)의 크기는 각각 상이하다. 상기 제 1 스토리지 전극(115a)의 크기가 상기 제 2 및 제 3 스토리지 전극(115b, 115c)의 크기 보다 크고, 상기 제 2 스토리지 전극(115b)의 크기는 상기 제 3 스토리지 전극(115c)의 크기보다 크다.
결국, 제 1 픽셀단(P1)에서 제 3 픽셀단(P3)으로 갈수록 스토리지 캐패시터(Cst)는 작아지게 된다.
이와 같이, 상기 제 3 게이트라인(101, GL3)의 각각의 픽셀단에 구비된 제 1 내지 제 3 스토리지 전극(115a ~ 115c)의 크기를 상이하게 한 이유는 다음과 같다.
상기 제 3 게이트라인(101, GL3)은 기수번째 게이트라인(GL1, GL3, .., GLn)으로써 제 1 게이트 드라이버(104a)로부터 스캔신호가 공급되면, 상기 제 1 픽셀단(P1)의 박막트랜지스터(TFT)로 상기 스캔신호가 제일 먼저 공급된다. 이때, 상기 제 1 픽셀단(P1)으로 공급되는 스캔신호는 어떠한 왜곡도 없는 이상적인 신호이다.
연속하여 상기 제 2 픽셀단(P2)의 박막트랜지스터(TFT)로 상기 스캔신호가 공급되는데, 상기 스캔신호는 상기 제 1 픽셀단(P1)을 통해 라인 저항과 기생용량(Cgs, Cgd)이 축적된 신호로서 소정의 왜곡현상이 발생된 신호이다.
또한 상기 제 3 픽셀단(P3)의 박막트랜지스터(TFT)로 상기 스캔신호가 공급되는데, 이때 상기 스캔신호는 상기 제 1 및 제 2 픽셀단(P1, P2)을 통해 라인 저항과 기생용량(Cgs, Cgd)이 축적된 신호로써 상기 제 2 픽셀단(P2)의 박막트랜지스터(TFT)로 공급된 스캔신호 보다 왜곡이 심한 신호이다.
이때, 상기 제 3 게이트라인(GL3)의 제 1 내지 제 3 픽셀단(P1 ~P3)으로 동일한 데이터 전압이 공급된다고 하자.
이로인해, 상기 제 1 픽셀단(P1)의 화소전극(117)에 충전된 데이터 전압과 상기 제 2 픽셀단(P2)의 화소전극(117)에 충전된 데이터 전압은 다르게 된다. 또한, 상기 제 3 픽셀단(P2)의 화소전극(117)에 충전된 데이터 전압은 상기 제 1 및 제 2 픽셀단(P1, P2)의 화소전극(117)에 충전된 데이터 전압과 다르다.
상기 픽셀단(P1 ~ P3)으로 공급된 데이터 전압들 간에 차이가 발생함으로써 플리커 등과 같은 문제점이 발생하게 된다. 따라서, 본 발명에 따른 액정표시장치는 각각의 픽셀단(P1 ~ P3)의 스토리지 전극(115a ~ 115c)의 크기를 조절하여 상기 플리커 현상을 극복하고자 하는 것이다.
상기 제 1 픽셀단(P1)으로 공급된 스캔신호는 왜곡이 거의 없는 파형이고 이에 따라 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)의 차이가 제 2 및 제 3 픽셀단(P2, P3)으로 공급된 스캔신호의 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)의 차이보다 크다.
상기 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)의 차이가 클수록 플리커 등을 발생시킬 수 있는 킥백전압(ㅿVp)값이 증가하게 된다.
이에 대한 상세한 설명은 수학식 1을 통해 설명한다.
Figure 112005044275371-PAT00001
여기서,
Figure 112005044275371-PAT00002
는 에 킥백전압(ㅿVp)이고
Figure 112005044275371-PAT00003
는 박막트랜지스터(TFT)의 게이트 전극(G)과 소스전극(C) 사이의 캐패시터이다. 또한,
Figure 112005044275371-PAT00004
는 스토리지 캐패시터이고,
Figure 112005044275371-PAT00005
는 액정셀의 캐패시터이며,
Figure 112005044275371-PAT00006
는 게이트 하이 전압이고,
Figure 112005044275371-PAT00007
은 게이트 로우 전압을 나타낸다.
상기 제 1 픽셀단( P1)으로 공급된 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)의 차이가 가장 크므로, 위의 수학식 1을 참고로 하면 상기 제 1 픽셀단(P1)에서 킥백전압(ㅿVp)이 가장 크게 발생하게 된다. 따라서 상기 제 1 픽셀단(P1)의 킥백전압(ㅿVp)을 줄이기 위해서 상기 제 1 스토리지 전극(115a)을 크게 형성하여 스토리지 캐패시터(Cst)를 증가시킨다.
따라서, 상기 제 1 픽셀단(P1)의 스토리지 전극(115a)은 다른 픽셀단(P2, P3)의 스토리지 전극(115b, 115c)보다 크게 형성한다.
이는 상기 제 3 게이트라인(101, GL3)을 포함한 기수번째 게이트라인(GL1, GL3, ..GLn)들의 각각의 픽셀단에 모두 해당되는 것이다.
결국, 기수번째 게이트라인(GL1, GL3, .., GLn)들의 픽셀단의 스토리지 전극의 크기는 스캔신호의 입력측으로부터 마지막 픽셀단으로 갈수록 감소된다. 상기 픽셀단의 스토리지 전극의 크기를 각각 상이하게 하여 킥백전압(ㅿVp)을 보상하여 플리커 등을 극복하여 화질을 향상시킬 수 있다.
도 5b는 도 4의 본 발명의 액정표시장치에서 제 1 실시예에 따른 우수번째 게이트라인의 픽셀단의 일부를 나타낸 도면이다.
도 5b에 도시된 바와 같이, 우수번째 게이트라인(GL2, GL4, .., GLn+1)인 제 2 게이트라인(101, GL2)과 데이터라인(103)이 교차로 배열되어 제 4 내지 제 6 픽셀단(P4 ~ P6)을 형성한다.
상기 제 4 내지 제 6 픽셀단(P4 ~ P6)은 상기 기수번째 게이트라인(GL1, GL3,.., GLn)의 픽셀단에 구비된 박막트랜지스터(TFT)와 동일한 박막트랜지스터(TFT)를 포함한다.
상기 각각의 박막트랜지스터(TFT)의 드레인 전극(113)은 제 1 컨택홀(H1)을 통해 화소전극(117)과 연결되어 있다. 또한, 상기 제 4 내지 제 6 픽셀단(P4 ~ P6)에는 상기 제 2 게이트라인(101, GL2)과 동일한 재질로 이루어져 평행하게 공통라인(105)이 형성된다.
상기 제 4 픽셀단(P4)의 공통라인(105) 상에는 상기 데이터라인(103)과 동일한 재질로 이루어진 제 4 스토리지 전극(115d)이 형성되어 있다. 상기 제 4 스토리지 전극(115d)은 제 2 컨택홀(H2)을 통해 상기 화소전극(117)과 연결된다.
상기 제 5 픽셀단(P5)의 공통라인(105) 상에도 상기 제 4 픽셀단(P4)과 마찬가지로 제 5 스토리지 전극(115e)이 형성되어 있고 제 2 컨택홀(H2)을 통해 화소전극(117)과 연결되어 있다.
상기 제 6 픽셀단(P6)의 공통라인(105) 상에도 상기 제 4 및 제 5 픽셀단(P4, P5)과 마찬가지로 제 6 스토리지 전극(115f)이 형성되어 있고 제 2 컨택홀(H2)을 통해 화소전극(117)과 연결되어 있다.
여기서, 상기 제 4 내지 제 6 스토리지 전극(115d ~ 115f)의 크기는 상기 제 1 내지 제 3 스토리지 전극(도 4a의 115a ~ 115c)의 크기와 마찬가지로 각각 상이하다. 상기 제 4 스토리지 전극(115d)의 크기가 상기 제 5 및 제 6 스토리지 전극(115e, 115f)의 크기 보다 크고, 상기 제 5 스토리지 전극(115e)의 크기는 상기 제 6 스토리지 전극(115f)의 크기보다 크다.
결국, 상기 제 4 픽셀단(P4)에서 제 6 픽셀단(P6)으로 갈수록 스토리지 캐패시터(Cst)는 작아지게 된다.
이와 같이, 상기 제 2 게이트라인(101, GL2)의 픽셀단에 구비된 제 4 내지 제 6 스토리지 전극(115d ~ 115f)의 크기를 상이하게 한 이유는 다음과 같다.
상기 제 2 게이트라인(101, GL2)은 우수번째 게이트라인(GL2, GL4, .., GLn+1)으로써 제 2 게이트 드라이버(104b)로부터 스캔신호가 공급되면, 상기 제 4 픽셀단(P4)의 박막트랜지스터(TFT)로 상기 스캔신호가 제일 먼저 공급된다. 이때, 상기 제 4 픽셀단(P4)으로 공급되는 스캔신호는 어떠한 왜곡도 없는 이상적인 신호이다.
연속하여 상기 제 5 픽셀단(P5)의 박막트랜지스터(TFT)로 상기 스캔신호가 공급되는데, 상기 스캔신호는 상기 제 4 픽셀단(P4)을 통해 라인 저항과 기생용량(Cgs, Cgd)이 축적된 신호로서 소정의 왜곡현상이 발생된 신호이다.
또한 상기 제 6 픽셀단(P6)의 박막트랜지스터(TFT)로 상기 스캔신호가 공급되는데, 이때 상기 스캔신호는 상기 제 4 및 제 5 픽셀단(P4, P5)을 통해 라인 저항과 기생용량(Cgs, Cgd)이 축적된 신호로써 상기 제 5 픽셀단(P5)의 박막트랜지스터(TFT)로 공급된 스캔신호 보다 왜곡이 심한 신호이다.
이때, 상기 제 2 게이트라인(101, GL2)의 제 4 내지 제 6 픽셀단(P4 ~P6)으로 동일한 데이터 전압이 공급된다고 하자.
이로인해, 상기 제 4 픽셀단(P4)의 화소전극(117)에 충전된 데이터 전압과 상기 제 5 픽셀단(P5)의 화소전극(117)에 충전된 데이터 전압은 다르게 된다. 또한, 상기 제 6 픽셀단(P6)의 화소전극(117)에 충전된 데이터 전압은 상기 제 4 및 제 5 픽셀단(P4, P5)의 화소전극(117)에 충전된 데이터 전압과 다르다.
상기 픽셀단(P4 ~ P6)으로 공급된 데이터 전압들 간에 차이가 발생함으로써 플리커 등과 같은 문제점이 발생하게 된다. 따라서, 본 발명에 따른 액정표시장치는 각각의 픽셀단(P4 ~ P6)의 스토리지 전극(115d ~ 115f)의 크기를 조절하여 상기 플리커 현상을 극복하고자 하는 것이다.
상기 제 4 픽셀단(P4)으로 공급된 스캔신호는 왜곡이 거의 없는 파형이고 이에 따라 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)의 차이가 제 5 및 제 6 픽셀단(P5, P6)으로 공급된 스캔신호의 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)의 차이보다 크다.
상기 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)의 차이가 클수록 플리커 등을 발생시킬 수 있는 킥백전압(ㅿVp)값이 증가하게 된다.
상기 제 4 픽셀단( P4)으로 공급된 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)의 차이가 가장 크므로, 위의 수학식 1을 참고로 하면 상기 제 4 픽셀단(P4)에서 킥백전압(ㅿVp)이 가장 크게 발생하게 된다. 따라서 상기 제 4 픽셀단(P4)의 킥백전압(ㅿVp)을 줄이기 위해서 상기 제 4 스토리지 전극(115d)을 크게 형성하여 스토리지 캐패시터(Cst)를 증가시킨다.
따라서, 상기 제 4 픽셀단(P4)의 스토리지 전극(115d)은 다른 픽셀단(P5, P6)의 스토리지 전극(115e, 115f)보다 크게 형성한다.
이는 상기 제 2 게이트라인(101, GL2)을 포함한 우수번째 게이트라인(GL2, GL4, ..GLn+1)들의 각각의 픽셀단에 모두 해당되는 것이다.
결국, 우수번째 게이트라인(GL2, GL4, .., GLn+1)들의 픽셀단의 스토리지 전극의 크기는 스캔신호의 입력측으로부터 마지막 픽셀단으로 갈수록 감소된다. 상기 픽셀단의 스토리지 전극의 크기를 각각 상이하게 하여 킥백전압(ㅿVp)을 보상하여 플리커 등을 극복하여 화질을 향상시킬 수 있다.
도 6a는 도 4의 본 발명의 액정표시장치에서 제 2 실시예에 따른 기수번째 게이트라인의 픽셀단의 일부를 나타낸 도면이다.
도 6a에 도시된 바와 같이, 기수번째 게이트라인(GL1, GL3, .., GLn)인 제 3 게이트라인(201, GL3)과 데이터라인(203)이 교차로 배열되어 제 1 내지 제 3 픽셀단(P1 ~ P3)을 형성한다.
상기 제 1 내지 제 3 픽셀단(P1 ~ P3)은 상기 제 3 게이트라인(201, GL3)과 일체로 형성된 게이트 전극(207)과, 액티브층(209)과, 상기 데이터라인(203)과 일체로 형성되어 소정 간격 이격된 소스전극 및 드레인 전극(211, 213)으로 구성된 박막트랜지스터(TFT)를 각각 포함한다.
상기 각각의 박막트랜지스터(TFT)의 드레인 전극(213)은 제 1 컨택홀(H1)을 통해 화소전극(217)과 연결되어 있다. 또한, 상기 제 1 내지 제 3 픽셀단(P1 ~ P3)에는 상기 제 3 게이트라인(201, GL3)과 동일한 재질로 이루어져 평행하게 공통라인(205)이 형성된다.
상기 제 1 픽셀단(P1)의 공통라인(205) 상에는 상기 데이터라인(203)과 동일한 재질로 이루어진 제 1 스토리지 전극(215a)이 형성되어 있다. 상기 제 1 스토리지 전극(215a)은 제 2 컨택홀(H2)을 통해 상기 화소전극(217)과 연결된다.
또한, 상기 제 1 픽셀단(P1)은 전단 게이트라인(201, GL2) 상에 형성되어 상기 데이터라인(203)과 동일한 재질로 이루어진 제 4 스토리지 전극(215d)을 포함한다. 상기 제 4 스토리지 전극(215d)은 제 3 컨택홀(H3)을 통해 상기 화소전극(217)과 연결된다.
상기 제 2 픽셀단(P2)의 공통라인(205) 상에도 상기 제 1 픽셀단(P1)과 마찬 가지로 제 2 스토리지 전극(215b)이 형성되어 있고 제 2 컨택홀(H2)을 통해 화소전극(217)과 연결되어 있다.
또한, 상기 제 2 픽셀단(P2)은 전단 게이트라인(201, GL2) 상에 형성되어 상기 데이터라인(203)과 동일한 재질로 이루어진 제 5 스토리지 전극(215e)을 포함한다. 상기 제 5 스토리지 전극(215e)은 제 3 컨택홀(H3)을 통해 상기 화소전극(217)과 연결된다.
상기 제 3 픽셀단(P3)의 공통라인(205) 상에도 상기 제 1 및 제 2 픽셀단(P1, P2)과 마찬가지로 제 3 스토리지 전극(215c)이 형성되어 있고 제 2 컨택홀(H2)을 통해 화소전극(217)과 연결되어 있다.
또한, 상기 제 3 픽셀단(P3)은 전단 게이트라인(201, GL2) 상에 형성되어 상기 데이터라인(203)과 동일한 재질로 이루어진 제 6 스토리지 전극(215f)을 포함한다. 상기 제 6 스토리지 전극(215f)은 제 3 컨택홀(H3)을 통해 상기 화소전극(217)과 연결된다.
여기서, 상기 제 1 내지 제 3 스토리지 전극(215a ~ 215c)의 크기는 동일하고, 상기 제 4 내지 제 6 스토리지 전극(215d ~ 215f)의 크기는 각각 상이하다. 상기 제 1 내지 제 3 스토리지 전극(215a ~ 215c)을 더 구비함에 따라 많은 스토리지 캐패시터를 형성하게 되어 위의 수학식에 따라 킥백전압(ㅿVp)을 감소시킬 수 있게된다.
상기 제 4 스토리지 전극(215d)의 크기가 상기 제 5 및 제 6 스토리지 전극(215e, 215f)의 크기 보다 크고, 상기 제 5 스토리지 전극(215e)의 크기는 상기 제 6 스토리지 전극(215f)의 크기보다 크다.
결국, 상기 제 1 픽셀단(P1)에서 제 3 픽셀단(P3)으로 갈수록 스토리지 캐패시터(Cst)가 감소된다.
이와 같이, 상기 제 3 게이트라인(201, GL3)의 픽셀단에 구비된 제 4 내지 제 6 스토리지 전극(215d ~ 215f)의 크기를 상이하게 하는 이유는 위에서 언급한 바와 동일하므로 이에 대한 상세한 설명은 생략하기로 한다.
상기 제 1 픽셀단( P1)으로 공급된 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)의 차이가 가장 크므로, 위의 수학식 1을 참고로 하면 상기 제 1 픽셀단(P1)에서 킥백전압(ㅿVp)이 가장 크게 발생하게 된다. 따라서 상기 제 1 픽셀단(P1)의 킥백전압(ㅿVp)을 줄이기 위해서 상기 제 4 스토리지 전극(215d)을 크게 형성하여 스토리지 캐패시터(Cst)를 증가시킨다.
따라서, 상기 제 1 픽셀단(P1)의 제 4 스토리지 전극(215d)은 다른 픽셀단(P2, P3)의 제 5 및 제 6 스토리지 전극(215e, 215f)보다 크게 형성한다.
이는 상기 제 3 게이트라인(201, GL3)을 포함한 기수번째 게이트라인(GL1, GL3, ..GLn)들의 각각의 픽셀단에 모두 해당되는 것이다.
결국, 기수번째 게이트라인(GL1, GL3, .., GLn)들의 픽셀단의 스토리지 전극의 크기는 스캔신호의 입력측으로부터 마지막 픽셀단으로 갈수록 감소한다. 상기 픽셀단의 스토리지 전극의 크기를 각각 상이하게 하여 킥백전압(ㅿVp)을 보상하여 플리커 등을 극복하여 화질을 향상시킬 수 있다.
도 6b는 도 4의 본 발명의 액정표시장치에서 제 2 실시예에 따른 우수번째 게이트라인의 픽셀단의 일부를 나타낸 도면이다.
도 6b에 도시된 바와 같이, 우수번째 게이트라인(GL2, GL4, .., GLn+1)인 제 2 게이트라인(201, GL2)과 데이터라인(203)이 교차로 배열되어 제 4 내지 제 6 픽셀단(P4 ~ P6)을 형성한다.
상기 제 4 내지 제 6 픽셀단(P4 ~ P6)은 상기 기수번째 게이트라인(GL1, GL3,.., GLn)의 픽셀단에 구비된 박막트랜지스터(TFT)와 동일한 박막트랜지스터(TFT)를 포함한다.
상기 각각의 박막트랜지스터(TFT)의 드레인 전극(213)은 제 1 컨택홀(H1)을 통해 화소전극(217)과 연결되어 있다. 또한, 상기 제 4 내지 제 6 픽셀단(P4 ~ P6)에는 상기 제 2 게이트라인(101, GL2)과 동일한 재질로 이루어져 평행하게 공통라인(205)이 형성된다.
상기 제 4 픽셀단(P4)의 공통라인(205) 상에는 상기 데이터라인(203)과 동일한 재질로 이루어진 제 7 스토리지 전극(215g)이 형성되어 있다. 상기 제 7 스토리지 전극(215g)은 제 2 컨택홀(H2)을 통해 상기 화소전극(217)과 연결된다.
또한, 상기 제 4 픽셀단(P4)은 전단 게이트라인(GL1) 상에 형성되어 상기 데이터라인(203)과 동일한 재질로 이루어진 제 10 스토리지 전극(215j)을 포함한다. 상기 제 10 스토리지 전극(215j)은 제 3 컨택홀(H3)을 통해 상기 화소전극(217)과 연결된다.
상기 제 5 픽셀단(P5)의 공통라인(205) 상에도 상기 제 4 픽셀단(P4)과 마찬가지로 제 8 스토리지 전극(215h)이 형성되어 있고 제 2 컨택홀(H2)을 통해 화소전 극(217)과 연결되어 있다.
또한, 상기 제 5 픽셀단(P5)은 전단 게이트라인(GL1) 상에 형성되어 상기 데이터라인(203)과 동일한 재질로 이루어진 제 11 스토리지 전극(215k)을 포함한다. 상기 제 11 스토리지 전극(215k)은 제 3 컨택홀(H3)을 통해 상기 화소전극(217)과 연결된다.
상기 제 6 픽셀단(P6)의 공통라인(205) 상에도 상기 제 4 및 제 5 픽셀단(P4, P5)과 마찬가지로 제 9 스토리지 전극(215i)이 형성되어 있고 제 2 컨택홀(H2)을 통해 화소전극(217)과 연결되어 있다.
또한, 상기 제 6 픽셀단(P5)은 전단 게이트라인(GL1) 상에 형성되어 상기 데이터라인(203)과 동일한 재질로 이루어진 제 12 스토리지 전극(215l)을 포함한다. 상기 제 12 스토리지 전극(215l)은 제 3 컨택홀(H3)을 통해 상기 화소전극(217)과 연결된다.
여기서, 상기 제 7 내지 제 9 스토리지 전극(215g ~ 215i)의 크기는 각각 동일한다. 상기 제 10 내지 제 12 스토리지 전극(215j ~ 215l)의 크기는 각각 상이하다. 상기 제 10 스토리지 전극(215j)의 크기가 상기 제 11 및 제 12 스토리지 전극(215k, 215l)의 크기 보다 크고, 상기 제 11 스토리지 전극(215k)의 크기는 상기 제 12 스토리지 전극(215l)의 크기보다 크다.
결국, 상기 제 4 픽셀단(P4)에서 제 6 픽셀단(P6)으로 갈수록 스토리지 캐패시터(Cst)는 감소된다.
이와 같이, 상기 제 2 게이트라인(101, GL2)의 픽셀단에 구비된 제 10 내지 제 12 스토리지 전극(215j ~ 215l)의 크기를 상이하게 하는 이유는 위에서 설명한 바와 동일하므로 이에 대한 상세한 설명은 생략한다.
상기 제 4 픽셀단(P4)으로 공급된 스캔신호는 왜곡이 거의 없는 파형이고 이에 따라 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)의 차이가 제 5 및 제 6 픽셀단(P5, P6)으로 공급된 스캔신호의 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)의 차이보다 크다.
상기 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)의 차이가 클수록 플리커 등을 발생시킬 수 있는 킥백전압(ㅿVp)값이 증가하게 된다.
상기 제 4 픽셀단( P4)으로 공급된 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)의 차이가 가장 크므로, 위의 수학식 1을 참고로 하면 상기 제 4 픽셀단(P4)에서 킥백전압(ㅿVp)이 가장 크게 발생하게 된다. 따라서 상기 제 4 픽셀단(P4)의 킥백전압(ㅿVp)을 줄이기 위해서 상기 제 10 스토리지 전극(215j)을 크게 형성하여 스토리지 캐패시터(Cst)를 증가시킨다.
따라서, 상기 제 4 픽셀단(P4)의 제 10 스토리지 전극(215j)은 다른 픽셀단(P5, P6)의 제 11 및 제 12 스토리지 전극(215k, 215l)보다 크게 형성한다.
이는 상기 제 2 게이트라인(201, GL2)을 포함한 우수번째 게이트라인(GL2, GL4, ..GLn+1)들의 각각의 픽셀단에 모두 해당되는 것이다.
결국, 우수번째 게이트라인(GL2, GL4, .., GLn+1)들의 픽셀단의 스토리지 전극의 크기는 스캔신호의 입력측으로부터 마지막 픽셀단으로 갈수록 감소된다. 상기 픽셀단의 스토리지 전극의 크기를 각각 상이하게 하여 킥백전압(ㅿVp)을 보상하여 플리커 등을 극복하여 화질을 향상시킬 수 있다.
또한 도시된 도면과는 달리, 상기 제 1 내지 제 3 스토리지 전극(215a ~ 215c)의 크기를 상이하게 하고 상기 제 4 내지 제 6 스토리지 전극(215d ~ 215f)의 크기를 동일하게 함으로써, 킥백전압(ㅿVp)을 보상하여 플리커 등을 극복하여 화질을 향상시킬 수 있다.
도 7a는 도 4의 본 발명의 액정표시장치의 제 3 실시예에 따른 기수번째 게이트라인의 픽셀단의 일부를 나타낸 도면이다.
도 7a에 도시된 바와 같이, 기수번째 게이트라인(GL1, GL3, .., GLn)인 제 3 게이트라인(301, GL3)과 데이터라인(303)이 교차로 배열되어 제 1 내지 제 3 픽셀단(P1 ~ P3)을 형성한다.
상기 제 1 내지 제 3 픽셀단(P1 ~ P3)은 상기 제 3 게이트라인(301, GL3)과 일체로 형성된 게이트 전극(307)과, 액티브층(309)과, 상기 데이터라인(303)과 일체로 형성되어 소정 간격 이격된 소스전극 및 드레인 전극(311, 313)으로 구성된 박막트랜지스터(TFT)를 각각 포함한다.
상기 각각의 박막트랜지스터(TFT)의 드레인 전극(313)은 제 1 컨택홀(H1)을 통해 제 1 내지 제 3 화소전극(317a ~ 317c)과 연결되어 있다. 또한, 상기 제 1 내지 제 3 픽셀단(P1 ~ P3)에는 상기 제 3 게이트라인(301, GL3)과 동일한 재질로 이루어져 평행하게 공통라인(305)이 형성된다.
본 발명의 제 3 실시예에 관련된 설명 중 위에서 언급한 바와 동일한 내용은 생략한다.
상기 제 1 내지 제 3 픽셀단(P1 ~ P3)의 공통라인(305) 상에 형성된 제 1 내지 제 3 스토리지 전극(315a ~ 315c)의 크기는 동일한다. 상기 제 1 내지 제 3 화소전극(317a ~ 317c)은 전단 게이트라인(GL2)과 중첩되어 있다.
상기 제 1 픽셀단(P1)에 위치하는 제 1 화소전극(317a)은 상기 제 2 및 제 3 픽셀단(P2, P3)에 위치하는 제 2 및 제 3 화소전극(317b, 317c) 보다 전단 게이트라인(GL2)과 가장 많이 중첩되어 있다. 상기 제 2 화소전극(317b)은 상기 제 3 화소전극(317c) 보다 전단 게이트라인(GL2)과 많이 중첩되어 있다.
따라서, 제1 픽셀단(P1)의 제1 화소전극(317a), 제2 픽셀단(P2)의 제2 화소전극(317b) 및 제3 픽셀단(P3)의 제3 화소전극(317c)의 순서로 전단 게이트라인(GL2)에 중첩되는 면적이 작아지므로, 결국 제1 픽셀단(P1)에서 제3 픽셀단(P3)으로 갈수록 스토리지 캐패시터가 작아지게 된다.
상기 기수번째 게이트라인들의 픽셀단의 화소전극과 전단 게이트라인의 중첩되는 면적을 각각 상이하게 하여 킥백전압(ㅿVp)을 보상하여 플리커 등을 극복하여 화질을 향상시킬 수 있다.
도 7b는 도 4의 본 발명의 액정표시장치의 제 3 실시예에 따른 우수번째 게이트라인의 픽셀단의 일부를 나타낸 도면이다.
도 7b에 도시된 바와 같이, 우수번째 게이트라인(GL2, GL4, .., GLn+1)인 제 2 게이트라인(301, GL2)과 데이터라인(303)이 교차로 배열되어 제 4 내지 제 6 픽셀단(P4 ~ P6)을 형성한다.
상기 제 4 내지 제 6 픽셀단(P4 ~ P6)은 상기 제 2 게이트라인(301, GL2)과 일체로 형성된 게이트 전극(307)과, 액티브층(309)과, 상기 데이터라인(303)과 일체로 형성되어 소정 간격 이격된 소스전극 및 드레인 전극(311, 313)으로 구성된 박막트랜지스터(TFT)를 각각 포함한다.
상기 각각의 박막트랜지스터(TFT)의 드레인 전극(313)은 제 1 컨택홀(H1)을 통해 제 4 내지 제 6 화소전극(317d ~ 317f)과 연결되어 있다. 또한, 상기 제 4 내지 제 6 픽셀단(P4 ~ P6)에는 상기 제 2 게이트라인(301, GL2)과 동일한 재질로 이루어져 평행하게 공통라인(305)이 형성된다.
상기 제 4 내지 제 6 픽셀단(P4 ~ P6)의 공통라인(305) 상에 형성된 제 4 내지 제 6 스토리지 전극(315d ~ 315f)의 크기는 동일한다. 상기 제 4 내지 제 6 화소전극(317d ~ 317f)은 전단 게이트라인(GL1)과 중첩되어 있다.
상기 제 4 픽셀단(P4)에 위치하는 제 4 화소전극(317d)은 상기 제 5 및 제 6 픽셀단(P5, P6)에 위치하는 제 5 및 제 6 화소전극(317e, 317f) 보다 전단 게이트라인(GL1)과 가장 많이 중첩되어 있다. 상기 제 5 화소전극(317e)은 상기 제 6 화소전극(317f) 보다 전단 게이트라인(GL1)과 많이 중첩되어 있다.
따라서, 제4 픽셀단(P4)의 제4 화소전극(317d), 제5 픽셀단(P5)의 제5 화소전극(317e) 및 제6 픽셀단(P6)의 제6 화소전극(317f)의 순서로 전단 게이트라인(GL2)에 중첩되는 면적이 작아지므로, 결국 제4 픽셀단(P4)에서 제6 픽셀단(P6)으로 갈수록 스토리지 캐패시터가 작아지게 된다.
상기 우수번째 게이트라인들의 픽셀단의 화소전극과 전단 게이트라인의 중첩되는 면적을 각각 상이하게 하여 킥백전압(ㅿVp)을 보상하여 플리커 등을 극복하여 화질을 향상시킬 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 액정표시장치는 게이트라인별로 스토리지 캐패시터를 각각 상이하게 발생시켜 기생용량등으로 발생하는 킥백전압(ㅿVp)을 균일하게 하여 플리커 등을 극복하여 화질을 향상시킬 수 있다.

Claims (14)

  1. 복수의 게이트라인과 데이터라인에 의해 정의된 픽셀이 배열된 액정패널;
    상기 액정패널의 홀수번째 게이트라인을 구동하는 제 1 게이트 드라이버;
    상기 액정패널의 짝수번째 게이트라인을 구동하는 제 2 게이트 드라이버를 포함하고,
    상기 제 1 및 제 2 게이트 드라이버는 상기 액정패널의 양측에 배치되고, 상기 홀수번째 게이트라인 상의 각 화소에는 서로 상이한 스토리지 캐패시터가 형성되고, 상기 짝수번째 게이트라인 상의 각 화소에는 서로 상이한 스토리지 캐패시터가 형성되는 것을 특징으로 하는 액정표시장치.
  2. 제 1항에 있어서,
    상기 스토리지 캐패시터의 크기는 상기 게이트라인과 평행하게 배열된 공통라인 상에 형성된 스토리지 전극의 크기에 의해 결정되는 것을 특징으로 하는 액정표시장치.
  3. 제 2항에 있어서,
    상기 스토리지 전극의 크기는 상기 홀수번째 게이트라인 상에서 상기 제 1 게이트 드라이버로부터 멀리 이격된 화소일수록 작아지는 것을 특징으로 하는 액정표시장치.
  4. 제 2항에 있어서,
    상기 스토리지 전극의 크기는 상기 짝수번째 게이트라인 상에서 상기 제 2 게이트 드라이버로부터 멀리 이격된 화소일수록 작아지는 것을 특징으로 하는 액정표시장치.
  5. 복수의 게이트라인과 데이터라인에 의해 정의된 픽셀이 배열된 액정패널;
    상기 액정패널의 홀수번째 게이트라인을 구동하는 제 1 게이트 드라이버;
    상기 액정패널의 짝수번째 게이트라인을 구동하는 제 2 게이트 드라이버를 포함하고,
    상기 게이트라인과 평행하게 배열된 공통라인 상에 형성되어 동일한 스토리지 캐패시터를 형성하는 제 1 스토리지 전극과, 상기 게이트라인들 중 전단 게이트라인 상에 형성되어 상이한 스토리지 캐패시터를 형성하는 제 2 스토리지 전극을 포함하는 것을 특징으로 하는 액정표시장치.
  6. 제 5항에 있어서,
    상기 제 1 스토리지 전극은 동일한 크기를 갖고, 상기 제 2 스토리지 전극은 상기 복수의 게이트라인으로 스캔신호가 입력되는 픽셀단부터 마지막 픽셀단까지의 순서로 감소되는 상이한 크기를 갖는 것을 특징으로 하는 액정표시장치.
  7. 제 5항에 있어서,
    상기 제 1 스토리지 전극의 크기는 상기 홀수번째 게이트라인 상의 모든 화소에서 동일하고, 상기 제 2 스토리지 전극의 크기는 상기 홀수번째 게이트라인 상에서 상기 제 1 게이트 드라이버로부터 멀리 이격된 화소일수록 작아지는 것을 특징으로 하는 액정표시장치.
  8. 제 5항에 있어서,
    상기 제 1 스토리지 전극의 크기는 상기 짝수번째 게이트라인 상의 모든 화소에서 동일하고, 상기 제 2 스토리지 전극의 크기는 상기 짝수번째 게이트라인 상에서 상기 제 2 게이트 드라이버로부터 멀리 이격된 화소일수록 작아지는 것을 특징으로 하는 액정표시장치.
  9. 복수의 게이트라인과 데이터라인에 의해 정의된 픽셀이 배열된 액정패널;
    상기 액정패널의 홀수번째 게이트라인을 구동하는 제 1 게이트 드라이버;
    상기 액정패널의 짝수번째 게이트라인을 구동하는 제 2 게이트 드라이버를 포함하고,
    상기 게이트라인과 평행하게 배열된 공통라인 상에 형성되어 동일한 스토리지 캐패시터를 형성하는 스토리지 전극과, 전단 게이트라인과 중첩된 면적으로 인해 상이한 스토리지 캐패시터를 형성하는 화소전극을 포함하는 것을 특징으로 하는 액정표시장치.
  10. 제 9항에 있어서,
    상기 스토리지 전극은 동일한 크기를 갖고, 상기 전단 게이트라인과 중첩된 화소전극의 면적은 상기 복수의 게이트라인으로 스캔신호가 입력되는 픽셀단부터 마지막 픽셀단까지의 순서로 감소되는 것을 특징으로 하는 액정표시장치.
  11. 제 9항에 있어서,
    상기 스토리지 전극의 크기는 상기 홀수번째 게이트라인 상의 모든 화소에서 동일하고, 상기 화소전극의 면적의 크기는 상기 홀수번째 게이트라인 상에서 상기 제 1 게이트 드라이버로부터 멀리 이격된 화소일수록 작아지고 상기 공통라인 상에 형성된 특징으로 하는 액정표시장치.
  12. 제 9항에 있어서,
    상기 스토리지 전극의 크기는 상기 짝수번째 게이트라인 상의 모든 화소에서 동일하고, 상기 화소전극의 면적의 크기는 상기 짝수번째 게이트라인 상에서 상기 제 2 게이트 드라이버로부터 멀리 이격된 화소일수록 작아지는 것을 특징으로 하는 액정표시장치.
  13. 제 2항 제 5항 또는 제 9항의 어느 한 항에 있어서,
    상기 스토리지 전극은 상기 데이터라인과 동일한 재료로 형성되는 것을 특징 으로 하는 액정표시장치.
  14. 제 1항에 있어서,
    상기 제 1 및 제 2 게이트 드라이버는 상기 액정패널의 기판 상에 내장되는 것을 특징으로 하는 액정표시장치.
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