KR100922296B1 - 액정표시장치 - Google Patents

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Abstract

본 발명은 화질을 개선할 수 있도록 한 액정표시장치에 관한 것이다.
본 발명은 데이터가 공급되는 데이터 라인과, 상기 데이터 라인과 소정 간격 이격된 픽셀전극과, 상기 데이터 라인에서 상기 픽셀전극 쪽으로 돌출된 제 1 돌출전극과, 상기 픽셀전극에서 상기 제 1 돌출전극 쪽으로 돌출되고 그 일부가 중첩되는 제 2 돌출전극을 구비하는 것을 특징으로 한다.
이러한 구성에 의하여, 본 발명은 도트 인버젼 구동방식에서 발생되는 부정형 얼룩과, 수평 2도트 인버젼 구동방식에서 발생되는 세로선 현상 및 지그재그 형태로 형성되는 액정셀은 라인 인버젼 구동방식으로 구동시켜 도토 인버젼 구동방식의 효과를 얻는 구동방식에서 발생되는 가로선 현상을 방지할 수 있다. 이에 따라, 본 발명은 액정표시장치의 화질을 향상시킬 수 있게 된다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE}
도 1은 일반적인 액정표시장치의 액정셀을 나타내는 도면.
도 2는 도 1에 도시된 액정셀을 등가적으로 나타내는 회로도.
도 3a 및 도 3b는 도 1에 도시된 액정셀에 공급되는 1도트 인버젼 구동방식의 데이터 극성패턴을 나타내는 도면.
도 4a 및 도 4b는 도 1에 도시된 액정셀에 공급되는 수평 2도트 인버젼 구동방식의 데이터 극성패턴을 나타내는 도면.
도 5는 도 1에 도시된 데이터 라인과 픽셀전극 간의 얼라인 편차를 나타내는 도면.
도 6은 본 발명의 실시 예에 따른 액정표시장치의 액정셀을 나타내는 도면.
도 7은 도 6에 도시된 A부분에서 발생되는 데이터 라인과 픽셀전극 간의 얼라인 편차에 의한 부가 커패시터의 커패시턴스를 나타내는 도면.
도 8은 도 6에 도시된 A부분에서 발생되는 데이터 라인과 픽셀전극 간의 얼라인 편차에 의한 부가 커패시터의 커패시턴스를 나타내는 도면.
도 9는 본 발명의 다른 실시 예에 따른 액정표시장치의 액정셀을 나타내는 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 좌측픽셀 20 : 우측픽셀
100, 150 : 제 1 돌출전극 102, 152 : 제 2 돌출전극
110, 160 : 부가 커패시터
본 발명은 액정표시장치에 관한 것으로, 특히 화질을 개선할 수 있도록 한 액정표시장치에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다. 액정패널에는 게이트라인들과 데이터라인들이 교차하게 배열되고 그 게이트라인들과 데이터라인들의 교차로 마련되는 영역에 액정셀들이 위치하게 된다. 이 액정패널에는 액정셀들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 마련된다. 화소전극들 각각은 스위칭 소자인 박막 트랜지스터(Thin Film Transistor)의 소스 및 드레인 단자들을 경유하여 데이터라인들 중 어느 하나에 접속된다. 박막트랜지스터의 게이트단자는 데이터전압신호가 1라인분씩의 화소전극들에게 인가되게끔 하는 게이트라인들 중 어느 하나에 접속된다. 이에 따라, 액정표시장치는 액정셀별로 공급된 데이터전압신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 광투과율을 조절함으로써 화상을 표시한다.
도 1 및 도 2를 참조하면, 종래기술의 액정표시장치는 데이터 라인(DL)과 게이트 라인(GL)의 교차부에 형성된 박막 트랜지스터(TFT)와, 액정을 사이에 두고 대면하는 공통전극(Vcom)과 박막 트랜지스터(TFT)에 접속된 픽셀전극(ITO)을 포함한다.
박막 트랜지스터(TFT)는 게이트 라인(GL)에 접속되는 게이트 전극과, 데이터 라인(DL)에 접속되는 소스전극 및 픽셀전극(ITO)에 접속되는 드레인 전극을 구비한다. 이러한, 박막 트랜지스터(TFT)는 게이트 라인(GL)으로부터의 스캔신호, 즉 게이트 하이 전압(VGH)이 공급되는 경우 턴-온되어 데이터 라인(DL)으로부터의 화소 신호를 액정셀에 공급한다. 그리고, 박막 트랜지스터(TFT)는 게이트 라인(GL)으로부터 게이트 로우 전압(VGL)이 공급되는 경우 턴-오프되어 액정셀에 충전된 화소 신호를 유지시키게 된다.
그리고, 액정셀은 충전된 픽셀전극(ITO)이 다음 화소신호가 충전될 때까지 안정적으로 유지되게 하기 위하여 스토리지 커패시터(Cst)를 더 구비한다. 이 스토리지 커패시터(Cst)는 픽셀전극(ITO)과 이전단 게이트 라인(GLn-1) 사이에 형성된다. 이러한 액정셀은 박막 트랜지스터(TFT)를 통해 충전되는 화소신호에 따라 액정의 배열 상태가 가변하여 광투과율을 조절함으로써 계조를 구현하게 된다.
이러한 액정셀은 도 2에 도시된 바와 같이 등가적으로 액정용량 커패시터(Clc)로 표현되며, 데이터 라인(DL)과 픽셀전극(ITO) 사이에는 구조상 인 접하여 있기 때문에 기생 커패시턴스 발생하게 된다. 이러한, 기생 커패시턴스는 m-1 데이터 라인(DLm-1)과 픽셀전극(ITO) 사이의 제 1 기생 커패시턴스(Cdp)와, 픽셀전극(ITO)과 m 데이터 라인(DLm) 사이의 제 2 기생 커패시턴스(Cpd)가 존재하게 된다. 제 1 및 제 2 기생 커패시턴스(Cdp, Cpd) 각각은 액정셀에 화소신호가 충전된 후 데이터 라인(DL)의 전압의 변동과 커패시턴스 커플링(Capacitance Coupling)을 발생시켜 액정셀의 전압을 변동시키게 된다.
이를 상세히 하면, 종래의 액정표시장치의 제조공정 중 픽셀전극의 제조공정과 데이터 라인의 제조공정은 별개의 공정으로 진행되므로 공정상 얼라인(Align)에 편차가 발생할 수 있으며, 제 1 기생 커패시턴스(Cdp) 또는 제 2 커패시턴스(Cpd)의 증가 또는 감소를 가져오게 된다. 이에 따라, 액정패널 상에 부분적으로 제 1 기생 커패시턴스(Cdp) 또는 제 2 커패시턴스(Cpd)의 편차가 다르게 발생됨으로써 액정패널의 휘도 차이로 나타나게 된다. 이러한, 제 1 기생 커패시턴스(Cdp) 또는 제 2 커패시턴스(Cpd)에 의한 픽셀전극(ITO) 전압의 변동치는 아래의 수학식1과 같다.
Figure 112003011085125-pat00001
여기서, Ctotal은 픽셀전극(ITO)의 전체 커패시턴스이다.
이에 따라, 픽셀전극(ITO)이 m-1 데이터 라인(DLm-1) 쪽으로 치우쳐 형성될 경우 상기 수학식 1에 의해서 제 1 기생 커패시턴스(Cdp)의 값은 증가하게 되고, 제 2 커패시턴스(Cpd)의 값은 감소하게 된다. 이 경우, 제 1 기생 커패시턴스(Cdp)에 의한 영향이 제 2 커패시턴스(Cpd)에 의한 영향보다 커지게 된다. 이에 따라, 도 3a 및 도 3b에 도시된 바와 같이, 픽셀전극들 각각에 수평 및 수직 방향으로 인접하는 픽셀전극들 모두와 상반된 데이터 극성패턴을 공급되게 하고 프레임마다 그 데이터 극성패턴의 극성이 반전시켜 공급하는 도트 인버젼 방식(Dot Inversion System)의 경우 픽셀전극의 휘도가 상승(노멀리 화이트(Normally White)되는 결과를 나타나게 되고, 반대의 방향으로 편향이 생겨 제 2 기생 커패시턴스(Cpd) 값이 증가한 부분(휘도가 감소됨)과 비교하여 얼룩의 형태로 나타나게 된다.
또한, 도 4a 및 도 4b에 도시된 바와 같이 데이터 극성패턴이 수평방향으로는 액정셀, 즉 2도트 단위로 바뀌는 반면에 수직방향으로는 1도트 단위로 바뀌도록 구동하는 수평 2도트 인버젼 방식에서는 상술한 바와 같이 제 1 기생 커패시턴스(Cdp)와 제 2 커패시턴스(Cpd)의 편차로 인하여 액정패널 상에 세로선 현상이 나타나게 된다.
이를 상세히 하면, 액정셀이 수평 2 도트 인버젼 방식으로 구동될 경우, 도 5에 도시된 바와 같이 동일한 데이터 신호의 데이터 극성패턴을 가지는 두 개의 픽셀에서 좌측픽셀(10)과 우측픽셀(20)에 대하여 상술한 수학식 1에서와 같이 제 1 기생 커패시턴스(Cdp1) 및 제 2 기생 커패시턴스(Cpd1)의 커패시턴스 커플링에 의한 픽셀전압의 평균 변동치(ΔVp-dp)와, 제 3 기생 커패시턴스(Cdp2) 및 제 4 기생 커패시턴스(Cpd2)의 커패시턴스 커플링에 의한 픽셀전압의 평균 변동치(ΔVp-pd)가 다르게 나타나게 된다.
이에 따라, 우측픽셀(20)에서는 도트 인버젼 구동방식에서와 같이 그 값이 서로 상쇄되는 방향으로 영향을 미치게 된다. 그러나, 좌측픽셀(10)의 경우에 제 3 기생 커패시턴스(Cdp2)의 커패시턴스 커플링에 의한 픽셀전압의 평균 변동치(ΔVp-dp)와 제 4 기생 커패시턴스(Cpd2)의 커패시턴스 커플링에 의한 픽셀전압의 평균 변동치(ΔVp-pd)가 서로 상쇄되지 않고 합쳐지게 되어 우측의 픽셀이 받는 영향과 달라지게 된다.
따라서, 좌측픽셀(10)은 제 1 기생 커패시턴스(Cdp1)와 제 2 기생 커패시턴스(Cpd1)가 같은 경우 우측픽셀(20)의 비하여 2배의 ΔVp-dp 만큼 픽셀 전압의 실효치가 변화가 나타나게 되고, 그 방향은 픽셀 전압이 포지티브(Positive)일 경우에는 낮아지는 쪽으로 변동되며 네가티브(Negative)일 경우에는 높아지는 쪽으로 나타나게 된다. 따라서, 우측픽셀(20)이 더 밝아지는 현상이 나타나게 된다. 이로 인하여, 수평 2도트 인버젼 구동 방식을 이용한 액정표시장치는 액정패널 상에 세로선이 발생하게 된다.
한편, 도시하지 않은 종래의 다른 액정표시장치의 액정셀에서는 박막트랜지스터(TFT)가 게이트라인(GL1 내지 GLn+1)을 따라 지그재그형으로 접속된다. 이에 따라, 게이트라인(GL1 내지 GLn+1)에 의해 구동되는 액정셀들은 해당 게이트라인(GL1 내지 GLn+1)을 기준으로 지그재그형으로 위치하게 된다. 다시 말하여, 동일 수평라인을 구성하는 액정셀들은 칼럼마다 교번하여 서로 다른 게이트라인(GL)에 의해 구동된다. 이에 따라, 게이트라인(GL1 내지 GLn+1) 각각이 구동될 때마다 인접한 두 수평라인에 지그재그형으로 배치된 액정셀들이 구동되므로 수 평라인 각각은 두 게이트라인들에 의해 구동된다. 이를 위하여, 제 n 게이트라인(GLn) 다음에는 제 n+1 게이트라인(GLn+1)이 추가된다.
이러한, 종래의 다른 액정표시장치는 상술한 픽셀전극과 데이터 라인의 제조공정에 의해서 픽셀전극이 데이터 라인으로 치우쳐 형성될 경우, 상술한 바와 같이 제 1 기생 커패시턴스(Cdp)의 값과 제 2 커패시턴스(Cpd)의 값이 다르게 된다. 이에 따라, 액정패널 상에는 수평 방향으로 하나의 게이트 라인 간격으로 휘도의 차이가 발생하는 가로 딤(Dim) 현상이 발생하여 화질이 저하된다.
따라서, 본 발명의 목적은 화질을 개선할 수 있도록 한 액정표시장치를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 액정표시장치는 데이터가 공급되는 데이터 라인과, 상기 데이터 라인과 소정 간격 이격된 픽셀전극과, 상기 데이터 라인에서 상기 픽셀전극 쪽으로 돌출된 제 1 돌출전극과, 상기 픽셀전극에서 상기 제 1 돌출전극 쪽으로 돌출되고 그 일부가 중첩되는 제 2 돌출전극을 구비하는 것을 특징으로 한다.
상기 액정표시장치는 상기 데이터 라인과 교차되는 게이트 라인과, 상기 데이터 라인과 게이트 라인의 교차부에 형성되는 박막 트랜지스터를 더 구비하는 것 을 특징으로 한다.
상기 액정표시장치에서 상기 박막 트랜지스터는 상기 게이트 라인에서 돌출된 게이트 전극과, 상기 데이터 라인에서 돌출된 소스 전극과, 상기 소스 전극과 채널을 형성함과 아울러 상기 픽셀전극에 접속되는 드레인 전극을 구비하는 것을 특징으로 한다.
상기 액정표시장치에서 상기 제 1 돌출전극은 상기 소스 전극에서 상기 게이트 라인 쪽으로 돌출되는 것을 특징으로 한다.
상기 액정표시장치에서 상기 제 2 돌출전극은 상기 픽셀전극에서 상기 게이트 라인 쪽으로 돌출되는 것을 특징으로 한다.
상기 액정표시장치에서 상기 액정표시장치에 공급되는 상기 데이터의 극성패턴은 수평방향으로 상기 하나의 픽셀전극마다 반전되고 수직방향으로 상기 하나의 픽셀전극마다 반전되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 액정표시장치는 데이터가 공급되는 제 1 데이터 라인과, 상기 제 1 데이터 라인과 소정 간격 이격된 제 1 픽셀전극과, 상기 데이터가 공급되는 상기 제 1 데이터 라인과 나란한 제 2 데이터 라인과, 상기 제 2 데이터 라인과 소정 간격 이격된 제 2 픽셀전극과, 상기 제 2 데이터 라인에서 상기 제 2 픽셀전극 쪽으로 돌출된 제 1 돌출전극과, 상기 제 2 픽셀전극에서 상기 제 1 돌출전극 쪽으로 돌출되고 그 일부가 중첩되는 제 2 돌출전극을 구비하는 것을 특징으로 한다.
상기 액정표시장치는 상기 제 1 및 제 2 데이터 라인들과 교차되는 게이트 라인들과, 상기 제 1 및 제 2 데이터 라인들과 게이트 라인들의 교차부마다 형성되는 박막 트랜지스터들을 더 구비하는 것을 특징으로 한다.
상기 액정표시장치에서 상기 박막 트랜지스터는 상기 게이트 라인에서 돌출된 게이트 전극과, 상기 데이터 라인에서 돌출된 소스 전극과, 상기 소스 전극과 채널을 형성함과 아울러 상기 제 2 픽셀전극에 접속되는 드레인 전극을 구비하는 것을 특징으로 한다.
상기 액정표시장치에서 상기 제 1 돌출전극은 상기 소스 전극에서 상기 게이트 라인 쪽으로 돌출되는 것을 특징으로 한다.
상기 액정표시장치에서 상기 제 2 돌출전극은 상기 픽셀전극에서 상기 게이트 라인 쪽으로 돌출되는 것을 특징으로 한다.
상기 액정표시장치에서 상기 액정표시장치에 공급되는 상기 데이터의 극성패턴은 수평방향으로 상기 2개의 픽셀전극마다 반전되고 수직방향으로 상기 하나의 픽셀전극마다 반전되는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 6 내지 9를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 6을 참조하면, 본 발명의 실시 예에 따른 액정표시장치의 액정셀은 데이터 라인(DL)과 게이트 라인(GL)의 교차부에 형성된 박막 트랜지스터(TFT)와, 액정을 사이에 두고 대면하는 공통전극(Vcom)과 박막 트랜지스터(TFT)에 접속된 픽셀전 극(ITO)을 포함한다. 또한, 본 발명의 실시 예에 따른 액정표시장치의 액정셀은 충전된 픽셀전극(ITO)이 다음 화소신호가 충전될 때까지 안정적으로 유지되게 하기 위하여 스토리지 커패시터(Cst)를 더 구비한다. 이 스토리지 커패시터(Cst)는 픽셀전극(ITO)과 이전단 게이트 라인(GLn-1) 사이에 형성된다.
이러한, 본 발명의 실시 예에 따른 액정표시장치의 액정셀은 픽셀전극들 각각에 수평 및 수직 방향으로 인접하는 픽셀전극들 모두와 상반된 데이터 극성패턴을 공급되게 하고 프레임마다 그 데이터 극성패턴의 극성이 반전시켜 공급하는 도트 인버젼 방식(Dot Inversion System)으로 구동된다.
박막 트랜지스터(TFT)는 게이트 라인(GL)에 접속되는 게이트 전극과, 데이터 라인(DL)에 접속되는 소스전극 및 픽셀전극(ITO)에 접속되는 드레인 전극을 구비한다. 이러한, 박막 트랜지스터(TFT)는 게이트 라인(GL)으로부터의 스캔신호, 즉 게이트 하이 전압(VGH)이 공급되는 경우 턴-온되어 데이터 라인(DL)으로부터의 화소 신호를 액정셀에 공급한다. 그리고, 박막 트랜지스터(TFT)는 게이트 라인(GL)으로부터 게이트 로우 전압(VGL)이 공급되는 경우 턴-오프되어 액정셀에 충전된 화소 신호를 유지시키게 된다.
또한, 본 발명의 실시 예에 따른 액정표시장치의 액정셀은 도 7에 도시된 바와 같이 데이터 라인(DL)과 픽셀전극(ITO) 사이에 형성되는 부가 커패시터(110)를 더 구비한다.
부가 커패시터(110)는 데이터 라인(DL)에서 후크 형태로 돌출된 제 1 돌출전극(100)과 픽셀전극(ITO)에서 상기 제 1 돌출전극(100) 쪽으로 돌출되고 그 일부가 중첩되는 제 2 돌출전극(102)를 포함하게 된다. 제 1 돌출전극(100)은 박막 트랜지스터(TFT)의 소스전극에서 제 n 게이트 라인(GLn) 쪽으로 돌출된다. 또한, 제 2 돌출전극(102)은 픽셀전극(ITO)의 상측 모서리 부분에서 제 n 게이트 라인(GLn) 쪽으로 돌출된다. 이에 따라, 제 2 돌출전극(102)과 제 1 돌출전극(100)은 게이트 라인(GL) 상에서 중첩된다. 이러한, 제 2 돌출전극(102)과 제 1 돌출전극(100)의 중첩영역에 따라 부가 커패시터(110)의 커패시턴스 값이 증가 또는 감소하게 된다.
이러한 액정셀은 데이터 라인(DL)과 픽셀전극(ITO) 사이에는 구조상 인접하여 있기 때문에 기생 커패시턴스 발생하게 된다. 이러한, 기생 커패시턴스는 m-1 데이터 라인(DLm-1)과 픽셀전극(ITO) 사이의 제 1 기생 커패시턴스(Cdp)와, 픽셀전극(ITO)과 m 데이터 라인(DLm) 사이의 제 2 기생 커패시턴스(Cpd)가 존재하게 된다. 제 1 및 제 2 기생 커패시턴스(Cdp, Cpd) 각각은 액정셀에 화소신호가 충전된 후 데이터 라인(DL)의 전압의 변동과 커패시턴스 커플링(Capacitance Coupling)을 발생시켜 액정셀의 전압을 변동시키게 된다. 이러한, 제 1 기생 커패시턴스(Cdp)의 증가 또는 감소는 부가 커패시터(110)에 의해서 감소되거나 증가하게 된다. 즉, 부가 커패시터(110)는 제 1 기생 커패시턴스(Cdp)의 값이 증가하면 반대로 감소하게 되고, 제 1 기생 커패시턴스(Cdp)의 값이 감소하면 반대로 증가하게 된다.
이를 상세히 하면, 액정표시장치의 제조공정 중 픽셀전극의 제조공정과 데이터 라인의 제조공정은 별개의 공정으로 진행되므로 공정상 얼라인(Align)에 편차가 발생할 수 있으며, 제 1 기생 커패시턴스(Cdp) 또는 제 2 커패시턴스(Cpd)의 증가 또는 감소를 가져오게 된다. 이 때, 제 1 기생 커패시턴스(Cdp)의 값이 증가, 즉 픽셀전극이 데이터 라인 쪽으로 치우져 형성될 경우, 제 1 및 제 2 돌출전극(100, 102) 간의 중첩부분이 도 8에 도시된 바와 같이 감소되므로 부가 커패시터(110)의 커패시턴스 값이 감소하게 된다. 이에 따라, 제 1 기생 커패시턴스(Cdp)의 증가를 부가 커패시턴스(110)가 감소시켜 보상하게 된다.
반면에, 제 1 기생 커패시턴스(Cpd)의 값이 감소, 즉 픽셀전극이 다음 데이터 라인 쪽으로 치우져 형성될 경우, 제 1 및 제 2 돌출전극(100, 102) 간의 중첩부분이 도 8에 도시된 바와 같이 증가되므로 부가 커패시터(110)의 커패시턴스 값이 증가하게 된다. 이에 따라, 제 1 기생 커패시턴스(Cpd)의 감소를 부가 커패시턴스(110)가 증가시켜 보상하게 된다.
이와 같은 부가 커패시터(110)를 Cdp2라 가정하면, 제 1 기생 커패시턴스(Cdp), 제 2 기생 커패시턴스(Cpd) 및 부가 커패시터(110)의 커패시턴스(Cdp2) 각각에 의한 픽셀전압의 변동치는 아래의 수학식 2와 같다.
Figure 112003011085125-pat00002
여기서, Ctotal은 픽셀전극(ITO)의 전체 커패시턴스이다.
이에 따라, 부가 커패시터(110)의 커패시턴스 값이 증가 또는 감소는 상기 수학식 2에서 전체 변동전압(ΔVp(Cdp,Cdp2,Cpd)의 값이 같은 값을 가질 수 있도록 제 1 기생 커패시턴스(Cdp)와 제 2 기생 커패시턴스(Cpd)의 값에 따라 달라질 수 있다.
또한 도 9를 참조하면, 본 발명의 다른 실시 예에 따른 액정표시장치의 액정 셀은 데이터가 공급되는 제 1 데이터 라인(DLm-1, DLm+1)과, 제 1 데이터 라인(DLm-1, DLm+1)과 소정간격 이격된 제 1 픽셀전극(ITO1)과, 제 1 데이터 라인(DLm-1, DLm+1)과 인접한 제 2 데이터 라인(DLm)과 제 2 데이터 라인(DLm)에서 돌출되는 제 1 돌출전극(150)과, 제 2 데이터 라인(DLm)과 소정 간격 이격된 제 2 픽셀전극(ITO2)과, 제 2 픽셀전극(ITO2)에서 제 1 돌출전극(150) 쪽으로 돌출되고 그 일부가 중첩되는 제 2 돌출전극(152)을 구비한다.
또한, 본 발명의 다른 실시 예에 따른 액정표시장치의 액정셀은 제 1 데이터 라인(DLm-1, DLm+1) 및 제 2 데이터 라인(DLm)과 교차되는 게이트 라인(GL)과, 데이터 라인(DL)과 게이트 라인(GL)의 교차부 마다 형성되는 박막 트랜지스터(TFT)를 더 구비한다.
박막 트랜지스터(TFT)는 게이트 라인(GL)에 접속되는 게이트 전극과, 데이터 라인(DL)에 접속되는 소스전극 및 픽셀전극(ITO)에 접속되는 드레인 전극을 구비한다. 이러한, 박막 트랜지스터(TFT)는 게이트 라인(GL)으로부터의 스캔신호, 즉 게이트 하이 전압(VGH)이 공급되는 경우 턴-온되어 데이터 라인(DL)으로부터의 화소 신호를 액정셀에 공급한다. 그리고, 박막 트랜지스터(TFT)는 게이트 라인(GL)으로부터 게이트 로우 전압(VGL)이 공급되는 경우 턴-오프되어 액정셀에 충전된 화소 신호를 유지시키게 된다.
또한, 본 발명의 다른 실시 예에 따른 액정표시장치의 액정셀은 충전된 픽셀전극에 다음 화소신호가 충전될 때까지 안정적으로 유지시키는 스토리지 커패시터(Cst)를 더 구비한다.
제 1 및 제 2 돌출전극(150, 152)의 중첩영역(230)은 부가 커패시터(160)를 형성하게 된다. 제 1 돌출전극(150)은 박막 트랜지스터(TFT)의 소스전극에서 제 2 픽셀전극(ITO2) 쪽으로 후크 형태로 돌출되고 제 n 게이트 라인(GLn)에 중첩되게 된다. 제 2 돌출전극(152)은 제 2 픽셀전극(ITO2)의 상측 모서리 부분에서 제 n 게이트 라인(GLn) 쪽으로 돌출된다. 이에 따라, 제 2 돌출전극(152)과 제 1 돌출전극(150)은 게이트 라인(GL) 상에서 중첩된다. 이러한, 제 2 돌출전극(152)과 제 1 돌출전극(150)의 중첩영역에 따라 부가 커패시터(160)의 커패시턴스 값이 증가 또는 감소하게 된다.
이 때, 데이터 라인(DL)과 픽셀전극(ITO) 사이에는 구조상 인접하여 있기 때문에 기생 커패시턴스가 발생하게 된다. 이러한, 기생 커패시턴스는 제 m-1 데이터라인(DLm-1)과 제 1 픽셀전극(ITO1) 간에는 제 1 기생 커패시턴스(Cdp1)가 존재하며, 제 1 픽셀전극(ITO1)과 제 m 데이터라인(DLm) 간에는 제 2 기생 커패시턴스(Cpd1)가 존재하게 된다. 또한, 제 m 데이터라인(DLm)과 제 2 픽셀전극(ITO2) 간에는 제 3 기생 커패시턴스(Cdp2)가 존재하며, 제 2 픽셀전극(ITO2)과 제 m+1 데이터라인(DLm+1) 간에는 제 4 기생 커패시턴스(Cpd2)가 존재하게 된다.
이에 따라, 액정표시장치의 제조공정 중 픽셀전극의 제조공정과 데이터 라인의 제조공정은 별개의 공정으로 진행되므로 공정상 얼라인(Align)에 편차가 발생할 수 있으며, 제 1 기생 커패시턴스(Cdp1) 또는 제 2 커패시턴스(Cpd1)의 증가 또는 감소를 가져오게 된다.
이로 인하여, 제 1 픽셀전극(ITO1)에서는 제 1 기생 커패시턴스(Cdp1)의 값은 증가하게 되고, 제 2 기생 캐패시턴스(Cpd1)의 값은 감소하게 된다. 이에 따라, 제 1 기생 커패시턴스(Cdp1)의 커패시턴스 커플링(Capacitance Coupling)에 의한 영향과 제 2 기생 커패시턴스(Cpd1)의 커패시턴스 커플링에 의한 영향이 합쳐지게 되어 상쇄된다.
반면에, 제 2 픽셀전극(ITO2)에서는 제 3 기생 커패시턴스(Cdp2)의 값은 증가하게 되고, 제 4 기생 커패시턴스(Cpd2)의 값은 감소하게 된다. 이에 따라, 제 3 기생 커패시턴스(Cdp2)의 커패시턴스 커플링에 의한 영향에서 제 4 기생 커패시턴스(Cpd2)의 커패시턴스 커플링에 의한 영향이 감해지지만 제 3 기생 커패시턴스(Cdp2)의 커패시턴스 커플링에 의한 영향이 크기 때문에 좌측픽셀(110)과 동일한 커패시턴스 커플링에 의한 영향만 남게 된다. 그러나, 제 3 기생 커패시턴스(Cdp2)의 값이 제 4 기생 커패시턴스(Cpd2)의 값에 비하여 커지게 되면 제 2 돌출전극(152)과 제 1 돌출전극(150) 간의 중첩영역이 변화로 인한 부가 커패시터(160)의 값으로 이를 작아지게 한다. 즉, 부가 커패시터(160)의 커패시턴스 값은 공정 편차에 의한 제 3 기생 커패시턴스(Cdp2)의 값의 증가 또는 감소에 반대로 감소 또는 증가하게 된다.
이와 같은, 본 발명의 다른 실시 예에 따른 액정표시장치는 수평 2도트 인버젼 구동시 공정 편차로 인하여 데이터 라인에 치우쳐 형성되는 픽셀전극들에서 발생되는 세로선 현상을 제 1 돌출전극(150)과 제 2 돌출전극(152)의 중첩영역에 따라 달라지는 부가 커패시터(160)의 커패시턴스의 값을 이용하여 제거하게 된다. 따라서, 본 발명의 다른 실시 예에 따른 액정표시장치는 수평 2도트 인버젼 구동방식의 화질을 개선할 수 있다.
다른 한편으로, 본 발명의 또 다른 실시 예에 따른 액정표시장치의 액정셀은 게이트라인(GL1 내지 GLn+1)을 따라 지그재그형으로 접속되는 박막트랜지스터(TFT)를 구비한다. 즉, 게이트라인(GL1 내지 GLn+1)에 의해 구동되는 액정셀들은 해당 게이트라인(GL1 내지 GLn+1)을 기준으로 지그재그형으로 위치하게 된다. 다시 말하여, 동일 수평라인을 구성하는 액정셀들은 칼럼마다 교번하여 서로 다른 게이트라인(GL)에 의해 구동된다. 이에 따라, 게이트라인(GL1 내지 GLn+1) 각각이 구동될 때마다 인접한 두 수평라인에 지그재그형으로 배치된 액정셀들이 구동되므로 수평라인 각각은 두 게이트라인들에 의해 구동된다. 이를 위하여, 제 n 게이트라인(GLn) 다음에는 제 n+1 게이트라인(GLn+1)이 추가된다.
이러한 지그재그 형태로 배치되는 액정셀들 각각에는 상술한 바와 같은 부가 커패시터가 형성된다. 이에 따라, 상술한 픽셀전극과 데이터 라인의 제조공정에 의해서 픽셀전극이 데이터 라인으로 치우쳐 형성될 경우, 상술한 바와 같이 제 1 기생 커패시턴스(Cdp)의 값과 제 2 커패시턴스(Cpd)의 값이 다르게 된다. 이렇게 달라지는 제 1 기생 커패시턴스(Cdp)의 값과 제 2 커패시턴스(Cpd)의 값을 부가 커패시터가 보상함으로써 수평 방향으로 하나의 게이트 라인(GL) 간격으로 휘도의 차이가 발생하는 가로 딤(Dim) 현상을 방지하여 화질을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 실시 예에 따른 액정표시장치는 픽셀전극과 데이터 라인 사이에 형성되는 부가 커패시터를 구비하여 제조공정시 픽셀전극의 얼라인 편차로 인하여 기생 커패시턴스의 편차를 보상하게 된다. 이로 인하여, 도트 인버젼 구동방식에서 발생되는 부정형 얼룩과, 수평 2도트 인버젼 구동방식에서 발생되는 세로선 현상 및 지그재그 형태로 형성되는 액정셀은 라인 인버젼 구동방식으로 구동시켜 도토 인버젼 구동방식의 효과를 얻는 구동방식에서 발생되는 가로선 현상을 방지할 수 있다. 이에 따라, 본 발명은 화질을 향상시킬 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (12)

  1. 액정셀을 포함하는 액정표시장치에 있어서,
    상기 액정셀을 구동하는 게이트라인과 데이터라인의 교차부에 형성된 박막 트랜지스터와,
    상기 액정셀을 사이에 두고 대면하는 공통전극과 상기 박막 트랜지스터에 접속되는 픽셀전극과,
    상기 데이터라인과 픽셀 전극 사이에 형성되며, 상기 데이터라인에서 상기 픽셀 전극 쪽으로 돌출된 제1 돌출전극 및 상기 픽셀전극에서 상기 제1 돌출전극 쪽으로 돌출되어 상기 제1 돌출전극과 중첩되는 제2 돌출전극을 구비하는 부가 캐패시터와,
    상기 부가 캐패시터는 상기 제1 및 제2 돌출전극의 중첩되는 영역에 따라 해당 캐패시턴스의 값이 증가 또는 감소하여 상기 데이터라인과 픽셀전극 사이에서 발생하는 기생 캐패시턴스를 보상하는 것을 특징으로 하는 액정표시장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 픽셀전극이 상기 데이터라인 쪽으로 치우쳐 형성되어 상기 기생 캐패시턴스의 값이 증가하게 되는 경우에 상기 제1 및 제2 돌출전극의 중첩되는 영역이 감소하게 되어 상기 부가 캐패시터의 캐패시턴스 값이 감소되는 것을 특징으로 하는 액정표시장치.
  4. 제 1 항에 있어서,
    상기 픽셀전극이 상기 데이터라인에 인접하는 다음 데이터라인 쪽으로 치우쳐 형성되어 상기 기생 캐패시턴스의 값이 감소하게 되는 경우에 상기 제1 및 제2 돌출전극의 중첩되는 영역이 증가하게 되어 상기 부가 캐패시터의 캐패시턴스 값이 증가하는 것을 특징으로 하는 액정표시장치.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 액정셀에 공급되는 상기 데이터의 극성패턴은 수평방향으로 상기 하나의 픽셀전극마다 반전되고 수직방향으로 상기 하나의 픽셀전극마다 반전되는 것을 특징으로 하는 액정표시장치.
  7. 액정셀을 포함하는 액정표시장치에 있어서,
    상기 액정셀을 구동하기 위한 다수의 게이트라인과,
    상기 다수의 게이트라인에 교차되어 화소영역을 정의하며 상기 화소영역 내에서 박막트랜지스터와 전기적으로 연결되는 제1 데이터라인과,
    상기 제1 데이터라인과 인접하게 형성되며 상기 박막트랜지스터와 연결되지 않은 제2 데이터라인과,
    상기 화소영역 내에서 상기 액정셀을 사이에 두고 대면하는 공통전극과 상기 박막트랜지스터에 접속되며 상기 제1 데이터라인과 이격된 제1 픽셀전극과,
    상기 화소영역과 인접한 화소영역 내에 위치하며 상기 제2 데이터라인과 이격된 제2 픽셀전극과,
    상기 제 2 데이터 라인에서 상기 제 2 픽셀전극 쪽으로 돌출된 제 1 돌출전극 및 상기 제 2 픽셀전극에서 상기 제 1 돌출전극 쪽으로 돌출되어 상기 제1 돌출전극과 중첩되는 제 2 돌출전극을 구비한 부가 캐패시터와,
    상기 부가 캐패시터는 상기 제1 및 제2 돌출전극의 중첩되는 영역에 따라 해당 캐패시턴스의 값이 증가 또는 감소하여 상기 제1 데이터라인과 제1 픽셀전극 사이에서 발생하는 제1 기생 캐패시턴스 및 상기 제2 데이터라인과 제2 픽셀전극 사이에서 발생하는 제2 기생 패캐시턴스를 보상하는 것을 특징으로 하는 액정표시장치.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제 7 항에 있어서,
    상기 액정셀에 공급되는 상기 데이터의 극성패턴은 수평방향으로 상기 2개의 픽셀전극마다 반전되고 수직방향으로 상기 하나의 픽셀전극마다 반전되는 것을 특징으로 하는 액정표시장치.
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