KR20070018713A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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도모꼬 히가시노
쥬우이찌 미야자끼
요시유끼 아베
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

본 발명의 과제는 칩을 다단으로 적층한 구성을 갖는 반도체 장치를 박형화하는 것이다.
반도체 웨이퍼(1W)의 반도체 기판(1S)의 내부에 집광점을 맞춘 상태에서 레이저광을 조사함으로써 개질 영역(PL)을 형성한다. 계속해서, 반도체 웨이퍼(1W)의 이면에 회전 도포법에 의해 액상 접착재를 도포한 후, 이것을 건조시켜 고체형의 접착층(8a)을 형성한다. 그 후, 상기 개질 영역(PL)을 분할 기점으로 하여 반도체 웨이퍼(1W)를 개개의 반도체 칩으로 분할한다. 이 반도체 칩을 그 이면의 접착층(8a)에 의해 다른 반도체 칩의 주면 상에 접착함으로써, 반도체 칩이 다단으로 적층된 구성을 갖는 반도체 장치를 제조한다.
반도체 웨이퍼, 반도체 기판, 접착층, 지그, 탑재대, 배선 기판

Description

반도체 장치의 제조 방법 및 반도체 장치{A SEMICONDUCTOR DEVICE AND A MANUFACTURING METHOD OF THE SAME}
도1은 본 발명의 일 실시 형태인 반도체 장치의 제조 공정의 흐름도.
도2는 도1의 전 공정 후의 반도체 웨이퍼의 주면의 전체 평면도.
도3은 도2의 반도체 웨이퍼의 일례의 주요부 확대 평면도.
도4는 도3의 영역 R1의 확대 평면도.
도5는 도4의 X1-X1선의 단면도.
도6은 도1의 이면 가공 공정에서의 반도체 웨이퍼의 단면도.
도7은 도6에 계속되는 이면 가공 공정에서의 반도체 웨이퍼의 단면도.
도8은 도7에 계속되는 이면 가공 공정에서의 반도체 웨이퍼의 단면도.
도9는 도1의 칩 분할 공정의 레이저 조사 가공 시에서의 반도체 웨이퍼의 단면도.
도10은 도1의 칩 분할 공정의 레이저 조사 가공 시에서의 반도체 웨이퍼의 주요부 확대 평면도.
도11은 도1의 칩 분할 공정의 접착층 형성 공정 시에 있어서의 반도체 웨이퍼의 단면도.
도12는 좌측은 도11에 계속되는 접착층 형성 공정 시에 있어서의 반도체 웨 이퍼의 단면도, 우측은 도11에 계속되는 접착층 형성 공정 시에 있어서의 반도체 웨이퍼의 이면의 전체 평면도.
도13은 좌측은 도12에 계속되는 접착층 형성 공정 시에 있어서의 반도체 웨이퍼의 단면도, 우측은 도12에 계속되는 접착층 형성 공정 시에 있어서의 반도체 웨이퍼의 이면의 전체 평면도.
도14는 도1의 칩 분할 공정의 웨이퍼 마운트 공정 시에 있어서의 반도체 웨이퍼의 단면도.
도15는 도1의 칩 분할 공정의 WSS 박리 공정 시에 있어서의 반도체 웨이퍼의 단면도.
도16은 도15에 계속되는 도1의 WSS 박리 공정 시에 있어서의 반도체 웨이퍼의 단면도.
도17은 도1의 웨이퍼 마운트 공정 후의 반도체 웨이퍼의 주면 및 이것이 점착된 지그의 전체 평면도.
도18은 도17의 X2-X2선의 단면도.
도19는 도1의 칩 분할 공정의 분할 공정 시에 있어서의 반도체 웨이퍼의 단면도.
도20은 도1의 분할 공정 시에 있어서의 반도체 웨이퍼의 이면의 전체 평면도.
도21은 도1의 조립 공정의 픽업 공정 시에 있어서의 반도체 웨이퍼의 단면도.
도22는 도1의 조립 공정의 다이본딩 공정 시에 있어서의 반도체 칩의 사시도.
도23은 도1의 조립 공정의 다이본딩 공정 시에 있어서의 반도체 칩의 단면도.
도24는 도1의 조립 공정의 와이어 본딩 공정 후에 있어서의 반도체 장치의 단면도.
도25는 도1의 조립 공정의 밀봉 공정 후에 있어서의 반도체 장치의 단면도.
도26은 본 발명의 다른 실시 형태인 반도체 장치의 제조 공정에서의 도1의 접착층 형성 공정 시의 반도체 웨이퍼의 단면도.
도27은 도26의 접착층 형성 공정 시에 이용하는 마스크의 평면도.
도28은 도26에 계속되는 접착층 형성 공정 시의 반도체 웨이퍼의 단면도.
도29는 도28의 반도체 웨이퍼의 이면측의 평면도.
도30은 도28에 계속되는 접착층 형성 공정 시의 반도체 웨이퍼의 단면도.
도31은 도30의 반도체 웨이퍼의 이면의 평면도.
도32는 도30에 계속되는 칩 분할 공정의 웨이퍼 마운트 공정 시에 있어서의 반도체 웨이퍼의 단면도.
도33은 도32에 계속되는 WSS 박리 공정 후에 있어서의 반도체 웨이퍼의 단면도.
도34는 도33에 계속되는 분할 공정 시에 있어서의 반도체 웨이퍼의 단면도.
도35는 도34의 반도체 웨이퍼의 이면의 전체 평면도.
도36은 본 발명의 또 다른 실시 형태인 반도체 장치의 제조 공정의 흐름도.
도37은 도36의 칩 분할 공정의 접착층 형성 공정 시에 있어서의 반도체 웨이퍼의 단면도.
도38은 좌측은 도37에 계속되는 칩 분할 공정의 접착층 형성 공정 시에 있어서의 반도체 웨이퍼의 단면도, 우측은 이때의 반도체 웨이퍼의 전체 평면도.
도39는 좌측은 도38에 계속되는 칩 분할 공정의 접착층 형성 공정 시에 있어서의 반도체 웨이퍼의 단면도, 우측은 이때의 반도체 웨이퍼의 전체 평면도.
도40은 도39에 계속되는 도36의 웨이퍼 마운트 공정 시에 있어서의 반도체 웨이퍼의 단면도.
도41은 도40에 계속되는 도36의 레이저 조사 공정 시에 있어서의 반도체 웨이퍼의 단면도.
도42는 도41에 계속되는 도36의 WSS 박리 공정 시에 있어서의 반도체 웨이퍼의 단면도.
도43은 본 발명의 다른 실시 형태인 반도체 장치의 제조 공정에서의 도36의 접착층 형성 공정 시의 반도체 웨이퍼의 단면도.
도44는 도43에 계속되는 접착층 형성 공정 시의 반도체 웨이퍼의 단면도.
도45는 도44에 계속되는 접착층 형성 공정 시의 반도체 웨이퍼의 단면도.
도46은 도45에 계속되는 웨이퍼 마운트 공정 시에 있어서의 반도체 웨이퍼의 단면도.
도47은 도46에 계속되는 레이저 조사 공정 시에 있어서의 반도체 웨이퍼의 단면도.
도48은 본 발명의 다른 실시 형태인 반도체 장치의 제조 공정의 접착층 형성 공정 시에 사용하는 마스크의 평면도.
도49는 도48의 마스크를 이용한 상기 접착층 형성 공정 시의 반도체 웨이퍼의 단면도.
도50은 도49에 계속되는 접착층 형성 공정 시의 반도체 웨이퍼의 단면도.
도51은 도50의 반도체 웨이퍼의 이면의 주요부 확대 평면도.
도52는 도50에 계속되는 웨이퍼 마운트 공정 시에 있어서의 반도체 웨이퍼의 단면도.
도53은 도52에 계속되는 WSS 박리 공정 후에 있어서의 반도체 웨이퍼의 단면도.
도54는 도53에 계속되는 분할 공정 시에 있어서의 반도체 웨이퍼의 단면도.
도55는 본 발명의 다른 실시 형태인 반도체 장치의 단면도.
도56은 본 발명의 다른 실시 형태인 반도체 장치의 단면도.
도57은 본 발명의 다른 실시 형태인 반도체 장치의 단면도.
도58은 본 발명의 다른 실시 형태인 반도체 장치의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1W : 반도체 웨이퍼
1C : 반도체 칩(제2 칩)
1S : 반도체 기판
1L : 배선층
1Li, 1Li1, 1Li2, 1Li3 : 층간 절연막
1LB : 본딩 패드
1LBt : 테스트용의 본딩 패드
1Lp : 표면 보호막
2 : 개구부
3 : 접착층
4 : 지지 기판
4a : 박리층
5 : 레이저 발생부
7 : 노즐
8 : 접착재
8a, 8b, 8c : 접착층
10 : 지그
10a : 테이프
10b : 링
11 : 레이저 발생부
12 : 탑재대
15 : 탑재대
17 : 배선 기판
17a, 17b : 전극
18C : 반도체 칩(제1 칩)
18S : 반도체 기판
18L : 배선층
18LB : 본딩 패드
20a : 접착층
21 : 본딩 와이어
22 : 밀봉 부재
23 : 땜납 볼
25A, 25B : 마스크
25A1, 25B1 : 개구부
25A2, 25B2 : 마스크 패턴
26 : 스키지
30 : 범프 전극
31 : 언더필
35 : 스페이서
36 : DAF
37C : 반도체 칩
CR : 절단 영역
CL : 절단선
Am : 얼라이먼트 타겟
LB1 : 레이저광
LB2 : 레이저광
PL : 개질 영역
[특허문헌 1] 일본 특허 공개 평8-236554호 공보
본 발명은 반도체 장치의 제조 방법 및 반도체 장치 기술에 관한 것으로, 특히 칩의 다단 적층 기술에 관한 것이다.
최근, 휴대 전화나 디지털 카메라 등에 대표되는 모바일 기기 및 메모리 카드 등에 대표되는 정보 기억 매체의 소형 경량화에 수반하여, 이들에 조립되는 반도체 장치의 고밀도화가 진행되고 있다. 반도체 장치의 고밀도화에는, 반도체 장치를 구성하는 반도체 칩의 박형화가 불가결하다. 또한, 박형화된 반도체 칩을 2단, 3단과 다단으로 적층하는 다단 적층 구성도 개발되어, 반도체 장치의 고밀도화가 더욱 진행되고 있다.
다단으로 적층한 반도체 칩 사이를 접착하는 방식에는, 예컨대 1단째의 반도체 칩의 주면 위에 형성된 복수의 전극의 안쪽 영역에, 페이스트형의 접착재를 거쳐서 2단째의 반도체 칩을 적층하는 방식이 있다. 그러나, 이 방식에서는, 2단째 의 반도체 칩을 탑재할 때의 가압 하중에 의해, 페이스트형의 접착재가 상하의 반도체 칩 사이로부터 수평 방향(1단째의 반도체 칩의 복수의 전극을 향해)으로 비어져 나와, 아래쪽의 반도체 칩의 주면의 전극을 덮어 버리는 경우가 있다. 또한, 반도체 칩이 얇기 때문에 페이스트형의 접착재가 위쪽의 반도체 칩의 이면으로부터 측면을 통해 주면에 권취되어 버리는 경우도 있다. 또한, 접착재가 페이스트형이므로 두께의 정밀도가 낮은데다가, 접착재 위에 실은 반도체 칩이 기울어져 버리는 경우도 있다.
이들의 문제점을 해결하는 방식으로서, 예컨대 다이 어태치 필름(Die Attach Fi1m : 이하, DAF라 함) 등과 같은 필름형의 접착 부재가 개발되어, 반도체 장치의 소형화, 박형화 및 반도체 칩의 다단 적층화에 공헌하고 있다. DAF를 이용한 반도체 칩의 접착 방식에는, 예컨대 커트 앤드 릴 방식과 웨이퍼 이면 점착 방식이 있다. 커트 앤드 릴 방식은 칩 사이즈로 절단한 DAF를 아래쪽의 반도체 칩의 칩 탑재면에 점착하여, 그 위에 다른 반도체 칩을 점착하는 방식이다.
한편, 상기 웨이퍼 이면 점착 방식은 반도체 웨이퍼의 이면 전체면을 덮도록 DAF를 점착한 후, 그 DAF를 다이싱 시에 반도체 칩과 동시에 절단하여, 그 반도체 칩을 그 이면의 DAF에 의해 아래쪽의 반도체 칩의 칩 탑재면에 점착한다고 하는 방식이다.
또한, 다이본딩 기술에 대해서는, 예컨대 일본 특허 공개 평8-236554호 공보(특허문헌 1)에 기재가 있으며, 웨이퍼의 이면에 스핀 코팅법에 의해 열가소성 도전성 폴리이미드 수지층을 형성한 후, 그 웨이퍼를 칩 단위로 분리하여, 이면에 열가소성 도전성 폴리이미드 수지층을 구비한 반도체 장치를 얻는 기술이 개시되어 있다.
[특허문헌 1] 일본 특허 공개 평8-236554호 공보
그러나, 상기 필름형의 접착 부재를 이용한 반도체 칩의 다단 적층 구성에서는, 이하의 과제가 있는 것을 본 발명자는 발견하였다.
제1은 필름형의 접착 부재의 두께에 관한 과제이다. 즉, 필름형의 접착 부재의 두께는, 필름형의 접착 부재의 반송이나 제조상의 이유에서 10 ㎛ 정도까지가 한계이다. 더욱 상세하게 설명하면, 필름형의 접착 부재는 필름 기판 위에 접착층이 형성된 것이므로, 필름 기판의 두께를 무시할 수 없다. 그로 인해, 10 ㎛ 이하로 얇게 하는 것은 곤란하다. 이로 인해, 반도체 칩의 다단 적층 구성의 전체적인 박형화를 저해한다고 하는 문제가 있다.
제2는 다이싱 방식의 변혁에 의한 과제이다. 다이싱 방식은 다이싱 블레이드를 고속 회전시키면서, 웨이퍼의 표면을 압박하도록 절단하므로, 웨이퍼에 걸리는 응력이 매우 높다. 즉, 상기한 바와 같이 반도체 웨이퍼의 박형화가 진행되고 있지만, 얇은 반도체 웨이퍼를 블레이드 다이싱 방식에 의해 절단하면 반도체 웨이퍼에 치핑이 생겨, 얇은 반도체 칩의 항절(抗折) 강도가 현저히 저하하는 문제가 있다. 또한, 반도체 장치의 동작 속도 향상의 관점에서 반도체 칩의 배선 층간 절연막으로서, 유전율이 산화 실리콘보다도 낮은 저유전율막(소위 Low-k막)을 사용하는 제품이 있지만, Low-k막은 약하기 때문에 벗겨지기 쉽거나 내부에 미소한 거품 을 갖는 경우가 있어, 블레이드 다이싱 방식에서는 능숙하게 절단할 수 없는 경우가 있다. 그래서, 이런 문제들을 회피하는 새로운 다이싱 방식으로서, 스텔스 다이싱 방식이 주목받고 있다. 이 스텔스 다이싱 방식은 레이저광을 반도체 웨이퍼의 내부에 조사하여 선택적으로 개질층을 형성하고, 그 개질층을 분할 기점으로 하여 반도체 웨이퍼를 절단하는 다이싱 방식이다. 이 방식에 따르면, 두께 30 ㎛ 정도의 매우 얇은 반도체 웨이퍼라도, 물리적으로 스트레스를 주지 않고서 직접 절단할 수 있으므로, 치핑을 줄일 수 있어, 반도체 칩의 항절 강도를 저하시키는 일이 없다. 게다가, 반도체 웨이퍼의 두께에 상관없이 매초 300 ㎜ 이상의 고속 다이싱이 가능하므로, 처리량을 향상시킬 수도 있다. 따라서, 반도체 칩의 박형화에는 스텔스 다이싱 방식은 필수적인 기술이다. 그러나, 상기한 바와 같이, 웨이퍼 이면 점착 방식을 채용하는 경우에, 스텔스 다이싱 방식을 행하면, 수지층은 레이저를 통과시키지 않으므로 수지층 자체를 절삭할 수 없어 DAF를 능숙하게 절단할 수 없는 경우가 있다. 이로 인해, DAF의 재료로서 절단에 우수한 경도, 무름을 조정한 수지 재료를 선택할 필요가 있지만, 그 경우, 재료 비용이 드는데다가, 수지의 절삭면이 균일화되지 않아, 다이싱 라인을 따라 깨끗하게 절단하는 것이 곤란하다. 이로 인해, 반도체 장치의 수율 및 신뢰성이 저하된다. 절삭면을 균일하게 하기 위해서는, 수지층을 5 ㎛ 정도 또는 그 이하로 얇게 하는 것이 유효하지만, 상기한 바와 같이 DAF의 두께는 10 ㎛ 정도까지가 한계이다. 따라서, 스텔스 다이싱 방식의 채용이 저해되어, 반도체 칩의 박형화가 저해된다고 하는 문제가 있다.
그래서, 본 발명의 목적은 칩을 다단으로 적층한 구성을 갖는 반도체 장치를 박형화할 수 있는 기술을 제공하는 데 있다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
본 출원에 있어서 개시되는 발명 중 대표적인 개요를 간단히 설명하면, 다음과 같다.
즉, 본 발명은 웨이퍼의 이면에 액상 접착재를 회전 도포법 또는 인쇄법에 의해 도포하여 고체 형상의 접착층을 형성하는 공정과, 상기 웨이퍼에 대하여 레이저 다이싱 처리를 실시하는 공정을 갖는 것이다.
또한, 본 발명은 복수의 칩을 다단으로 적층한 구성을 구비하여, 상기 복수의 칩 사이의 접착층의 두께가 상기 복수의 칩의 최하층의 칩과 이것을 설치하는 배선 기판과의 사이의 접착층의 두께보다도 얇은 것이다.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계한 것은 아니며, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니며, 특정한 수 이상이나 이하라도 좋다. 또한, 이하의 실시 형태에 있어서 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백 하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수인 것은 아니다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다.
이것은 상기 수치 및 범위에 대해서도 마찬가지이다. 또한, 본 실시 형태를 설명하기 위한 모든 도면에 있어서 동일 기능을 갖는 것은 동일한 부호를 붙이도록 하여, 그 반복된 설명은 가능한 한 생략하도록 하고 있다. 이하, 본 발명의 실시 형태를 도면을 기초로 하여 상세하게 설명한다.
(제1 실시 형태)
본 제1 실시 형태의 반도체 장치의 제조 방법을 도1의 흐름도를 따라서 설명한다.
우선, 전 공정(100)에서는 두께 방향을 따라 서로 반대 측이 되는 주면 및 이면을 갖는 반도체 웨이퍼(이하, 웨이퍼라 함)를 준비하고, 그 웨이퍼의 주면(디바이스 형성면)에 복수의 반도체 칩(이하, 칩이라 함)을 형성한다. 이 전 공정(100)은 웨이퍼 프로세스 또는 웨이퍼 퍼블리케이션이라고도 불리우며, 웨이퍼의 주면에 칩(요소나 회로)을 형성하여, 프로우브 등에 의해 전기적 시험을 할 수 있는 상태로 하기까지의 공정이다. 전 공정에는 성막 공정, 불순물 도입(확산 또는 이온 주입) 공정, 포토리소그래피 공정, 에칭 공정, 메탈라이즈 공정, 세정 공정 및 각 공정 사이의 검사 공정 등이 있다.
도2는 이 전 공정(100) 후의 웨이퍼(1W)의 주면의 전체 평면도, 도3은 도2의 웨이퍼(1W)의 일례의 주요부 확대 평면도, 도4는 도3의 영역 R1의 확대 평면도, 도5는 도4의 X1-X1선의 단면도를 나타내고 있다.
웨이퍼(1W)는, 예컨대 지름 300 ㎜ 정도의 평면 대략 원 형상의 반도체 박판으로 이루어지고, 그 주면에는 예컨대 평면 사각 형상의 복수의 칩(1C)이, 그 각각의 주위에 절단 영역(분리 영역) CR을 거쳐서 배치되어 있다. 웨이퍼(1W)의 반도체 기판(이하, 기판이라 함)(1S)은, 예컨대 실리콘(Si) 단결정으로 이루어지고, 그 주면에는 소자 및 배선층(1L)이 형성되어 있다. 이 단계의 웨이퍼(1W)의 두께[기판(1S)의 두께와 배선층(1L)의 두께의 총합]는, 예컨대 775 ㎛ 정도이다. 또한, 도2의 부호 N은 노치(notch)를 나타내고 있다. 또한, 도4의 부호 CL은 절단선을 나타내고 있다. 또한, 절단선(CL)은 절단 영역(CR)의 폭 방향(짧은 방향)의 거의 중심을 지나도록 배치된다.
상기 배선층(1L)에는, 층간 절연막(1Li), 배선, 본딩 패드(외부 단자 ; 이하, 패드라 함)(1LB), 테스트(TEG : Test Element Group)용의 패드(1LBt), 얼라이먼트 타겟(Am) 및 표면 보호막(이하, 보호막이라 함)(1Lp)이 형성되어 있다. 층간 절연막(1Li)은 복수의 층간 절연막(1Li1, 1Li2, 1Li3)을 갖는다. 층간 절연막(1Li1, 1Li3)에는, 예컨대 산화 실리콘(SiO2 등)과 같은 무기계의 절연막이 사용되고 있다. 층간 절연막(1Li2)에는, 반도체 장치의 동작 속도의 향상의 관점에서, 예컨대 유기 폴리머 또는 유기 실리카 글래스와 같은 유전율이 산화 실리콘보다도 낮은 저유전율막(Low-k막)이 사용되고 있다.
이 유기 폴리머(완전 유기계 저유전성 층간 절연막)로서는, 예컨대 SiLK(미국 The Dow Chemical Co제, 비유전률 = 2.7, 내열 온도 = 490 ℃ 이상, 절연 파괴 내압 = 4.0 내지 5.0 MV/Vm) 또는 폴리아릴에테르(PAE)계 재료의 FLARE(미국 Honeywell Electronic Materials제, 비유전률 = 2.8, 내열 온도 = 400℃ 이상) 등이 있다. 이 PAE계 재료는, 기본 성능이 높아 기계적 강도, 열적 안정성 및 저비용성이 우수하다고 하는 특징을 갖는다.
상기 유기 실리카 글래스(SiOC계 재료)로서는, 예컨대 HSG-R7(히타치카세이고교제, 비유전률 = 2.8, 내열 온도 = 650 ℃), Black Diamond(미국 Applied Materials, Inc제, 비유전률 = 3.0 내지 2.4, 내열 온도 = 450 ℃) 또는 p-MTES(히타치가이하쯔제, 비유전률 = 3.2) 등이 있다. 이 밖의 SiOC계 재료로서는, 예컨대 CORAL(미국 Novellus Systems, Inc제, 비유전률 = 2.7 내지 2.4, 내열 온도 = 500 ℃), Aurora 2.7(일본 A·S·M샤제, 비유전률 = 2.7, 내열 온도 = 450 ℃) 등이 있다.
또한, 다른 저유전율막 재료로서는, 예컨대 FSG 등과 같은 완전 유기계의 SiOF계 재료, HSQ(hydrogen silsesquioxane)계 재료, MSQ(methyl silsesquioxane)계 재료, 다공성 HSQ계 재료, 다공성 MSQ 재료 또는 다공성 유기계 재료를 이용할 수도 있다.
상기 HSQ계 재료로서는, 예컨대 OCD T-12(도쿄오카고교제, 비유전률 = 3.4 내지 2.9, 내열 온도 = 450 ℃), FOx(미국 Dow Corning Corp.제, 비유전률 = 2.9) 또는 OCL T-32(도쿄오카고교제, 비유전률 = 2.5, 내열 온도 = 450 ℃) 등이 있다.
상기 MSQ계 재료로서는, 예컨대 OCD T-9(도쿄오카고교제, 비유전률 = 2.7, 내열 온도 = 600 ℃), LKD-T200(JSR제, 비유전률 = 2.7 내지 2.5, 내열 온도 = 450 ℃), HOSP(미국 Honeywell Electronic Materials제, 비유전률 = 2.5, 내열 온도 = 550 ℃), HSG-RZ25(히타치카세이고교제, 비유전률 = 2.5, 내열 온도 = 650 ℃), OCL T-31(도쿄오카고교제, 비유전률 = 2.3, 내열 온도 = 500 ℃) 또는 LKD-T400(JSR제, 비유전률 = 2.2 내지 2, 내열 온도 = 450 ℃) 등이 있다.
상기 다공성 HSQ계 재료로서는, 예컨대 XLK(미국 Dow Corning Corp.제, 비유전률 = 2.5 내지 2), OCL T-72(도쿄오카고교제, 비유전률 = 2.2 내지 1.9, 내열 온도 = 450 ℃), Nanoglass(미국 Honeywell Electronic Materials제, 비유전률 = 2.2 내지 1.8, 내열 온도 = 500 ℃ 이상) 또는 MesoELK(미국 Air Productsand Chemicals, Inc, 비유전률 = 2 이하) 등이 있다.
상기 다공성 MSQ계 재료로서는, 예컨대 HSG-6211X(히타치카세이고교제, 비유전률 = 2.4, 내열 온도 = 650 ℃), ALCAP-S(아사히카세이고교제, 비유전률 = 2.3 내지 1.8, 내열 온도 = 450 ℃), OCL T-77(도쿄오카고교제, 비유전률 = 2.2 내지 1.9, 내열 온도 = 600 ℃), HSG-6210X(히타치카세이고교제, 비유전률 = 2.1, 내열 온도 = 650 ℃) 또는 silica aerogel(간베세이꼬쇼제, 비유전률 1.4 내지 1.1) 등이 있다.
상기 다공성 유기계 재료로서는, 예컨대 PolyELK(미국 Air Productsand Chemicals, Inc, 비유전률 = 2 이하, 내열 온도 = 490 ℃) 등이 있다.
상기 SiOC계 재료, SiOF계 재료는, 예컨대 CVD법(Chemical Vapor Deposition)에 의해 형성되어 있다. 예컨대, 상기 Black Diamond는 트리메틸 실란과 산소와의 혼합 가스를 이용한 CVD법 등에 의해 형성된다. 또한, 상기 p-MTES는, 예컨대 메틸트리에톡시 실란과 N2O와의 혼합 가스를 이용한 CVD법 등에 의해 형성된다. 그 이외의 상기 저유전율의 절연 재료는, 예컨대 도포법으로 형성되어 있다.
또한, 도5에서는 설명을 간단하게 하기 위해 층간 절연막(1Li2)은 단층으로 나타내고 있지만, 실제로는 복수의 저유전율막이 적층되어 있다. 이 복수의 저유전율막 사이에는, 예컨대 탄화 실리콘(SiC)이나 탄질화 실리콘(SiCN) 등과 같은 절연막이 개재되어 있다. 또한, 그 탄화 실리콘이나 탄질화 실리콘 등과 같은 절연막과 저유전율막 사이에는, 예컨대 이산화 실리콘(SiO2)에 대표되는 산화 실리콘(SiOx)으로 이루어지는 캡 절연막이 개재되는 경우도 있다. 이 캡 절연막은, 예컨대 화학 기계 연마 처리(CMP ; Chemical Mechanical Polishing) 시에 있어서의 저유전율막의 기계적 강도의 확보, 표면 보호 및 내습성의 확보 등과 같은 기능을 갖는다. 이 캡 절연막의 두께는 저유전율막보다도 상대적으로 얇게 형성되어 있다. 단, 캡 절연막은 산화 실리콘막에 한정되는 것이 아니고 여러 가지 변경 가능하며, 예컨대 질화 실리콘(SiXNy)막, 탄화 실리콘막 또는 탄질화 실리콘막을 이용해도 좋다. 이들 질화 실리콘막, 탄화 실리콘막 또는 탄질화 실리콘막은, 예컨대 플라즈마 CVD법에 의해 형성할 수 있다. 플라즈마 CVD법으로 형성된 탄화 실리콘막 으로서는, 예컨대 BLOk(AMAT사제, 비유전률 = 4.3)이 있다. 그 형성 시에 있어서는, 예컨대 트리메틸 실란과 헬륨(또는 N2, NH3)과의 혼합 가스를 이용한다.
또한, 도5에서는 설명을 간단하게 하기 위해 층간 절연막(1Li2) 중에 배선을 나타내고 있지 않지만, 실제로는 층간 절연막(1Li2)에는 상기 배선이 다층으로 되어 형성되어 있다. 이 배선은, 예컨대 매립 배선으로 되어 있다. 즉, 이 배선은 층간 절연막(1Li2)의 각 층에 형성된 배선 홈 내에 도체막이 매립됨으로써 형성되어 있다. 배선을 형성하는 도체막은 주도체막과, 그 외주면(저면 및 측면)을 덮도록 형성된 배리어 메탈막을 갖는다. 주도체막은, 예컨대 구리(Cu)에 의해 형성되어 있다. 배리어 메탈막은, 예컨대 질화 티탄(TiN), 질화 텅스텐(WN), 질화 탄탈(TaN), 탄탈(Ta), 티탄(Ti), 텅스텐(W) 또는 티탄텅스텐(TiW) 혹은 그들의 적층막에 의해 형성되어 있다.
층간 절연막(1Li3) 상의 배선, 패드(1LB, 1LBt) 및 얼라이먼트 타겟(Am)은, 예컨대 알루미늄 등과 같은 금속막에 의해 형성되어 있다. 이러한 최상의 배선 및 패드(1LB, 1LBt) 등은, 배선층(1L)의 최상층에 형성된 보호막(1Lp)에 의해 덮여 있다. 보호막(1Lp)은, 예컨대 산화 실리콘과 같은 무기계의 절연막과, 그 위에 퇴적된, 예컨대 질화 실리콘과 같은 무기계의 절연막과, 다시 그 위에 퇴적된, 예컨대 폴리이미드 수지와 같은 유기계의 절연막과의 적층막에 의해 형성되어 있다. 이 보호막(1Lp)의 일부에는, 개구부(2)가 형성되어 있으며, 그곳으로부터 패드(1LB, 1LBt)의 일부가 노출되어 있다. 패드(1LB)는 칩(1C)의 외주를 따라서 나란히 배치 되어, 상기 층간 절연막(1Li) 중의 배선을 통해 칩(1C)의 집적 회로 소자와 전기적으로 접속되어 있다.
테스트용의 패드(1LBt) 및 얼라이먼트 타겟(Am)은 칩(1C)의 절단 영역(CR)에 배치되어 있다. 테스트용의 패드(1LBt)는, 예컨대 평면 직사각 형상으로 형성되고, 상기 배선을 통해 TEG용의 소자와 전기적으로 접속되어 있다. 얼라이먼트 타겟(Am)은, 예컨대 노광 장치 등과 같은 제조 장치와 웨이퍼(1W)의 칩(1C)과의 위치 정렬 시에 이용되는 패턴으로, 예컨대 평면 열십자 형상으로 형성되어 있다. 얼라이먼트 타겟(Am)은 열십자 형상 외에, L자 형상이나 도트 형상으로 형성되는 경우도 있다.
계속되는 도1의 테스트 공정(101)에서는, 웨이퍼(1W)의 각 칩(1C)의 패드(1LB) 및 절단 영역(CR)의 테스트용의 패드(1LBt)에 프로우브를 대어 각종 전기적 특성 검사를 한다. 이 테스트 공정은 G/W(Good chip/Wafer) 척 공정이라고 불리우며, 주로 웨이퍼(1W)에 형성된 각 칩(1C)의 양부(良否)를 전기적으로 판정하는 시험 공정이다.
계속되는 도1의 후 공정(102)은, 상기 칩(1C)을 밀봉 부재(패키지)에 수납하여 완성되기까지의 공정이며, 이면 가공 공정(102A), 칩 분할 공정(102B) 및 조립 공정(102C)을 갖는다. 이하, 이면 가공 공정(102A), 칩 분할 공정(102B) 및 조립 공정(102C)에 대해 차례로 설명한다.
도6 내지 도8은 상기 이면 가공 공정(102A)에서의 웨이퍼(1W)의 단면도를 나타내고 있다.
우선, 도6에 도시한 바와 같이, 웨이퍼(1W)의 주면 전체면에 접착층(3)을 회전 도포(스핀 코팅)법 등에 의해 균일하게 도포한다. 계속해서, 도7에 도시한 바와 같이, 웨이퍼(1W)의 주면 위에 접착층(3)을 거쳐서 지지 기판(4)을 점착한다(도1의 공정 102A1). 이 지지 기판(4)은 이 후의 공정에 있어서 웨이퍼(1W)의 보강 부재로서 기능을 하는 웨이퍼 서포트 시스템(Wafer Support System : WSS)이다. 이에 의해, 웨이퍼(1W)의 반송 시에 있어서는, 매우 얇고 대경인 웨이퍼(1W)를 안정된 상태로 핸들링할 수 있는데다가, 웨이퍼(1W)를 외부의 충격으로부터 보호할 수도 있으므로, 웨이퍼(1W)의 균열이나 이지러짐 등을 억제 또는 방지할 수 있다. 또한, 이 후의 각 공정 시에 있어서는, 웨이퍼(1W)의 휘어짐이나 휨을 억제 또는 방지할 수 있어, 매우 얇고 대경인 웨이퍼(1W)의 평탄성을 향상시킬 수 있으므로, 각 공정에서의 처리의 안정성이나 제어성을 향상시킬 수 있다. 지지 기판(4)의 재료로서는, 예컨대 투명한 유리와 같은 경질 지지 기판(Hard-WSS 또는 Glass-WSS)이 사용되고 있다. 단, 지지 기판(4)의 다른 재료로서, 예컨대 스테인리스와 같은 다른 경질 지지 기판(Hard-WSS)을 이용해도 좋다. 또한, 지지 기판(4)의 또 다른 재료로서, 예컨대 PET(Polyethylene Terephthalate)나 PEN(Polyethylene Naphthalate) 등과 같은 절연 지지 기판을 테이프 기재에 붙인 테이프 WSS를 이용해도 좋다. 또한, 지지 기판(4)을 웨이퍼(1W)의 주면에 점착할 때에는, 지지 기판(4)의 박리층(4a)의 형성면을 접착층(3)에 압박함으로써 지지 기판(4)을 웨이퍼(1W)의 주면에 고정한다. 이 박리층(4a)은 지지 기판(4)을 웨이퍼(1W)로부터 박리할 때에 박리를 쉽게 하기 위한 기능층이다.
그 후, 도8에 도시한 바와 같이 웨이퍼(1W)의 두께를 측정한 후, 그 측정 결과를 기초로 하여 웨이퍼(1W)에 대하여 박형화 처리를 실시한다. 여기에서는, 웨이퍼(1W)의 이면에 대하여 연삭 처리 및 연마 처리(평탄 가공)를 차례로 실시한다(도1의 공정 102A2, 102A3). 이러한 박형화 처리 후의 웨이퍼(1W)의 두께[기판(1S)의 두께와 배선층(1L)의 두께의 총합]는, 예컨대 100 ㎛ 이하(예컨대, 90 ㎛ 정도, 70 ㎛ 정도 혹은 50 ㎛ 정도)로 되어 있다. 여기에서, 웨이퍼(1W)의 두께가 얇아져 100 ㎛ 이하가 되면, 상기 이면 연삭 처리에 의해 웨이퍼(1W)의 이면에 생긴 손상이나 스트레스가 원인이 되어 칩의 항절 강도가 저하되어 칩을 설치할 때의 압력으로 인해 칩이 깨져 버리는 문제점이 생기기 쉬워진다. 이로 인해, 이면 감삭 처리 후의 이면 연마 처리는 그와 같은 문제점이 생기지 않도록 웨이퍼(1W)의 이면 손상이나 스트레스를 없애는 데에 있어서 중요한 처리로 되어 있다. 이면 연마 처리로서는 패드와 실리카를 이용하여 연마하는 방법이나 화학 기계 연마(Chemical Mechanical Polishing : CMP 법) 외에, 예를 들어 초산과 불산을 이용한 에칭법을 이용해도 좋다. 단, 웨이퍼(1W)의 이면이 연마 처리에 의해 평탄화되어 있으면, 불순물이 웨이퍼(1W)의 이면으로부터 웨이퍼(1W) 내부(디바이스 형성면)를 향해 쉽게 확산되는 경우가 있다. 그로 인해, 웨이퍼(1W)의 이면의 요철(손상이나 스트레스 등)을 불순물 포획용의 게터링층으로서 기능을 시키는 것을 필요로 하는 제품인 경우에는, 이면 연마 처리를 하지 않고, 웨이퍼(1W)의 이면에 요철(손상이나 스트레스 등)을 의도적으로 남기도록 하는 경우도 있다. 또한, 도8의 파선은 박형화 처리 전의 기판(1S)을 나타내고 있다.
다음에, 도9는 칩 분할 공정(102B)의 레이저 조사 공정(102B1) 시에 있어서의 웨이퍼(1W)의 단면도, 도10은 도9의 웨이퍼(1W)의 주요부 확대 평면도를 나타내고 있다.
우선, 매우 얇은 웨이퍼(1W)를 그 주면에 지지 기판(4)을 부착한 채로의 상태에서 레이저 다이싱 장치로 반송하고, 그 웨이퍼(1W)의 이면을 위로 향하게 한 상태에서 흡착 스테이지에 장착한다. 계속해서, 웨이퍼(1W)의 이면에서 적외선 카메라(이하, IR 카메라)를 이용하여, 웨이퍼(1W)의 주면의 패턴[칩(1C)이나 절단 영역(CR)의 패턴 외에, 절단 영역(CR)에 배치되어 있는 패드(1LBt)나 얼라이먼트 타겟(Am), 칩(1C) 내에 배치되어 있는 패드(1LB) 등]을 인식한다. 그 후, IR 카메라로 얻게 된 패턴 정보를 기초로 하여 절단선(CL)의 위치 정렬(위치 보정)을 실시한 후, 레이저 발생부(5)로부터 방사된 레이저광(에너지 빔)(LB1)을 웨이퍼(1W)의 이면측에서 웨이퍼(1W)의 기판(1S)의 내부에 집광점을 맞춘 상태에서 조사하는 동시에, 상기 패턴 정보를 기초로 하여 위치 정렬된 절단선(CL)을 따라서 이동시킨다. 이에 의해, 웨이퍼(1W)의 절단 영역(CR)에서의 기판(1S)의 내부에 다광자 흡수에 의한 개질 영역(광학적 손상부 또는 파쇄층)(PL)을 형성한다.
이 개질 영역(PL)은 웨이퍼(1W)의 내부가 다광자 흡수에 의해 가열되어 용융된 것으로 형성되어 있고, 다음 칩 분할 공정 시의 웨이퍼(1W)의 절단 기점 영역이 된다. 이 용융 처리 영역은 일단 용융한 후에 재고화한 영역이나, 확실히 용융 상태의 영역이나, 용융 상태로부터 재고화하는 상태의 영역이며, 상변화된 영역이나 결정 구조가 변화된 영역이라고도 할 수 있다. 또한, 용융 처리 영역이라 함은 단 결정 구조, 비정질 구조, 다결정 구조에 있어서, 어떤 구조가 다른 구조로 변화된 영역이라고도 할 수 있다. 예컨대, 기판(1S) 부분에서는, 단결정 구조로부터 비정질 구조로 변화된 영역, 단결정 구조로부터 다결정 구조로 변화된 영역, 단결정 구조로부터 비정질 구조 및 다결정 구조를 포함하는 구조로 변화된 영역을 의미한다.
레이저광(LB1)은 절단 영역(CR)을 따라서 연속적으로 조사해도 좋고, 단속적으로 조사해도 좋다. 레이저광(LB1)을 연속적으로 조사한 경우, 개질 영역(PL)은 절단선(CL)을 따라서 직선 형상으로 형성된다. 레이저광(LB1)을 단속적으로 조사한 경우, 개질 영역(PL)은 파선형(도트형)으로 형성된다. 상기 저유전율막은 열전도율이 낮아 열이 꽉 차기 쉽기 때문에 레이저광(LB1)의 조사 시의 열에 의해 변색되는 경우가 있지만, 레이저광(LB1)을 단속적으로 조사한 경우, 레이저광(LB1)의 조사 면적을 작게 할 수 있어, 레이저광(LB1)의 조사에 의한 열의 발생을 가능한 한 억제할 수 있으므로, 열에 의한 저유전율막의 변색을 억제 또는 방지할 수 있다.
또한, 웨이퍼(1W)의 이면은 레이저광(LB1)의 입사면으로 되어 있으므로, 레이저광(LB1)의 산란을 저감 또는 방지하기 위해 평탄하고 또한 활면인 것이 바람직하다. 또한, 개질 영역(PL)의 형성에 있어서, 웨이퍼(1W)의 이면에서는 레이저광(LB1)이 거의 흡수되어 있지 않으므로, 웨이퍼(1W)의 이면이 용융하는 일은 없다. 또한, 특별히 한정되는 것은 아니지만, 레이저광(LB1)의 조사 조건은, 예컨대 이하와 같다. 즉, 레이저광(LB1)의 종류는, 예컨대 LD 여기 고체 펄스 레이저, 광원은 예컨대 파장이 1064 ㎚인 YAG 레이저, 주파수는 예컨대 400 kHz, 레이저 파워 는, 예컨대 1W 이하, 레이저 스폿 지름은, 예컨대 1 내지 2 ㎛, 레이저광(LB1)의 이동 속도는, 예컨대 300 ㎜/s 정도이다.
다음에, 도11 내지 도13은 칩 분할 공정(102B)의 접착층 형성 공정(102B2) 시에 있어서의 웨이퍼(1W)의 모습을 나타내고 있다. 또한, 도11은 웨이퍼(1W)의 단면도를, 도12 및 도13의 좌측은 웨이퍼(1W)의 단면도를, 우측은 웨이퍼(1W)의 이면의 전체 평면도를 각각 나타내고 있다.
우선, 상기 레이저 다이싱 장치로부터 취출한 웨이퍼(1W)를 그 주면에 지지 기판(4)을 부착한 채로의 상태에서 회전 도포 장치(스핀·코터)로 반송하여, 그 웨이퍼(1W)의 이면을 위로 향하게 한 상태로 회전 지지대에 장착하여 진공 흡착함으로써 고정한다. 계속해서, 도11에 도시한 바와 같이 회전 도포 장치의 노즐(7)로부터 액상(페이스트형) 접착재(8)를 웨이퍼(1W)의 이면 상의 중앙에 적하한다. 이 접착재(8)의 베이스재는, 예컨대 열가소성 수지에 의해 형성되어 있다. 열가소성 수지의 구체예로서는, 예컨대 폴리이미드 수지가 있다. 또한, 접착재(8)의 베이스재로서, 예컨대 열경화성 수지를 이용해도 좋다. 열경화성 수지의 구체예로서는, 예컨대 에폭시, 폴리이미드 수지 또는 실리콘 수지 등이 있다. 그 후, 도12에 도시한 바와 같이, 웨이퍼(1W)를 고속 회전시킴으로써 웨이퍼(1W)의 이면 전체면에 얇은 접착재(8)의 피막을 형성한다(회전 도포법). 그 후, 웨이퍼(1W)를 그 주면에 지지 기판(4)을 점착한 채로의 상태에서 히트 스테이지 위로 반송하고, 예컨대 100 내지 200 ℃, 30분 정도의 조건으로 건조 처리를 하여 접착재(8)를 고화한다. 접착재(8)의 베이스 재료가 열경화성 수지인 경우는, 열처리를 실시함으로써 열경화 성 수지를 어느 정도 경화시키지만 완전히 경화시키지 않고 접착성을 갖는 상태로 고정해 둔다. 이와 같이 하여, 도13에 도시한 바와 같이, 웨이퍼(1W)의 이면 전체면에 고체 형상의 얇은 접착층(8a)을 형성한다. 이 접착재(8)를 고화함으로써 얻게 된 접착층(8a)은, 이 후의 공정에서 웨이퍼(1W)로부터 얻게 된 칩(1C)을 다른 칩 위에 고정하기 위한 것이며, 그 두께가 균일해지도록 웨이퍼(1W)의 이면 전체면에 형성되어 있다. 접착층(8a)의 두께는, 예컨대 10 ㎛보다도 얇고, 예컨대 5 ㎛ 정도 혹은 그 이하이다. 또한, 상기한 바와 같이 접착재(8)만 회전 도포한 후, 고화함으로써 접착층(8a)을 형성하므로, DAF와 같이 필름 기판을 필요로 하지 않는 만큼, 접착층(8a)의 두께를 DAF보다도 얇게 형성하는 것이 가능하다.
본 제1 실시 형태에서는, 회전 도포 장치의 노즐(7)로부터 액상(페이스트형)의 접착재(8)를 웨이퍼(1W)의 이면 상의 중앙에 적하한 후, 웨이퍼(1W)를 고속 회전시킴으로써 웨이퍼(1W)의 이면 전체면에 얇은 접착재(8)의 피막을 형성하는 방법을 설명했지만, 접착제(8)의 점도가 높은 것을 사용하는 경우에는, 미리 웨이퍼(1W)를 고속 회전한 상태로 액상(페이스트형)의 접착재(18)를 웨이퍼(1W)의 이면 상의 중앙에 적하하고, 그 후 회전수를 바꾸어 웨이퍼(1W)의 이면 전체면에 얇은 접착재(8)의 피막을 형성하는 것이 바람직하다.
본 제1 실시 형태에서는, 상기한 바와 같이 회전 도포법을 이용하여 접착층(8a)을 형성함으로써, 접착층(8a)의 두께를 상기한 바와 같이 얇게 할 수 있다. 또한, 수지 코팅 방식에 의해 접착층(8a)을 형성하므로, 웨이퍼(1W)의 이면 내에서의 접착층(8a)의 두께의 균일성을 향상시킬 수 있다. 또한, 웨이퍼(1W)의 주면에 지지 기판(4)을 점착함으로써 웨이퍼(1W)의 평탄도가 높은 상태에서 접착제(8)를 회전 도포할 수 있으므로, 웨이퍼(1W)의 이면 내에서의 접착층(8a)의 두께의 균일성을 향상시킬 수 있다. 상기 WSS를 이용하지 않는 경우, 웨이퍼(1W)의 주면에 테이프재만을 붙이는 경우 혹은 상기 테이프 WSS를 이용하는 경우에는, 웨이퍼(1W)의 주면 전체면을 상기 회전 지지대 측에 진공 흡인한 상태에서 접착재(8)를 회전 도포하는 것이 바람직하다. 이와 같이 웨이퍼(1W)의 주면 전체면을 진공 흡인함으로써, 매우 얇고 대경인 웨이퍼(1W)가 휘어짐이나 휨을 저감 또는 방지할 수 있어, 웨이퍼(1W)의 평탄성을 향상시킬 수 있으므로, 웨이퍼(1W)의 이면 내에 있어서의 접착층(8a)의 두께의 균일성을 향상시킬 수 있다.
또한, DAF 이용한 경우, 웨이퍼(1W)의 크기나 두께 등에 따라 수단이 다르지만, 본 제1 실시 형태와 같은 수지 코팅 방식의 경우는, 수지 재료는 1 종류가 좋으며, 특히 웨이퍼(1W)의 크기나 두께에 따르지 않는다. 또한, DAF에 요구되는 성형 기술이나 가공 기술이 불필요하므로, 비용을 줄일 수 있다. 또한, 웨이퍼(1W)에 DAF를 접착하는 경우, 웨이퍼(1W)와 DAF와의 사이의 주름이나 보이드를 없애 밀착성을 높이기 위해, 웨이퍼(1W)에의 가압이 필요하지만, 50 ㎛ 이하의 얇은 웨이퍼(1W)에서는, 가압에 의한 웨이퍼(1W)에의 손상이 더욱 염려된다. 이에 대하여, 본 제1 실시 형태에서는, 접착층(8a)의 형성에 있어서 웨이퍼(1W)에의 가압이 불필요하며, 웨이퍼(1W)의 손상 열화를 저감 또는 방지할 수 있다. 따라서, 반도체 장치의 제품 비율 및 신뢰성을 향상시킬 수 있다.
다음에, 도14는 칩 분할 공정(102B)의 웨이퍼 마운트 공정(102B3) 후에 있어 서의 웨이퍼(1W)의 단면도를 나타내고 있다.
이 공정에서는, 도14에 도시한 바와 같이, 웨이퍼(1W)의 주면에 지지 기판(4)을 점착한 채로의 상태에서 웨이퍼(1W)의 이면[접착층(8a)의 형성면]을 지그(10)의 테이프(10a)에 붙인다. 지그(10)의 테이프(10a)의 테이프 베이스는, 예컨대 유연성을 갖는 플라스틱 재료로 이루어져, 그 주면에는 접착층이 형성되어 있다. 웨이퍼(1W)는 테이프(10a)의 접착층에 의해 확실히 고정되어 있다. 이 테이프(10a)로서, 예컨대 UV 테이프를 사용하는 것도 바람직하다. UV 테이프는 접착층의 재료로서 자외선 (UV) 경화성 수지가 사용된 점착 테이프이며, 강력한 점착력을 가지면서, 자외선을 조사하면 접착층의 점착력이 급격히 약해지는 성질을 갖는다. 테이프(10a)의 주면 외주에는 링(10b)이 테이프(10a)의 접착층에 의해 점착되어 있다. 이 링(10b)은 테이프(10a)의 보강 부재이다. 이 보강 관점에서 링(10b)은, 예컨대 스테인리스 등과 같은 금속에 의해 형성하는 것이 바람직하지만, 금속과 동일 정도의 경도를 갖도록 두께를 설정한 플라스틱 재료에 의해 형성해도 좋다.
다음에, 도15 내지 도18은 칩 분할 공정(102B)의 WSS 박리 공정(102B4) 시에 있어서의 웨이퍼(1W)의 모습을 나타내고 있다. 또한, 도15 및 도16은 웨이퍼(1W)의 단면도를, 도17은 웨이퍼(1W)의 주면의 전체 평면도를, 도18은 도17의 X2-X2선의 단면도를 각각 나타내고 있다.
이 공정에서는, 우선 도15에 도시한 바와 같이, 레이저 발생부(11)로부터 방사된 레이저광(LB2)을, 웨이퍼(1W)의 주면 위의 접착층(3)에 초점을 맞춘 상태에서 투명한 지지 기판(4)을 거쳐서 웨이퍼(1W)의 주면의 단부에서 단부까지 주사하여 조사한다. 이 레이저광(LB2)의 조건은, 예를 들어 파장 1064 ㎚의 적외선 레이저, 출력 : 20W, 조사 속도 : 2000 ㎜/S, 스폿 지름 : f200 ㎛ 정도이다. 이에 의해, 도16에 도시한 바와 같이 지지 기판(4)을 웨이퍼(1W)의 주면으로부터 박리한다.
접착층(3)을, 예컨대 자외선 경화 수지(UV 수지)에 의해 형성해도 좋다. UV 수지는 강력한 점착력을 가지면서, 자외선을 조사하면 경화가 촉진되어 점착력이 급격히 약해지는 성질을 갖는다. UV 수지를 사용한 경우, 상기 레이저광(LB2)은 적외선 레이저 대신에 자외선 레이저를 사용한다. 이에 의해, 접착층(3)의 점착력을 약하게 할 수 있으므로, 지지 기판(4)을 쉽게 박리할 수 있다. 계속해서, 도17 및 도18에 도시한 바와 같이, 웨이퍼(1W)의 주면 위의 접착층(3)을 제거한다.
다음에, 도19 및 도20은 분할 공정(102B5) 시에 있어서의 웨이퍼(1W)의 단면도 및 웨이퍼(1W)의 이면 전체 평면도를 나타내고 있다. 또한, 도20은 평면도이지만, 도면을 보기 쉽게 하기 위해 접착층(8a)의 형성 영역에 해칭을 부여하였다.
이 공정에서는, 도19에 도시한 바와 같이, 웨이퍼(1W)를 실은 지그(10)를 적재대(12)에 실은 후, 지그(10)의 링(10b)을 고정한 상태에서 적재대(12)를 웨이퍼(1W)의 주면에 수직인 방향(화살표 A로 나타내는 방향)으로 밀어 올린다. 그러면, 테이프(10a)가 웨이퍼(1W)의 지름 방향(화살표 B로 나타내는 방향)으로 연장되는 결과, 그 테이프(10a)가 연장되는 힘에 의해, 웨이퍼(1W)의 개질 영역(PL)을 분할 기점으로 하여 웨이퍼(1W)의 두께 방향을 따라서 균열이 생긴다. 이에 의해, 웨이퍼(1W)를 개개의 칩(제2 칩)으로 분할한다(스텔스 다이싱). 또한, 동시에 칩(1C)의 분할에 의해 개개의 칩(1C) 사이에 있어서 접착층(8a)도 깨어진다. 칩(1C)의 이면의 접착층으로서 DAF재를 이용한 경우, 스텔스 다이싱에 의한 칩(1C)의 절단에 있어서, 칩(1C)의 이면의 DAF재의 외주부가 절단되지 않고서 연장되어 버리는 등, 칩(1C)의 이면의 DAF재를 능숙하게 절단할 수 없는 경우가 있다. 이에 대하여, 본 제1 실시 형태에서는 상기한 바와 같이 접착층(8a)의 두께가 DAF재에 비해 매우 얇기 때문에, 스텔스 다이싱에 의한 칩(1C)의 분할 시에 접착층(8a)을 능숙하게 깨끗하게 절단할 수 있다. 따라서, 스텔스 다이싱을 채용할 수 있으므로, 칩(1C)의 박형화에 대응할 수 있어, 반도체 장치를 박형화할 수 있다. 또한, 칩(1C)의 외관 문제점을 줄일 수 있으므로, 반도체 장치의 제품 비율을 향상시킬 수 있다.
또한, 다이싱 블레이드에 의해 웨이퍼(1W)를 절단하는 블레이드 다이싱 방식인 경우, 웨이퍼(1W)가 얇아지는 동시에 절단 시에 치핑이 생기기 쉬워져 칩의 항절 강도가 저하되므로, 칩(1C)의 품질을 확보하는 관점에서 저속[예컨대, 매초 60 ㎜ 정도 또는 웨이퍼(1W)의 두께에 따라서 그 이하]으로 처리할 수밖에 없다. 이에 대하여, 본 제1 실시 형태인 경우, 웨이퍼(1W)의 표면에 손상을 주지 않고 내부만을 나누어 절단하므로, 칩(1C)의 표면에 존재하는 치핑을 매우 작게 억제할 수 있다. 이로 인해, 칩(1C)의 항절 강도를 향상시킬 수 있다. 또한, 예컨대, 매초 300 ㎜라는 고속 절단 처리를 할 수 있으므로, 처리량을 향상시킬 수 있다.
또한, 상기한 바와 같이 웨이퍼(1W)의 주면의 절단 영역(CR)에는, 웨이퍼(1W)의 주면측에서 레이저광을 조사하면 테스트용의 패드(1LBt)가 방해가 되어 그 부분의 가공(개질층의 형성)을 능숙하게 할 수 없는 경우가 있다. 이에 대하 여, 본 제1 실시 형태에서는 테스트용의 패드(1LBt) 등과 같은 메탈이 존재하지 않는 웨이퍼(1W)의 이면 측에서 레이저광(LB)을 조사하므로, 상기와 같은 문제점을 발생시키는 일없이 양호하게 개질 영역(PL)을 형성할 수 있어 웨이퍼(1W)를 양호하게 절단할 수 있다.
다음에, 도21은 조립 공정(102C)의 픽업 공정(102C1) 시에 있어서의 웨이퍼(1W)의 단면도를 나타내고 있다. 이 공정에서는 복수의 칩(1C)을 보유 지지한 지그(10)를 픽업 장치로 반송하여 탑재대(15) 위에 싣는다. 계속해서, 지그(10)의 테이프(10a)의 이면을 진공 흡인한 상태에서, 압상 핀에 의해 테이프(10a)의 이면으로부터 칩(1C)을 밀어 올린다. 이때, 테이프(10a)로서 상기 UV 테이프를 사용한 경우에는 테이프(10a)의 접착층에 자외선을 조사함으로써 접착층을 경화시켜 접착력을 약하게 한다. 이 상태에서 칩(1C)을 픽업 장치의 콜릿에 의해 진공 흡인하여 끌어올린다.
다음에, 도22는 조립 공정(102C)의 다이본딩 공정(102C2) 시에 있어서의 칩(1C) 및 배선 기판(17)의 사시도, 도23은 도22의 공정 시의 칩(1C) 및 배선 기판(17)의 단면도를 나타내고 있다. 이 공정에서는, 상기와 같이 하여 픽업한 칩(1C)을, 도22 및 도23에 도시한 바와 같이 배선 기판(17)의 주면 위에 설치되어 있는 다른 칩(제1 칩)(18C)의 주면 위로 이송한다. 계속해서, 칩(1C)의 이면의 접착층(8a)과 칩(18C)의 주면을 대향시킨 상태에서 칩(1C)을 하강하여 칩(18C)의 주면 위에 싣는다. 그 후, 접착층(8a)의 베이스재가 열가소성 수지인 경우는 접착층(8a)을 가열하여 연화시켜 접착성을 갖게 한 상태에서, 칩(1C)의 이면의 접착 층(8a)을 칩(18C)의 주면에 가볍게 압박함으로써, 칩(18C)의 주면 위에 칩(1C)을 고정 부착한다. 이때의 가열 온도는, 특별히 한정되지 않지만 400 ℃ 정도이다. 한편, 접착층(8a)의 베이스재가 열경화성 수지인 경우는, 접착층(8a)에 열을 가하여 완전히 경화시켜, 칩(18C)의 주면 위에 칩(1C)을 고정 부착한다. 이와 같이 하여 칩(18C) 위에 칩(1C)을 적층한다.
이와 같이 본 제1 실시 형태에서는, 칩(1C)의 박형화뿐만 아니라, 칩(1C)의 이면의 접착층(8a)의 두께를 얇게 할 수 있으므로, 칩(1C, 18C)의 적층 높이를 낮게 할 수 있다. 따라서, 칩(1C, 18C)을 적층한 구성을 갖는 반도체 장치를 박형화할 수 있다. 또한, 접착층(8a)이 얇기 때문에 수분의 흡수량도 줄일 수 있어, 보이드의 발생도 줄일 수 있으므로, 반도체 장치의 신뢰성을 향상시킬 수도 있다. 또한, 접착층(8a)은 고체 형상으로 되어 있으므로, 칩(1C)의 설치 시에 칩(1C)의 외주로 비어져 나와 버리는 일도 없어, 접착층(8a)이 아래쪽의 칩(18C)의 패드를 덮어 버리는 문제도 생기지 않는다. 또한, 칩(1C)이 얇더라도, 칩(1C)의 이면의 접착층(8a)이 칩(1C)의 측면을 통해 주면에 권취되어 버리는 일도 없다. 또한, 접착층(8a)의 두께 정밀도가 높은데다가, 상층의 칩(1C)이 기울어 버리는 일도 없다. 또한, 픽업한 칩(1C)을 반송 트레이에 수용하여 다른 제조 공장(예컨대, 어셈블리파브)으로 반송 출하하고, 이 공정 후의 조립을 의뢰해도 좋다(도1의 공정 103A).
여기에서, 배선 기판(17) 및 칩(18C)의 구성과 설치 방법의 일례를 설명한다. 배선 기판(17)은, 예컨대 다층 배선 구성을 갖는 프린트 배선 기판으로 이루어져, 두께 방향을 따라서 서로 반대 측이 되는 주면 및 이면을 갖는다. 배선 기 판(17)의 주면에는 칩(18C)이 설치되어 있다. 또한, 배선 기판(17)의 주면에는, 칩(18C)의 외주를 둘러싸도록 복수의 전극(17a)이 배치되어 있다. 또한, 배선 기판(17)의 이면에는, 복수의 전극(17b)이 배치되어 있다. 배선 기판(17)의 주면의 전극(17a)과 이면의 전극(17b)은 배선 기판(17)의 내층 배선을 통해 전기적으로 접속되어 있다. 배선 기판(17)의 전극(17a, 17b) 및 배선은, 예컨대 구리로 이루어진다. 전극(17a, 17b)의 노출 표면에는 니켈(Ni) 기초의 금(Au) 도금이 실시되어 있다.
칩(18C)의 구성은 상기 칩(1C)과 거의 동일하다. 칩(18C)의 기판(18S)은, 예컨대 실리콘(Si) 단결정으로 이루어져, 그 주면에는 소자 및 배선층(18L)이 형성되어 있다. 배선층(18L)의 구성은 상기 칩(1C)의 배선층(1L)과 동일하며, 최상층에는 패드(18LB)가 배치되어 있다. 칩(18C)은 그 주면을 위로 향하게 하고, 또한 그 이면이 접착층(20a)에 의해 배선 기판(17)의 주면에 고정 부착된 상태에서 배선 기판(17)의 주면 위에 설치되어 있다. 접착층(20a)은, 예컨대 폴리이미드 수지와 같은 열가소성 수지에 의해 형성되어 있다. 접착층(20a)의 두께는 상기 칩(1C)의 이면의 접착층(8a)보다도 두텁고, 예컨대 10 ㎛ 이상이다. 그 이유는, 배선 기판(17)의 주면 위에 형성된 배선이나 전극에 의한 큰 요철을 접착층(20a)에 의해 흡수시키기 위해서이다. 만약, 1단째의 반도체 칩(18C)을 수지 코팅 방식에 의해 형성한 접착층(8a)을 거쳐서 설치한 경우, 접착층(8a)의 두께는 5 ㎛ 정도로 얇기 때문에, 배선 기판(17)의 주면 위에 형성된 요철을 접착층(8a)에서 흡수할 수 없다. 즉, 배선 기판(17)의 주면과 접착층(8a)의 사이에 간극이 생겨, 다음 밀봉 부 재 형성 공정에 있어서 밀봉 수지가 미충전이 되는 보이드 불량의 문제가 생길 가능성이 있다. 이에 대하여, 칩(1C)의 이면의 요철은, 예컨대 1 내지 2 ㎛(MAX) 정도이며, 칩(1C)이 적층되는 칩(18C)의 주면의 요철은, 예컨대 1 내지 2 ㎛(MAX) 정도이며, 배선 기판(17)의 주면일수록 요철이 없으므로, 칩(1C)의 이면의 접착층(8a)은 얇게 해도 문제가 없다.
이러한 칩(18C)의 설치 방법은, 예컨대 다음과 같다. 우선, 배선 기판(17)을 준비하여, 그 주면의 칩 설치 영역에 페이스트형의 접착재를 도포한다. 이 페이스트형의 접착재는, 예컨대 폴리이미드 수지 등과 같은 열가소성 수지에 의해 형성되어 있다. 계속해서, 그 페이스트형의 접착재에 칩(18C)의 이면을 압박하여 칩(18C)을 배선 기판(17)의 주면 위에 실은 후, 페이스트형의 접착재를 건조시켜 고체 형상의 접착층(20a)을 형성한다. 이에 의해, 칩(18C)을 배선 기판(17)에 고정 부착한다.
또한, 도58에 도시한 바와 같이, 접착층(20a)의 재료로서 DAF(Die Attach Film)를 사용해도 좋다. 즉, 1단째의 반도체 칩(18C)은, DAF[접착층(20a)]을 거쳐서 배선 기판(17)의 주면에 설치하고, 1단면의 반도체 칩의 주면 위에 설치하는 2단째 이후의 반도체 칩은, 수지 코팅 방식에 의해 형성한 접착층(8a)을 거쳐서 설치해도 좋다. 이에 의해, 1단째의 반도체 칩(18C)에 사용하는 DAF[접착층(20a)]는 고체 형상으로 되어 있으므로, 반도체 칩(18C)의 설치 시에 반도체 칩(18C)의 외주로 비어져 나오는 일이 없다. 즉, 배선 기판의 주면 위에 배치된 전극(17a)을 향해 접착재[접착층(20a)]가 비어져 나오는 일이 없으므로, 반도체 칩(18C)과 전 극(17a) 사이의 거리를 짧게 할 수 있으므로, 페이스트형의 접착재를 사용하는 경우에 비해 반도체 장치의 소형화를 실현할 수 있다.
다음에, 도24는 조립 공정(102C)의 와이어 본딩 공정(102C3) 이후의 반도체 장치의 단면도, 도25는 조립 공정(102C)의 밀봉 공정(102C4) 후에 있어서의 반도체 장치의 단면도를 나타내고 있다.
우선, 와이어 본딩 공정(102C3)에서는 도24에 도시한 바와 같이, 상층의 칩(1C)의 패드(1LB)와 하층의 칩(18C)의 패드(18LB)를 본딩 와이어(이하, 와이어라 함)(21)에 의해 접속하는 동시에, 하층의 칩(18C)의 패드(18LB)와 배선 기판(17)의 전극(17a)을 와이어(21)에 의해 접속한다. 상층 칩(1C)의 패드(1LB)와 배선 기판(17)의 전극(17a)을 와이어(21)에 의해 접속해도 좋다. 와이어(21)는, 예컨대 금(Au)에 의해 형성되어 있다. 계속해서, 밀봉 공정(102C4)에서는 도25에 도시한 바와 같이 칩(1C, 18C) 및 와이어(21) 등을, 예컨대 트랜스퍼 몰드법을 이용하여 에폭시계 수지 등으로 이루어지는 밀봉 부재(22)에 의해 밀봉한다. 또한, 전극(17b) 상에 외부 단자로서 땜납 볼(23)을 형성한다. 땜납 볼(23)은, 예컨대 납(Pb)-주석(Sn)의 납 땜납재, 또는 예컨대 주석(Sn)-은(Ag)-구리(Cu)계의 납프리 땜납재로 이루어진다. 이상과 같이 하여 반도체 장치를 제조한다.
(제2 실시 형태)
본 제2 실시 형태에서는, 상기 제1 실시 형태와 마찬가지로, 도1의 전 공정(100)으로부터 레이저 조사 공정(102B1)을 거친 후, 칩 분할 공정(102B)의 접착층 형성 공정(102B2)에 있어서, 웨이퍼의 이면에 인쇄법에 의해 접착층을 형성한 다.
도26은 상기 접착층 형성 공정(102B2) 시의 웨이퍼(1W)의 단면도, 도27은 상기 접착층 형성 공정(102B2) 시에 이용하는 마스크(25A)의 평면도를 나타내고 있다. 또한, 도27은 평면도이지만, 도면을 보기 쉽게 하기 위해 마스크(25A)에 해칭을 부여하였다.
우선, 도26에 도시한 바와 같이, 웨이퍼(1W)의 이면 상에 마스크(25A)를 위치 정렬한 상태로 씌운 후, 이 마스크(25A)의 위에서 액상(페이스트형)의 접착재(8)를 스키지(26)에 의해 웨이퍼(1W)의 이면을 따라서 연장시킨다. 마스크(25A)에 있어서, 웨이퍼(1W)의 개개의 칩(1C)의 대응 위치에는, 도26 및 도27에 도시한 바와 같이 개개의 칩(1C)과 거의 같은 평면 치수의 개구부(25A1)가 형성되어 있으며, 그 각각의 개구부(25A1)로부터 각각의 칩(1C)의 이면이 노출되어 있다. 또한, 마스크(25A)에 있어서, 웨이퍼(1W)의 개개의 칩(1C)의 인접 사이의 절단 영역(CR)(개질 영역(PL)의 형성 영역)의 대응 위치에는 마스크 패턴(25A2)이 형성되어 있고, 이에 의해 칩(1C)의 인접간의 절단 영역(CR)에 대응하는 부분이 덮여 있다.
다음에, 도28은 액상 접착재(8)를 스키지(26)에 의해 연장시켜 마스크(25A)를 거쳐서 웨이퍼(1W)의 이면에 선택적으로 도포하고 있는 모습을 나타내는 웨이퍼(1W)의 단면도, 도29는 도28의 웨이퍼(1W)의 이면측의 평면도를 나타내고 있다. 또한, 도29는 평면도이지만, 도면을 보기 쉽게 하기 위해 접착재(8)의 도포 영역에 해칭을 부여하였다. 또한, 도29에서는 도면을 보기 쉽게 하기 위해 웨이퍼(1W)를 투과시켜 보이고 있다.
도28 및 도29에 도시한 바와 같이, 웨이퍼(1W)의 이면을 따라서 접착재(8)를 연장시키면서 스키지(26)를 이동시키면, 액상 접착재(8)가 마스크(25A)의 개구부(25A1) 내에 들어간다. 이에 의해, 접착재(8)는 칩(1C)의 이면에 부착되지만, 절단 영역(CR)에는 부착되지 않도록 되어 있다. 이와 같이 하여 스키지(26)를 웨이퍼(1W)의 단부에서 단부까지 이동시킨다.
다음에, 도30은 마스크(25A)를 제거한 상태를 나타내는 웨이퍼(1W)의 단면도, 도31은 도30의 웨이퍼(1W)의 이면의 평면도를 나타내고 있다. 또한, 도31은 평면도이지만, 도면을 보기 쉽게 하기 위해 접착재(8)[접착층(8b)]의 도포 영역에 해칭을 부여하였다.
웨이퍼(1W)의 이면에 접착재(8)를 도포한 후, 마스크(25A)를 제거하여, 상기 제1 실시 형태와 마찬가지로 접착재(8)를 건조시킴으로써, 웨이퍼(1W)의 이면의 각 칩(1C)의 영역에 선택적으로 고체 형상의 접착층(8b)을 형성한다. 절단 영역(CR)에는 접착층(8b)이 형성되어 있지 않다.
다음에, 도32는 칩 분할 공정(102B)의 웨이퍼 마운트 공정(102B3) 시에 있어서의 웨이퍼(1W)의 단면도, 도33은 WSS 박리 공정(102B4) 후에 있어서의 웨이퍼(1W)의 단면도를 나타내고 있다.
이 공정에서는, 도32에 도시한 바와 같이 상기 제1 실시 형태와 마찬가지로, 웨이퍼(1W)의 이면[접착층(8b)의 형성면]을 지그(10)의 테이프(10)에 점착한 후, 도33에 도시한 바와 같이, 상기 제1 실시 형태와 마찬가지로 지지 기판(4)을 박리하고, 계속해서 접착층(3)을 제거한다.
다음에, 도34 및 도35는 분할 공정(102B5) 시에 있어서의 웨이퍼(1W)의 단면도 및 웨이퍼(1W)의 이면의 전체 평면도를 나타내고 있다. 또한, 도35는 평면도이지만, 도면을 보기 쉽게 하기 위해 접착층(8b)의 형성 영역에 해칭을 부여하였다.
이 공정에서는, 도34 및 도35에 도시한 바와 같이, 상기 제1 실시 형태와 마찬가지로, 웨이퍼(1W)의 개질 영역(PL)을 분할 기점으로 하여, 웨이퍼(1W)를 개개의 칩(제2 칩)(1C)으로 분할한다(스텔스 다이싱). 이때, 본 제2 실시 형태에서는 분할 공정(102B5) 전에 접착층(8b)이 이미 개개의 칩(1C)마다 분할되어 있고, 접착층(8b)가 절단 영역(CR)에 형성되어 있지 않으므로, 칩(1C) 사이의 접착층(8b)을 깨끗하게 분리할 수 있다. 즉, 칩(1C)의 이면의 접착층(8b)의 외주부에 문제점을 발생시키는 일 없이, 칩(1C)을 스텔스 다이싱에 의해 깨끗하게 분할할 수 있다. 따라서, 스텔스 다이싱을 채용할 수 있으므로, 반도체 장치를 박형화할 수 있다. 또한, 칩(1C)의 외관 불량을 줄일 수 있으므로, 반도체 장치의 제품 수율을 향상시킬 수 있다. 이 이외는 상기 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다.
이 이후의 조립 공정(102C)은 상기 제1 실시 형태와 동일하므로 설명을 생략한다.
(제3 실시 형태)
상기 제1, 제2 실시 형태에서는, 칩 분할 공정에 있어서, 개질 영역(LB)를 형성하기 위한 레이저 조사 공정 후에, 웨이퍼(1W)의 이면에 접착층을 형성하는 경우에 대해 설명하였다. 본 제3 실시 형태에서는, 칩 분할 공정에 있어서, 웨이퍼(1W)의 이면에 접착층을 형성한 후, 개질 영역(LB)를 형성하기 위한 레이저 조사 공정을 하는 경우에 대해 설명한다.
도36은 본 제3 실시 형태의 반도체 장치의 흐름도를 나타내고 있다. 본 제3 실시 형태에서는, 상기 제1 실시 형태와 마찬가지로 도36의 전 공정(200), 테스트 공정(201)을 거친 후, 다음 공정(202)의 이면 가공 공정(202A)의 WSS의 장착 공정(202A1), 이면 감삭 공정(202A2) 및 이면 연마 공정(202A3)을 차례로 행한다.
계속해서, 본 제3 실시 형태에서는 칩 분할 공정(202B)에 있어서, 개질 영역(PL)을 형성하기 위한 레이저 조사 공정을 하기 전에, 접착층 형성 공정(202B1)을 한다. 도37 내지 도39는 칩 분할 공정(202B)의 접착층 형성 공정(202B1) 시에 있어서의 웨이퍼(1W)의 모습을 나타내고 있다. 또한, 도37은 웨이퍼(1W)의 단면도를, 도38 및 도39의 좌측은 웨이퍼(1W)의 단면도를, 우측은 웨이퍼(1W)의 이면의 전체 평면도를 각각 나타내고 있다. 또한, 도38 및 도39의 우측은 평면도이지만, 도면을 보기 쉽게 하기 위해서 접착재(8)[접착층(8a)]에 해칭을 부여하였다.
여기에서는, 도37에 도시한 바와 같이, 상기 제1 실시 형태와 마찬가지로, 회전 도포 장치의 노즐(7)로부터 액상(페이스트형) 접착재(8)를 웨이퍼(1W)의 이면 상의 중앙으로 적하한 후, 도38에 도시한 바와 같이 웨이퍼(1W)를 고속 회전시킴으로써 웨이퍼(1W)의 이면 전체면에 얇은 접착재(8)의 피막을 형성한다(회전 도포법). 그 후, 상기 제1 실시 형태와 마찬가지로 웨이퍼(1W)의 이면의 접착재(8)에 대하여 건조 처리를 실시하여 접착재(8)를 고화하여, 도39에 도시한 바와 같이 웨이퍼(1W)의 이면 전체면에 고체 형상의 얇은 접착층(8a)을 형성한다. 이에 의해, 상기 제1 실시 형태와 마찬가지로 웨이퍼(1W)의 이면에 얇은 접착층(8a)을 두께가 균 일해지도록 형성할 수 있다.
다음에, 도40은 도36의 웨이퍼 마운트 공정(202B2) 시에 있어서의 웨이퍼(1W)의 단면도, 도41은 도36의 레이저 조사 공정(202B3) 시에 있어서의 웨이퍼(1W)의 단면도, 도42는 도36의 WSS 박리 공정(202B4) 시에 있어서의 웨이퍼(1W)의 단면도를 각각 나타내고 있다.
우선, 도40에 도시한 바와 같이, 상기 제1 실시 형태와 마찬가지로, 웨이퍼(1W)의 이면[접착층(8a)의 형성면]을 지그(10)의 테이프(10a)에 붙이고, 웨이퍼(1W)를 지그(10)에 싣는다. 계속해서, 웨이퍼(1W)를 지그(10)에 실은 상태에서 레이저 다이싱 장치로 반송하고, 그 웨이퍼(1W)의 주면[즉, 지지 기판(4)의 표면]을 위로 향하게 한 상태에서 흡착 스테이지에 장착한다. 계속해서, IR 카메라를 이용하여 웨이퍼(1W)의 주면 위쪽으로부터 웨이퍼(1W)의 주면의 패턴[칩(1C)이나 절단 영역(CR)의 패턴 외에, 절단 영역(CR)에 배치되어 있는 패드(1LBt)나 얼라이먼트 타겟(Am), 칩(1C) 내에 배치되어 있는 패드(1LB) 등]을 인식한 후, 그에 의해 얻게 된 패턴 정보를 기초로 하여 절단선(CL)의 위치 정렬(위치 보정)을 실시한다.
그 후, 도41에 도시한 바와 같이, 웨이퍼(1W)의 주면 위쪽에 설치된 레이저 발생부(5)로부터 방사된 레이저광(LB1)을, 투명한 지지 기판(4)을 거쳐서 웨이퍼(1W)의 주면측으로부터 웨이퍼(1W)의 기판(1S)의 내부에 집광점을 맞춘 상태에서 조사하는 동시에, 상기 패턴 정보를 기초로 하여 위치 정렬된 절단선(CL)을 따라서 이동시킨다. 이에 의해, 웨이퍼(1W)의 절단 영역(CR)에서의 기판(1S)의 내부에 상기 개질 영역(PL)을 형성한다. 레이저광(LB1)의 주사 방법이나 조사 조건은 상기 제1 실시 형태에서 설명한 것과 동일하다
그 후, 도42에 도시한 바와 같이, 레이저 발생부(11)로부터 방사된 레이저광(LB2)을, 투명한 지지 기판(4)을 거쳐서 웨이퍼(1W)의 주면의 단부에서 단부까지 주사하여, 웨이퍼(1W)의 주면 위의 접착층(3)에 조사한다. 이에 의해, 접착층(3)의 접착력을 저감시켜, 상기 제1 실시 형태와 마찬가지로, 지지 기판(4)을 웨이퍼(1W)로부터 박리한다. 그 후, 상기 제1 실시 형태와 마찬가지로, 웨이퍼(1W)의 주면 위의 접착층(3)을 제거한다.
이 이후의 분할 공정(202B5), 조립 공정(202C)[픽업 공정(202C1), 다이본딩 공정(202C2), 와이어 본딩 공정(202C3), 밀봉 공정(202C4)] 및 반송 출하 공정(202A3)은 상기 제1 실시 형태에서 설명한 각 공정과 마찬가지이므로 설명을 생략한다.
(제4 실시 형태)
본 제4 실시 형태에서는, 상기 제3 실시 형태와 마찬가지로, 도36의 전공정(200)으로부터 이면 연마 공정(203A3)을 거친 후, 칩 분할 공정(202B)의 접착층 형성 공정(202B1)에 있어서, 웨이퍼(1W)의 이면에 인쇄법에 의해 접착층을 형성한다.
도43은 상기 접착층 형성 공정(202B1) 시의 웨이퍼(1W)의 단면도, 도44는 액상 접착재(8)를 스키지(26)에 의해 연장시켜 마스크(25A)를 거쳐서 웨이퍼(1W)의 이면에 선택적으로 도포하고 있는 모습을 나타내는 웨이퍼(1W)의 단면도, 도45는 마스크(25A)를 제거한 상태를 나타내는 웨이퍼(1W)의 단면도를 각각 나타내고 있 다.
우선, 도43에 도시한 바와 같이, 상기 제2 실시 형태와 마찬가지로, 웨이퍼(1W)의 이면 상에, 마스크(25A)를 위치 정렬한 상태로 씌운 후, 이 마스크(25A)의 위에서 액상(페이스트형)의 접착재(8)를 스키지(26)에 의해 웨이퍼(1W)의 이면을 따라서 연장시킨다. 그러면, 도44에 도시한 바와 같이, 상기 제2 실시 형태와 같이, 액상 접착재(8)가 마스크(25A)의 개구부(25A2) 내로 들어가 웨이퍼(1W)의 이면에 부착된다. 이와 같이 하여, 웨이퍼(1W)의 이면에 선택적으로 접착재(8)를 도포한 후, 도45에 도시한 바와 같이 상기 제2 실시 형태와 마찬가지로, 마스크(25A)를 제거한다. 그 후, 상기 제1, 제2 실시 형태와 마찬가지로 접착재(8)를 건조시킴으로써, 웨이퍼(1W)의 이면의 칩(1C)의 영역에 선택적으로 고체 형상의 접착층(8b)을 형성한다. 절단 영역(CR)에는 접착층(8b)이 형성되어 있지 않다.
다음에, 도46은 칩 분할 공정(202B)의 웨이퍼 마운트 공정(202B2) 시에 있어서의 웨이퍼(1W)의 단면도, 도47은 도36의 레이저 조사 공정(202B3) 시에 있어서의 웨이퍼(1W)의 단면도를 각각 나타내고 있다.
우선, 도46에 도시한 바와 같이, 상기 제1 실시 형태 내지 제3 실시 형태와 마찬가지로, 웨이퍼(1W)의 이면[접착층(8b)의 형성면]을 지그(10)의 테이프(10a)에 점착한 후, 상기 제3 실시 형태와 마찬가지로, IR 카메라를 이용하여 웨이퍼(1W)의 주면 위쪽으로부터 웨이퍼(1W)의 주면의 상기 패턴을 인식한다. 그리고, 그에 의해 얻게 된 패턴 정보를 기초로 하여 절단선(CL)의 위치 정렬(위치 보정)을 실시한다. 계속해서, 도47에 도시한 바와 같이, 상기 제3 실시 형태와 마찬가지로, 웨이 퍼(1W)의 주면 위쪽에 설치된 레이저 발생부(5)로부터 방사된 레이저광(LB1)을, 투명한 지지 기판(4)을 거쳐서 웨이퍼(1W)의 주면측으로부터 웨이퍼(1W)의 기판(1S)의 내부에 집광점을 맞춘 상태로 조사하는 동시에, 상기 패턴 정보를 기초로 하여 위치 정렬된 절단선(CL)을 따라 이동시킨다. 이에 의해, 웨이퍼(1W)의 절단 영역(CR)에서의 기판(1S) 내부에 상기 개질 영역(PL)을 형성한다.
그 후, 상기 제3 실시 형태와 마찬가지로, 웨이퍼(1W)의 주면으로부터 지지 기판(4)을 박리한 후, 웨이퍼(1W)의 주면 위의 접착층(3)을 제거하고, 상기 제1 내지 제3 실시 형태와 마찬가지로 하여, 웨이퍼(1W)를 개개의 칩(1C)으로 분할한다. 이 이후의 공정은 제3 실시 형태와 동일하므로 설명을 생략한다.
(제5 실시 형태)
본 제5 실시 형태에서는 웨이퍼의 이면에 인쇄법에 의해 접착층을 형성하는 경우의 변형예에 대해 설명한다.
도48은 본 제5 실시 형태의 접착층 형성 공정 시에 사용하는 마스크(25B)의 평면도를 나타내고 있다. 또한, 도48은 평면도이지만, 평면을 보기 쉽게 하기 위한 해칭을 부여하였다.
본 제5 실시 형태에서는 마스크(25B)의 전사 영역 D의 마스크 패턴이 눈이 가는 그물형의 패턴으로 되어 있다. 즉, 마스크(25B)의 전사 영역 D에는 칩(1C)의 평면 치수보다도 작은 복수의 개구부가 전사 영역 D의 면 내에 상하 좌우 방향에 인접한 상태로 배치되어 있다.
다음에, 도49는 상기 접착층 형성 공정(102B2) 시의 웨이퍼(1W)의 단면도, 도50은 마스크(25B)를 제거한 상태를 나타내는 웨이퍼(1W)의 단면도, 도51은 도50의 웨이퍼(1W)의 이면의 주요부 확대 평면도를 각각 나타내고 있다. 또한, 도51은 평면도이지만, 도면을 보기 쉽게 하기 위해 접착층(8b)에 해칭을 부여하였다.
우선, 도49에 도시한 바와 같이, 도48에서 도시한 마스크(25B)를, 상기 제2 실시 형태와 마찬가지로, 웨이퍼(1W)의 이면 상에 위치 정렬한 상태로 씌운 후, 마스크(25B) 위로부터 액상(페이스트형)의 접착재(8)를 스키지(26)에 의해 웨이퍼(1W)의 이면을 따라 연장시키고, 마스크(25B)의 개구부(25B1)를 통해 웨이퍼(1W)의 이면에 선택적으로 도포한다. 이때, 웨이퍼(1W)의 이면에 있어서 마스크(25B)의 마스크 패턴(25B2)에 대응하는 위치에는 접착재(8)는 도포되지 않는다.
이와 같이 하여, 웨이퍼(1W)의 이면에 선택적으로 접착재(8)를 도포한 후, 도50에 도시한 바와 같이, 상기 제2 실시 형태와 마찬가지로, 마스크(25B)를 제거한다. 그 후, 상기 제1, 제2 실시 형태와 마찬가지로 접착재(8)를 건조시킴으로써, 웨이퍼(1W)의 이면에 고체형의 복수의 미세한 접착층(8c)을 선택적으로 형성한다. 여기에서, 도51에 도시한 바와 같이, 접착층(8c)의 평면적은 칩(1C)의 평면적보다도 매우 작다. 이로 인해, 가령 접착층(8c)의 위치가 예정하고 있던 위치보다도 상하 좌우로 약간 어긋났다고 해도 칩(1C)의 영역 내에 배치되는 접착층(8c)의 총 면적은 큰 차이는 발생하지 않으므로, 칩(1C)의 이면의 접착층(8c)의 총 접합력도 크게 떨어져 버리는 일도 없다. 또한, 가령 접착층(8c)의 위치가 예정되어 있던 위치보다도 상하 좌우로 약간 어긋나 웨이퍼(1W)의 절단 영역(CR)에 접착층(8c)이 배치되어 버렸다고 해도 개개의 접착층(8c)은 미세하고 고립되어 있어 서로 분 리되어 있으므로, 웨이퍼(1W)의 절단 방해가 되지 않는다. 따라서, 접착층(8c)을 형성하기 위한 마스크(25B)와 웨이퍼(1W)와의 평면 위치 정렬 정밀도를 완화할 수 있다.
다음에, 도52는 칩 분할 공정(102B)의 웨이퍼 마운트 공정(102B3) 시에 있어서의 웨이퍼(1W)의 단면도, 도53은 WSS 박리 공정(102B4) 후에서의 웨이퍼(1W)의 단면도, 도54는 분할 공정(102B5) 시에서의 웨이퍼(1W)의 단면도를 나타내고 있다.
이 공정에서는, 도52에 도시한 바와 같이, 상기 제1 내지 제4 실시 형태와 마찬가지로, 웨이퍼(1W)의 이면[접착층(8c)의 형성면]을 지그(10)의 테이프(10a)에 점착한 후, 도53에 도시한 바와 같이 상기 제1 내지 제4 실시 형태와 마찬가지로, 지지 기판(4)을 박리하고, 계속해서 접착층(3)을 제거한다. 그 후, 도54에 도시한 바와 같이, 상기 제1 내지 제4 실시 형태와 마찬가지로, 웨이퍼(1W)의 개질 영역(PL)을 분할 기점으로 하여 웨이퍼(1W)를 개개의 칩(1C)으로 분할한다(스텔스 다이싱). 이때, 본 제5 실시 형태에서는 접착층(8c)은 칩(1C)보다도 작게 서로 분리되어 있으므로, 칩(1C)을 절단할 때에 접착층(8c)도 깨끗하게 분리할 수 있다. 따라서 스텔스 다이싱을 채용할 수 있으므로, 반도체 장치를 박형화할 수 있다. 또한, 칩(1C)의 외관 불량을 줄일 수 있으므로, 반도체 장치의 수율을 향상시킬 수 있다. 이 이외는 상기 제1, 제2 실시 형태와 마찬가지의 효과를 얻을 수 있다.
이 이후의 조립 공정(102C)은 상기 제1, 제2 실시 형태와 동일하므로 설명을 생략한다. 또한, 본 제5 실시 형태에서는 도1의 흐름으로 설명하였지만, 본 제5 실시 형태에서 설명한 방법은 도36의 흐름에도 적용할 수 있다.
(제6 실시 형태)
도55는 본 제6 실시 형태의 반도체 장치의 단면도를 나타내고 있다. 본 제6 실시 형태에서는 하층의 칩(18C)이, 그 주면(디바이스 형성면)을 배선 기판(17)의 주면을 향하게 한 상태에서, 범프 전극(30)을 거쳐서 배선 기판(17)의 주면 위에 설치되어 있다. 칩(18C)의 집적 회로는 펌프 회로(30)를 통해 배선 기판(17)의 주면 위의 전극에 전기적으로 접속되고, 또한 배선 기판(17)의 배선에 전기적으로 접속되어 있다. 펌프 전극(30)은, 예컨대 납(Pb)-주석(Sn) 땜납에 의해 형성되어 있다. 칩(18C)과 배선 기판(17)과의 대향면 사이에는 언더필(31)이 충전되어 있다.
칩(18C)의 이면 상에는 칩(1C)이 설치되어 있다. 칩(1C)의 이면에는 접착층(8a)을 거쳐서 칩(18C)의 이면에 접촉되어 있다. 칩(1C)의 주면의 집적 회로는 상기 제1 실시 형태와 마찬가지로 와이어(21)를 거쳐서 배선 기판(17)의 전극(17a)에 전기적으로 접속되어 있다. 또한, 상기 접착층(8a)의 두께는 칩(18C)과 배선 기판(17)과의 대향면 사이의 거리보다도 작다.
하층의 칩(18C)의 설치 방법은, 예를 들어 다음과 같다. 우선, 칩(18C)을 그 주면이 하부를 향한 상태에서 배선 기판(17)의 칩 실장 영역으로 이송하고, 칩(18C)의 주면의 범프 전극(30)과 배선 기판(17)의 주면의 전극을 페이스트재를 이용하여 임시 고정한다. 계속해서, 리프로 처리(열 처리)함으로써 칩(18C)의 범프 전극(30)과 배선 기판(17)의 전극을 고정 부착한다(플립 칩 본딩). 그 후, 칩(18C)과 배선 기판(17)과의 대향면 사이에 언더필(31)을 충전한다. 상층 칩(1C)의 설치 방법은 상기 제1 실시 형태와 동일하므로 설명을 생략한다. 또한, 접착 층(8a)을 상기 제2, 제4, 제5 실시 형태에서 설명한 접착층(8b, 8c)으로 해도 좋다.
(제7 실시 형태)
도56은 본 제7 실시 형태의 반도체 장치의 단면도를 나타내고 있다. 본 제7 실시 형태에서는 칩(1C1)(1C)의 주면 위에, 다른 칩(1C2)(1C)이 그 주면을 위로 향하게 한 상태로 설치되어 있다. 최상층의 칩(1C2)의 이면은 접착층(8a)을 거쳐서 칩(1C1)의 주면에 접착되어 있다. 칩(1C2)의 주면의 집적 회로는 와이어(21)를 거쳐서 배선 기판(17)의 전극(17a)에 전기적으로 접속되어 있다. 칩(1C1, 1C2) 표면의 접착층(8a)은 얇게 형성되어 있으므로, 칩(18C, 1C1, 1C2)의 다단 구성을 갖는 반도체 장치를 박형으로 할 수 있다. 또한, 최상층의 칩(1C2)의 이면의 접착층(8a)의 두께는 중앙층의 칩(1C1) 이면의 접착층(8a)의 두께와 같다. 각 칩(1C1, 1C2)의 이면 접착층(8a)의 두께를 비슷하게 함으로써, 각 칩(1C1, 1C2) 이면의 접착층(8a)의 두께 설계를 쉽게 할 수 있다.
또한, 최하의 칩(18C)을 제1 실시 형태와 마찬가지로 접착층(20a)에 의해 배선 기판(17)의 주면 위에 접착해도 좋다. 이 경우, 접착층(20a)의 두께는 칩(1C1, 1C2)의 이면의 접착층(8a)보다도 두껍다. 또한, 접착층(8a)을 상기 제2, 제4, 제5 실시 형태에서 설명한 접착층(8b, 8c)으로 해도 좋다.
(제8 실시 형태)
도57은 본 제8 실시 형태의 반도체 장치의 단면도를 나타내고 있다. 본 제8 실시 형태의 반도체 장치는 1개의 패키지 내에 원하는 기능의 시스템이 구축된 SIP(System In Package)로 되어 있다. 배선 기판(17)의 주면 위에는 복수의 박형 칩(18, 1C, 37C)이 적층되어 있다. 최하층의 칩(18C)은 그 주면의 범프 전극(30)을 거쳐서 배선 기판(17)의 주면 위에 설치되어 있다. 이 칩(18C)의 주면에는, 예컨대 CPU(Central Processing Unit)나 DSP(Digital Signal Processor) 등과 같은 논리 회로가 형성되어 있다. 이 칩(18C)의 이면 상에는 접착층(8a)을 거쳐서 칩(1C)이 설치되어 있다. 이 칩(1C)의 주면에는, 예컨대 SRAM(Static Random Access Memory)이나 플래시 메모리 등과 같은 메모리 회로가 형성되어 있다. 이 칩(1C)의 주면 패드(1LB)는 와이어(21)를 거쳐서 배선 기판(17)의 주면의 전극(17a)과 전기적으로 접속되어 있다. 이 칩(1C)의 주면 위에는 스페이서(35) 및 DAF(36)를 거쳐서 칩(37C)이 설치되어 있다. 이 칩(37C)에는, 예를 들어 SRAM이나 플래시 메모리 등과 같은 메모리 회로가 형성되어 있으며, 칩(37C)의 주면의 패드는 와이어(21)를 거쳐서 배선 기판(17)의 주면의 전극(17a)과 전기적으로 접속되어 있다. 이와 같은 칩(18C, 1C, 37C) 및 와이어(21)는 밀봉 부재(22)에 의해 밀봉되어 있다.
또한, 칩(18C)을 상기 제1 실시 형태와 마찬가지로 접착층(20a)에 의해 배선 기판(17)의 주면 위에 접착해도 좋다. 또한, 접착층(8a)을 상기 제2, 제4, 제5 실시 형태에서 설명한 접착층(8b, 8c)으로 해도 좋다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태를 기초로 하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 물론이다.
이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경이 된 이용 분야인 반도체 장치의 제조 방법에 적용한 경우에 대해 설명하였지만, 그에 한정되는 것은 아니며 여러 가지 적용 가능하며, 예를 들어 마이크로 머신의 제조 방법에도 적용할 수 있다.
본 발명은 반도체 장치의 제조업에 적용할 수 있다.
본 출원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 이하와 같다.
즉, 웨이퍼의 이면에 회전 도포법 또는 인쇄법에 의해 액상 접착재를 도포하여, 고체 형상의 접착층을 형성하는 공정과, 상기 웨이퍼에 대하여 레이저 다이싱 처리를 실시하는 공정을 가짐으로써, 다단으로 적층한 칩 사이의 접착층의 두께를 얇게 할 수 있으므로, 칩을 다단으로 적층한 구성을 갖는 반도체 장치를 박형화할 수 있다.

Claims (15)

  1. (a) 두께 방향을 따라서 서로 반대 측이 되는 주면 및 이면을 갖는 배선 기판을 준비하는 공정과,
    (b) 상기 배선 기판의 주면 위에 제1 칩을 탑재하는 공정과,
    (c) 상기 제1 칩 위에 제2 칩을 적층하고, 상기 제2 칩을 그 이면의 고체 형상의 접착층에 의해 상기 제1 칩에 접착하는 공정을 갖고,
    상기 제2 칩의 작성 공정은,
    두께 방향을 따라서 서로 반대 측이 되는 주면 및 이면을 갖는 웨이퍼를 준비하는 공정과,
    상기 웨이퍼의 주면에 소자를 형성하는 공정과,
    상기 웨이퍼의 주면 위에 배선층을 형성하는 공정과,
    상기 웨이퍼를 박형화하는 공정과,
    상기 웨이퍼의 칩 분리 영역을 따라서 상기 웨이퍼의 내부에 집광점을 맞추어 레이저를 조사함으로써, 이후의 웨이퍼 절단 공정에 있어서 상기 웨이퍼의 분할 기점이 되는 개질 영역을 형성하는 공정과,
    상기 웨이퍼의 이면에 액상 접착재를 회전 도포법에 의해 도포하여, 상기 웨이퍼의 이면에 상기 고체 형상의 접착층을 형성하는 공정과,
    상기 개질 영역을 기점으로 하여 상기 웨이퍼를 절단하고, 상기 고체 형상의 접착층을 이면에 갖는 상기 제2 칩을 얻는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 배선층은 저유전율막을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제1 칩의 탑재 공정은 상기 제1 칩을 필름형의 접착 부재에 의해 상기 배선 기판에 접착하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제1 칩의 탑재 공정은 상기 제1 칩을 페이스트형의 접착재에 의해 상기 배선 기판에 접착하는 공정과, 상기 페이스트형의 접착재를 건조시켜 고체 형상으로 하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 제1 칩과 상기 제2 칩을 접착하는 상기 고체 형상의 접착층의 두께는, 상기 제1 칩과 상기 배선 기판을 접착하는 접착층의 두께보다도 얇은 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 배선 기판의 주면에 다단으로 적층된 칩 사이의 접착층의 두께는 서로 같은 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. (a) 두께 방향을 따라서 서로 반대 측이 되는 주면 및 이면을 갖는 배선 기판을 준비하는 공정과,
    (b) 상기 배선 기판의 주면 위에 제1 칩을 탑재하는 공정과,
    (c) 상기 제1 칩 위에 제2 칩을 적층하고, 상기 제2 칩을 그 이면의 고체 형상의 접착층에 의해 상기 제1 칩에 접착하는 공정을 갖고,
    상기 제2 칩의 작성 공정은,
    두께 방향을 따라서 서로 반대 측이 되는 주면 및 이면을 갖는 웨이퍼를 준비하는 공정과,
    상기 웨이퍼의 주면에 소자를 형성하는 공정과,
    상기 웨이퍼의 주면 위에 배선층을 형성하는 공정과,
    상기 웨이퍼를 박형화하는 공정과,
    상기 웨이퍼의 칩 분리 영역을 따라서 상기 웨이퍼의 내부에 집광점을 맞추어 레이저를 조사함으로써, 이후의 웨이퍼 절단 공정에 있어서 상기 웨이퍼의 분할 기점이 되는 개질 영역을 형성하는 공정과,
    상기 웨이퍼의 이면에 액상 접착재를 인쇄법에 의해 도포하여, 상기 웨이퍼의 이면에 상기 고체 형상의 접착층을 형성하는 공정과,
    상기 개질 영역을 기점으로 하여 상기 웨이퍼를 절단하고, 상기 고체 형상의 접착층을 이면에 갖는 상기 제2 칩을 얻는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 배선층은 저유전율막을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제7항에 있어서, 상기 제1 칩의 탑재 공정은 상기 제1 칩을 필름형의 접착 부재에 의해 상기 배선 기판에 접착하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제7항에 있어서, 상기 제1 칩의 탑재 공정은 상기 제1 칩을 페이스트형의 접착재에 의해 상기 배선 기판에 접착하는 공정과, 상기 페이스트형의 접착재를 건조시켜 고체 형상으로 하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제7항에 있어서, 상기 제1 칩과 상기 제2 칩을 접착하는 상기 고체 형상의 접착층의 두께는, 상기 제1 칩과 상기 배선 기판을 접착하는 접착층의 두께보다도 얇은 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제7항에 있어서, 2단째 이후의 다단으로 적층된 칩 사이의 접착층의 두께는 서로 같은 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제7항에 있어서, 상기 웨이퍼의 이면에 액상 접착재를 인쇄법에 의해 도포할 때에, 상기 액상 접착재가 상기 웨이퍼의 이면의 칩 영역에 도포되고, 칩 분리 영역에는 도포되지 않도록 상기 액상 접착재를 선택적으로 도포하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 두께 방향을 따라서 서로 반대 측이 되는 주면 및 이면을 갖는 배선 기판과,
    상기 배선 기판의 주면 위에 고체 형상의 제1 접착층을 거쳐서 탑재된 제1 칩과,
    상기 제1 칩 위에 고체 형상의 제2 접착층을 거쳐서 탑재된 제2 칩을 구비하고,
    상기 제2 접착층의 두께는 상기 제1 접착층의 두께보다도 얇은 것을 특징으로 하는 반도체 장치.
  15. 두께 방향을 따라서 서로 반대 측이 되는 주면 및 이면을 갖는 배선 기판과,
    상기 배선 기판의 주면 위에 접착층을 거쳐서 탑재된 칩과,
    상기 칩 위에 다단으로 적층된 복수의 칩을 구비하고,
    상기 배선 기판의 주면 위에 다단으로 적층된 칩 사이의 접착층의 두께는 서로 같은 것을 특징으로 하는 반도체 장치.
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