KR20070018277A - Semiconductor memory device and fabrication method for the same - Google Patents

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Abstract

반도체 메모리 소자가 제공된다. 반도체 메모리 소자는 셀 어레이 영역과 주변회로 영역으로 구분된 반도체 기판과, 기판 상에 형성된 메탈간 절연막과 메탈 배선이 교대로 적층되어 있는 구조물 및 메탈 배선에 정렬되어 메탈간 절연막 내에 형성된 개구부를 매립하는 제 1 수소 이동로를 포함한다.A semiconductor memory device is provided. The semiconductor memory device includes a semiconductor substrate divided into a cell array region and a peripheral circuit region, a structure in which an intermetallic insulating film and a metal wiring formed on the substrate are alternately stacked, and an opening formed in the intermetallic insulating film aligned with the metal wiring. And a first hydrogen transfer furnace.

반도체 메모리 소자, 수소 이동로 Semiconductor Memory Device, Hydrogen Transfer Furnace

Description

반도체 메모리 소자와 그 제조 방법{Semiconductor memory device and fabrication method for the same}Semiconductor memory device and fabrication method {Semiconductor memory device and fabrication method for the same}

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 단면도이다.1 is a cross-sectional view of a semiconductor memory device according to an embodiment of the present invention.

도 2 및 도 3은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 순차적으로 나타낸 단면도들이다. 2 and 3 are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor memory device according to an embodiment of the present invention.

도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 단면도이다.4 is a cross-sectional view of a semiconductor memory device according to another embodiment of the present invention.

도 5 및 도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.5 and 7 are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor memory device according to another embodiment of the present invention.

도 8은 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 단면도이다. 8 is a cross-sectional view of a semiconductor memory device according to still another embodiment of the present invention.

(도면의 주요부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

100: 기판 110: 셀 어레이 영역100: substrate 110: cell array region

130: 주변 회로 영역 210: 메탈 배선130: peripheral circuit area 210: metal wiring

220: 메탈간 절연막 222: 제 1 메탈간 절연막220: intermetallic insulating film 222: first intermetallic insulating film

224: 제 2 메탈간 절연막 230: 제 1 수소 이동로224: second intermetallic insulating film 230: first hydrogen transfer path

330: 제 2 수소 이동로 232, 332: 개구부330: second hydrogen transfer path 232, 332: opening

234, 334: 개구부를 매립하는 물질234, 334: material filling the opening

본 발명은 반도체 메모리 소자와 그 제조 방법에 관한 것으로, 더욱 상세하게는 전기적인 특성이 향상된 반도체 메모리 소자와 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method of manufacturing the same, and more particularly, to a semiconductor memory device having improved electrical characteristics and a method of manufacturing the same.

반도체 메모리 소자의 고집적화에 따라 모스(MOS) 소자의 크기가 점점 줄어들고 있으며, 소자의 동작 속도와 전류 구동 능력을 향상시키기 위해 채널의 길이는 딥 서브 마이크론(deep sub-micron)까지 감소되고 있다.As the semiconductor memory device is highly integrated, the size of the MOS device is gradually decreasing, and the channel length is reduced to deep sub-micron to improve the operation speed and current driving capability of the device.

채널의 길이가 감소함에 따라 소오스 전극과 드레인 전극의 공핍 영역이 채널 속으로 침투하여 유효 채널 길이가 줄어들게 된다. 따라서, 문턱 전압(threshold voltage)이 감소하여, 모스 트랜지스터에서 게이트 제어의 기능이 상실되는 숏채널 효과(short channel effect)가 유발된다. 특히, 핫 캐리어(hot carrier)가 발생하게 되고 핫 캐리어가 게이트 전극에 트랩(trap)되는 지수인 DIT(Density of Interface Trap)가 증가하게 된다. DIT가 증가하면 게이트를 제어하기 어려워진다.As the length of the channel decreases, the depletion regions of the source electrode and the drain electrode penetrate into the channel, thereby reducing the effective channel length. Thus, the threshold voltage is reduced, causing a short channel effect in which the gate control function is lost in the MOS transistor. In particular, hot carriers are generated and the density of interface trap (DIT), which is an index at which hot carriers are trapped at the gate electrode, is increased. Increasing DIT makes it difficult to control the gate.

또한, 반도체 메모리 소자에서는 실리콘 산화막과 실리콘 기판 사이에 댕글링 본드(dangling bond)가 형성될 수 있다. 댕글링 본드가 형성되면 누설 전류(leakage current)가 증가하게 되고, 따라서 리프레시 타임(refresh time) 확보가 어려워진다. In the semiconductor memory device, a dangling bond may be formed between the silicon oxide film and the silicon substrate. When a dangling bond is formed, leakage current increases, and thus, it is difficult to secure a refresh time.

핫 캐리어에 의한 DIT의 증가와 댕글링 본드에 의한 리프레쉬 특성 저하를 막기 위하여 반도체 메모리 소자의 제조 공정에서는 수소를 공급하고 열처리하는 공정을 수행하게 된다. 수소는 마이너스 전하인 핫 캐리어를 전기적으로 중화시키고, 댕글링 본드를 치유하여 트랜지스터의 전기적 특성을 안정화시킬 수 있다. In order to prevent an increase in DIT due to hot carriers and a decrease in refreshing characteristics due to dangling bonds, a process of supplying hydrogen and performing heat treatment is performed in a manufacturing process of a semiconductor memory device. Hydrogen can electrically neutralize negative charge hot carriers and heal dangling bonds to stabilize the transistor's electrical properties.

그러나, 반도체 소자가 고기능화 되고 반도체 메모리 소자의 설계가 복잡해짐에 따라 메탈 배선이 하이 레벨(high level)화 되고 있으며, 또한 모스(MOS) 소자의 선폭은 점점 줄어들고 있어 셀(cell)과 메탈 배선과의 상대적인 거리가 커지고 있다. 따라서, 메탈 배선 공정 후에 수소를 공급한 후 열처리하는 공정인 얼로이(alloy) 공정을 수행하더라도 수소가 셀 어레이 영역까지 도달하기가 어려워지고 있다.However, as semiconductor devices become more functional and the design of semiconductor memory devices becomes more complex, metal wiring becomes high level, and line widths of MOS devices are gradually decreasing. Relative distances are increasing. Therefore, even when an alloy process, which is a process of supplying hydrogen after heat treatment after the metal wiring process, is performed, it is difficult for hydrogen to reach the cell array region.

또한, 메탈 배선과 메탈 배선 사이의 절연막인 메탈간 절연막(InterMetallic Dielectric; IMD)으로는 평탄화의 요구 때문에 밀도가 높은 HDP(high density plasma)막 등이 보편적으로 사용되고 있다. 그러나, 수소가 IMD을 용이하게 통과할 수 없어 수소가 셀 어레이 영역까지 도달하기 어려워지고 있다. In addition, as an intermetal dielectric (IMD), which is an insulating film between the metal wiring and the metal wiring, a high density plasma (HDP) film or the like having a high density is commonly used due to the need for planarization. However, hydrogen cannot easily pass through the IMD, making it difficult to reach the cell array region.

본 발명이 이루고자 하는 기술적 과제는, 전기적인 특성이 향상된 반도체 메모리 소자를 제공하는 것이다. An object of the present invention is to provide a semiconductor memory device having improved electrical characteristics.

본 발명이 이루고자 하는 다른 기술적 과제는, 전기적인 특성이 향상된 반도체 메모리 소자의 제조 방법을 제공하는 것이다. Another object of the present invention is to provide a method of manufacturing a semiconductor memory device having improved electrical characteristics.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다. The technical problems of the present invention are not limited to the above-mentioned technical problems, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 소자는, 셀 어레이 영역과 주변회로 영역으로 구분된 반도체 기판과, 상기 기판 상에 형성된 메탈간 절연막과 메탈 배선이 교대로 적층되어 있는 구조물 및 상기 메탈 배선에 정렬되어 상기 메탈간 절연막 내에 형성된 개구부를 매립하는 제 1 수소 이동로를 포함한다.In the semiconductor memory device according to an embodiment of the present invention for achieving the technical problem, a semiconductor substrate divided into a cell array region and a peripheral circuit region, an intermetallic insulating film and a metal wiring formed on the substrate are alternately stacked And a first hydrogen migration path aligned with the metal wiring and filling the opening formed in the intermetallic insulating film.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 소자는 셀 어레이 영역과 주변회로 영역으로 구분된 반도체 기판 및 상기 셀 어레이 영역 주변부의 층간 절연막 내에 형성된 하나 이상의 개구부를 매립하는 제 2 수소 이동로를 포함한다.According to another aspect of the present invention, there is provided a semiconductor memory device including a semiconductor substrate divided into a cell array region and a peripheral circuit region, and a second gap filling the at least one opening formed in the interlayer insulating layer around the cell array region. Hydrogen transfer furnace.

상기 다른 기술적 과제들을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법은, 셀 어레이 영역과 주변회로 영역으로 구분된 반도체 기판 상에 메탈간 절연막과 메탈 배선이 교대로 적층되어 있는 구조물을 형성하는 단계와, 상기 메탈간 절연막 내에 상기 메탈 배선에 정렬된 개구부를 형성하는 단계 및 상기 개구부를 매립하여 제 1 수소 이동로를 형성하는 단계를 포함한다.In another aspect of the present invention, there is provided a method of manufacturing a semiconductor memory device, wherein an intermetallic insulating film and metal wiring are alternately stacked on a semiconductor substrate divided into a cell array region and a peripheral circuit region. Forming a structure, forming an opening aligned with the metal wiring in the intermetallic insulating film, and filling the opening to form a first hydrogen migration path.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조 방법은 셀 어레이 영역 주변부의 층간 절연막 내에 하나 이상의 개구부를 형성하는 단계 및 상기 개구부를 매립하여 제 2 수소 이동로를 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor memory device, including forming at least one opening in an interlayer insulating layer around a cell array region, and filling the opening with a second hydrogen migration path. Forming a step.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Other specific details of the invention are included in the detailed description and drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention, and the general knowledge in the art to which the present invention pertains. It is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout.

이하, 도 1을 참조하여 본 발명의 일 실시예에 따른 반도체 메모리 소자에 대하여 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 단면도이다.Hereinafter, a semiconductor memory device according to an exemplary embodiment of the present invention will be described with reference to FIG. 1. 1 is a cross-sectional view of a semiconductor memory device according to an embodiment of the present invention.

도 1을 참조하면, 기판(100)은 셀 어레이 영역(110)과 주변 회로 영역(130)으로 구분된다. Referring to FIG. 1, the substrate 100 is divided into a cell array region 110 and a peripheral circuit region 130.

기판(100) 상에는 복수의 트랜지스터(미도시)들이 구비되어 있으며, 트랜지스터(미도시)들의 상부에는 복수의 셀 캐패시터(미도시)들이 구비되어, 셀 어레이 영역(110)을 형성하고 있다. A plurality of transistors (not shown) are provided on the substrate 100, and a plurality of cell capacitors (not shown) are provided on the transistors (not shown) to form the cell array region 110.

또한, 셀 어레이 영역(110)을 제외한 영역에는 빈 공간을 채우도록 층간 절연막이 형성되어 있다.In addition, an interlayer insulating layer is formed in a region other than the cell array region 110 to fill empty spaces.

층간 절연막 상부에는 메탈 배선(210)과 메탈간 절연막(220)이 교대로 적층되어 있다. 이 때, 메탈 배선(210)은 단일층일 수도 있으며, 2층 또는 3층일 수도 있다. 메탈 배선(210)이 2층 또는 3층인 경우, 상부 메탈 배선과 하부 메탈 배선 사이는 층간 절연 물질인 메탈간 절연막(220)으로 채워져 있다. 도 1에는 3층의 메탈 배선(210)이 도시되어 있다. The metal wires 210 and the intermetallic insulating film 220 are alternately stacked on the interlayer insulating film. In this case, the metal wire 210 may be a single layer or may be two or three layers. When the metal wires 210 are two or three layers, the intermetallic insulating film 220, which is an interlayer insulating material, is filled between the upper metal wire and the lower metal wire. 1 illustrates a three-layer metal wiring 210.

도 1을 참조하면, 층간 절연막 상부에는 제 1 배선(212)이 형성되어 있으며, 제 1 배선(212) 상부에는 제 1 메탈간 절연막(222)이 형성되어 있다. 또한, 제 1 메탈간 절연막(222) 상부에는 제 2 배선(214)이 형성되어 있고, 제 2 배선(214) 상부에는 제 2 메탈간 절연막(224)이 채워져 있으며, 제 2 메탈간 절연막(224) 상부에는 제 3 배선(216)이 형성되어 있다.Referring to FIG. 1, a first wiring 212 is formed on an interlayer insulating film, and a first intermetallic insulating film 222 is formed on the first wiring 212. In addition, a second wiring 214 is formed on the first intermetallic insulating film 222, a second intermetallic insulating film 224 is filled on the second wiring 214, and a second intermetallic insulating film 224 is formed thereon. The third wiring 216 is formed on the upper side of the circuit).

층간 절연 물질인 메탈간 절연막(220)으로는 예를 들어, FOX(Flowable OXide), HDP(High Density Plasma), TOSZ(Tonen SilaZene), SOG(Spin On Glass), USG(Undoped Silica Glass) 등이 사용될 수 있다.Examples of the interlayer insulating material 220 that is an interlayer insulating material include, for example, FOX (Flowable Oxide), HDP (High Density Plasma), TOSZ (Tonen SilaZene), SOG (Spin On Glass), USG (Undoped Silica Glass), and the like. Can be used.

특히, 제 1 메탈간 절연막(222)으로는 공극율이 크고 밀도가 작은, TOSZ(Tonen SilaZene), SOG(Spin On Glass), FOX(Flowable OXide) 등이 사용될 수 있으며, 제 2 메탈간 절연막(224)으로 사용되는 물질은 어느 정도의 평탄도가 요구되기 때문에 밀도가 상대적으로 큰 HDP(High Density Plasma) 등이 사용될 수 있다.In particular, the first intermetallic insulating layer 222 may be a tonnage silazene (TOOSZ), a spin on glass (SOG), a flexible oxide (FOX), or the like, and the second intermetallic insulating layer 224 may be used. ), The material used as) requires a certain degree of flatness, so a high density plasma (HDP) having a relatively high density may be used.

메탈 배선(210) 사이에는 메탈 배선(210)을 관통하여 형성되며 수소를 상기 기판으로 전달하는 제 1 수소 이동로(230)가 형성되어 있다. 도 1에는 셀 어레이 영역(110)과 주변 회로 영역(130)에 모두 제 1 수소 이동로(230)가 형성된 반도체 메모리 소자가 도시되어 있다. 이 때, 제 1 수소 이동로(230)는 셀 어레이 영역(110) 또는 주변 회로 영역(130) 중에서 선택적으로 형성되어 있을 수 있으며, 도 1에 도시된 바와 같이, 셀 어레이 영역(110) 및 주변 회로 영역(130) 모두에 형성되어 있을 수도 있다. A first hydrogen transfer path 230 is formed between the metal wires 210 to penetrate the metal wires 210 and transfer hydrogen to the substrate. 1 illustrates a semiconductor memory device in which a first hydrogen migration path 230 is formed in both the cell array region 110 and the peripheral circuit region 130. In this case, the first hydrogen migration path 230 may be selectively formed among the cell array region 110 or the peripheral circuit region 130. As shown in FIG. 1, the cell array region 110 and the peripheral region may be formed. It may be formed in all of the circuit regions 130.

제 1 수소 이동로(230)는 메탈간 절연막(220) 내에 형성된 개구부(232)를 매립하여 형성되어 있다. The first hydrogen migration path 230 is formed by filling the opening 232 formed in the intermetallic insulating layer 220.

개구부(232)는 메탈 배선(210)에 정렬되어 상기 메탈간 절연막(220) 내에 형성되며 제 1 배선(212)으로 차단되는 곳까지 형성된다. The openings 232 are aligned with the metal wires 210 to be formed in the intermetallic insulating layer 220 and to be blocked by the first wires 212.

개구부를 매립하는 물질(234)로는 예를 들어, TOSZ(Tonen SilaZene), SOG(Spin On Glass), FOX(Flowable OXide) 등이 사용될 수 있다.As the material 234 filling the openings, for example, Tonen SilaZene (TOSZ), Spin On Glass (SOG), and Flowable Oxide (FOX) may be used.

제 1 수소 이동로(230)는 FOX 등의 밀도가 낮은 물질로 형성된다. 따라서, 제 1 수소 이동로(230)가 구비된 반도체 메모리 소자에 수소를 공급하고 열처리를 해주면, 제 1 수소 이동로(230)를 통해 수소가 기판(100)에 도달하기가 용이해진다. 즉, 제 1 수소 이동로(230)는 수소가 이동할 수 있는 통로의 역할을 할 수 있다.The first hydrogen migration path 230 is formed of a low density material such as FOX. Therefore, when hydrogen is supplied to the semiconductor memory device including the first hydrogen migration path 230 and heat treated, hydrogen easily reaches the substrate 100 through the first hydrogen migration path 230. That is, the first hydrogen migration path 230 may serve as a passage through which hydrogen may move.

이 때, 기판(100)에 도달한 수소는 마이너스 전하인 핫 캐리어를 제거하고, 댕글링 본드를 치유하여 트랜지스터의 전기적 특성을 안정화시킬 수 있다. 즉, 제 1 수소 이동로(230)를 구비한 반도체 메모리 소자는 전기적 특성이 향상될 수 있다. At this time, the hydrogen reaching the substrate 100 may remove hot carriers that are negative charges and heal dangling bonds to stabilize electrical characteristics of the transistors. That is, the electrical characteristics of the semiconductor memory device having the first hydrogen migration path 230 may be improved.

이하, 도 1 내지 도 3을 참조하여, 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법에 대하여 설명한다.Hereinafter, a method of manufacturing a semiconductor memory device according to an embodiment of the present invention will be described with reference to FIGS. 1 to 3.

도 2를 참조하면, 트랜지스터(미도시)와 셀 캐패시터(미도시)를 포함하는 셀 어레이 영역(110)이 구비된 기판에 메탈 배선(210)과 메탈간 절연막(220)이 교대로 적층되어 있다.Referring to FIG. 2, metal wires 210 and an intermetallic insulating layer 220 are alternately stacked on a substrate including a cell array region 110 including a transistor (not shown) and a cell capacitor (not shown). .

이 때, 제 1 배선(212), 제 2 배선(214) 및 제 3 배선(216)이 순서대로 적층되어 있으며, 제 1 배선(212)과 제 2 배선(214) 사이에는 제 1 메탈간 절연막(222)이, 제 2 배선(214)과 제 3 배선(216) 사이에는 제 2 메탈간 절연막(224)이 채워져 있다. At this time, the first wiring 212, the second wiring 214, and the third wiring 216 are stacked in this order, and the first intermetallic insulating film is interposed between the first wiring 212 and the second wiring 214. A second intermetallic insulating film 224 is filled between 222 and second wiring 214 and third wiring 216.

이하, 상기의 기판(100)에 제 1 수소 이동로(230)를 형성하는 제조 방법을 설명한다.Hereinafter, a manufacturing method for forming the first hydrogen migration path 230 in the substrate 100 will be described.

우선, 셀 어레이 영역(110) 및 주변 회로 영역(130)에서, 제 1 수소 이동로(230)를 형성하려는 영역 이외의 영역의 제 3 배선(216)의 상부에 PR(photo resist)을 패터닝한다. 이 때, PR 패턴은 제 1 수소 이동로(230)를 형성하려는 셀 어레이 영역(110) 및 주변 회로 영역(130)을 국부적으로 오픈하도록 형성한다.First, in the cell array region 110 and the peripheral circuit region 130, a PR (photo resist) is patterned on the upper portion of the third wiring 216 except for the region where the first hydrogen migration path 230 is to be formed. . In this case, the PR pattern is formed to locally open the cell array region 110 and the peripheral circuit region 130 to form the first hydrogen migration path 230.

이어서, PR 패턴 및 제 3 배선(216)을 식각 마스크로 하여 기판(100)을 등방성 식각한다. 그러면, 도 3에 도시된 바와 같이, 제 3 배선(216)이 형성되지 않은 영역 하부의 메탈간 절연막(220)이 식각되면서, 개구부(232)가 형성된다. 이 때, 메탈간 절연막(220)이 식각되다가, 하부에 제 1 배선(212)이 존재하면 제 1 배선(212)을 식각 정지막으로 하여 개구부(232)가 형성된다. 하부에 제 1 배선(212)이 존재하지 않는 영역은 식각 시간을 조절하여 층간 절연막 상부가 노출이 될 때까지만 식각이 이루어지도록 한다.Subsequently, the substrate 100 is isotropically etched using the PR pattern and the third wiring 216 as etch masks. Then, as illustrated in FIG. 3, the intermetallic insulating layer 220 under the region where the third wiring 216 is not formed is etched to form an opening 232. At this time, when the intermetallic insulating film 220 is etched, and the first wiring 212 is present at the lower portion, the opening 232 is formed using the first wiring 212 as an etch stop layer. In the region where the first wiring 212 is not present in the lower portion, the etching time is controlled so that the etching is performed until the upper portion of the interlayer insulating layer is exposed.

이어서, 다시 도 1을 참조하면, 개구부(232) 내부를 매립하여 제 1 수소 이 동로(230)를 형성한다. 개구부를 매립하는 물질(234)은 화학 기상 증착의 방법으로 매립할 수 있으며, 수소가 용이하게 이동할 수 있는 물질을 선택할 수 있다. 예를 들어, FOX, TOSZ, SOG 등이 사용될 수 있다.Subsequently, referring again to FIG. 1, the inside of the opening 232 is buried to form the first hydrogen flow path 230. The material 234 filling the opening may be buried by chemical vapor deposition, and a material to which hydrogen may be easily moved may be selected. For example, FOX, TOSZ, SOG and the like can be used.

이하, 도 4를 참조하여, 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 설명한다. 도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 단면도이다.Hereinafter, a semiconductor memory device according to another exemplary embodiment of the present invention will be described with reference to FIG. 4. 4 is a cross-sectional view of a semiconductor memory device according to another embodiment of the present invention.

도 4를 참조하면, 기판(100) 상에는 복수의 트랜지스터(미도시)들이 구비되어 있으며, 트랜지스터(미도시)들의 상부에는 복수의 셀 캐패시터(미도시)들이 구비되어, 셀 어레이 영역(110)을 형성하고 있다. Referring to FIG. 4, a plurality of transistors (not shown) are provided on the substrate 100, and a plurality of cell capacitors (not shown) are provided on the transistors 100 to form the cell array region 110. Forming.

또한, 셀 어레이 영역(110)의 주변부는 빈 공간을 채우도록 층간 절연막이 형성되어 있다.In addition, an interlayer insulating layer is formed in the periphery of the cell array region 110 to fill an empty space.

셀 어레이 영역(110)의 층간 절연막 내에는 수소를 상기 기판(100)으로 전달하는 제 2 수소 이동로(330)가 형성되어 있다. 제 2 수소 이동로(330)는 셀 어레이 영역(110) 주변부에 형성된 개구부(332)를 매립하여 구비된다.In the interlayer insulating layer of the cell array region 110, a second hydrogen migration path 330 for transferring hydrogen to the substrate 100 is formed. The second hydrogen migration path 330 is provided by filling the opening 332 formed around the cell array region 110.

여기서, 개구부(332)는 서로 분리된 다수의 개구부(332)일 수 있으며, 또는 셀 캐패시터를 완전히 둘러싸는 폐루프 형태의 개구부(332)일 수 있다. 개구부(332)를 매립하는 물질(334)로는 예를 들어, TOSZ, SOG, FOX 등이 사용될 수 있다.Here, the opening 332 may be a plurality of openings 332 separated from each other, or may be a closed loop opening 332 completely surrounding the cell capacitor. As the material 334 filling the opening 332, for example, TOSZ, SOG, FOX, or the like may be used.

층간 절연막과 제 2 수소 이송로(330) 상부에는 메탈 배선(210)과 메탈간 절연막(220)이 교대로 적층되어 있다. 메탈 배선(210)은 단일층일 수도 있으며, 2층 또는 3층일 수도 있다. 메탈 배선(210)이 2층 또는 3층인 경우, 상부 메탈 배선 (2100과 하부 메탈 배선(210) 사이는 층간 절연 물질인 메탈간 절연막(220)으로 채워져 있다. The metal wiring 210 and the intermetallic insulating film 220 are alternately stacked on the interlayer insulating film and the second hydrogen transfer path 330. The metal wire 210 may be a single layer or may be two or three layers. When the metal wires 210 are two or three layers, the intermetallic insulating layer 220, which is an interlayer insulating material, is filled between the upper metal wires 2100 and the lower metal wires 210.

제 2 수소 이동로(330)는 FOX 등의 밀도가 낮은 물질로 형성될 수 있다. 따라서, 제 2 수소 이동로(330)가 구비된 반도체 메모리 소자에 수소를 공급하고 열처리해주면, 제 2 수소 이동로(330)를 통해 수소가 기판에 도달하기가 용이해진다. 즉, 제 2 수소 이동로(330)는 수소가 이동할 수 있는 통로의 역할을 한다. 제 2 수소 이동로(330)는 제 1 수소 이동로(230)와 비교하여, 비교적 트랜지스터들이 구비된 기판에 가까운 위치에 형성됨으로써, 수소가 기판(100)에 도달하기가 더욱 용이해질 수 있다.The second hydrogen migration path 330 may be formed of a low density material such as FOX. Therefore, when hydrogen is supplied to the semiconductor memory device having the second hydrogen migration path 330 and heat treated, hydrogen easily reaches the substrate through the second hydrogen migration path 330. That is, the second hydrogen passage 330 serves as a passage through which hydrogen can move. The second hydrogen migration path 330 is formed at a position relatively close to the substrate on which the transistors are provided, compared to the first hydrogen migration path 230, so that hydrogen may more easily reach the substrate 100.

기판(100)에 도달한 수소는 마이너스 전하인 핫 캐리어를 제거하고, 댕글링 본드를 치유하여 트랜지스터의 전기적 특성을 안정화시킬 수 있다. 즉, 제 2 수소 이동로(330)를 구비한 반도체 메모리 소자는 전기적 특성이 향상될 수 있다. Hydrogen reaching the substrate 100 may remove hot carriers that are negative charges and heal dangling bonds to stabilize electrical characteristics of the transistors. That is, the semiconductor memory device having the second hydrogen migration path 330 may have improved electrical characteristics.

이하, 도 4 내지 도 7을 참조하여, 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명한다. 도 5 및 도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.Hereinafter, a method of manufacturing a semiconductor memory device according to another embodiment of the present invention will be described with reference to FIGS. 4 to 7. 5 and 7 are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor memory device according to another embodiment of the present invention.

도 5를 참조하면, 기판(100) 상에는 복수의 트랜지스터(미도시)들이 구비되어 있으며, 트랜지스터(미도시)들의 상부에는 복수의 셀 캐패시터(미도시)들이 구비되어, 셀 어레이 영역(110)을 형성하고 있다. Referring to FIG. 5, a plurality of transistors (not shown) are provided on the substrate 100, and a plurality of cell capacitors (not shown) are provided on the transistors 100 to form the cell array region 110. Forming.

또한, 셀 어레이 영역(110) 주변부에는 빈 공간을 채우도록 층간 절연막이 형성되어 있다.In addition, an interlayer insulating layer is formed around the cell array region 110 to fill an empty space.

우선, 셀 어레이 영역(110) 주변부에 형성된 층간 절연막의 상부에 PR(photo resist)을 패터닝한다. 이 때, PR 패턴(420)은 제 2 수소 이동로(330)를 형성하려는 부분만이 오픈되도록 형성한다. 즉, PR 패턴(420)은 분리된 다수의 홀(hole)을 가지는 패턴일 수 있고, 또는 셀 캐패시터를 완전히 둘러싸는 폐루프 형태의 패턴일 수도 있다.First, a PR (photo resist) is patterned on the interlayer insulating layer formed around the cell array region 110. At this time, the PR pattern 420 is formed so that only the portion to form the second hydrogen migration path 330 is opened. That is, the PR pattern 420 may be a pattern having a plurality of separated holes, or may be a closed loop pattern that completely surrounds the cell capacitor.

이어서, 도 6에 도시된 바와 같이, PR 패턴(420)을 식각 마스크로 하여 기판(100)을 등방성 식각하여 개구부(332)를 형성한다. 이 때, 층간 절연막으로 채워진 영역만을 식각하고, 트랜지스터들이 존재하는 영역인 기판(100) 하부는 식각하지 않도록 식각 시간을 조절한다. Subsequently, as shown in FIG. 6, the opening 100 is formed by isotropically etching the substrate 100 using the PR pattern 420 as an etching mask. At this time, only the region filled with the interlayer insulating layer is etched, and the etching time is adjusted so that the lower portion of the substrate 100, which is the region where the transistors are present, is not etched.

이어서, 도 7를 참조하면, 개구부(332) 내부를 매립하여 제 2 수소 이동로(330)를 형성한다. 개구부(332)를 매립하는 물질(334)로는 수소가 용이하게 이동할 수 있는 물질을 선택할 수 있다. 예를 들어, FOX, TOSZ, SOG 등이 사용될 수 있다.Subsequently, referring to FIG. 7, the inside of the opening 332 is buried to form the second hydrogen migration path 330. As the material 334 filling the opening 332, a material to which hydrogen can easily move may be selected. For example, FOX, TOSZ, SOG and the like can be used.

이어서, 다시 도 4를 참조하면, 층간 절연막과 제 2 수소 이동로(330) 상부에 메탈 배선(210)과 메탈간 절연막(220)이 교대로 적층되어 있는 구조물을 형성한다. 여기서, 메탈 배선(210)은 단일층일 수도 있으며, 2층 또는 3층일 수도 있다. 메탈 배선(210)이 2층 또는 3층인 경우, 상부 메탈 배선(210)과 하부 메탈 배선(210) 사이는 층간 절연 물질인 메탈간 절연막(220)으로 채워져 있을 수 있다.Subsequently, referring again to FIG. 4, a structure in which the metal interconnection 210 and the intermetallic insulation layer 220 are alternately stacked is formed on the interlayer insulation layer and the second hydrogen transfer path 330. Here, the metal wire 210 may be a single layer or may be two or three layers. When the metal wires 210 are two or three layers, the metal wires 210 may be filled with the intermetallic insulating layer 220, which is an interlayer insulating material, between the upper metal wires 210 and the lower metal wires 210.

이하, 도 8을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자를 설명한다. 도 8은 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 단면도이다. 여기서, 도 1 및 도 4와 실질적으로 동일한 구성 요소에 대해서는 동일 한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.Hereinafter, a semiconductor memory device according to still another embodiment of the present invention will be described with reference to FIG. 8. 8 is a cross-sectional view of a semiconductor memory device according to still another embodiment of the present invention. 1 and 4, the same reference numerals are used for the same elements, and detailed descriptions of the corresponding elements will be omitted.

도 8을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자는 제 1 수소 이동로(230)와 제 2 수소 이동로(330)를 모두 구비한다. Referring to FIG. 8, the semiconductor memory device according to another embodiment of the present invention includes both the first hydrogen migration path 230 and the second hydrogen migration path 330.

즉, 메탈 배선(210) 사이에는 메탈 배선(210)을 관통하여 형성되며 수소를 상기 기판(100)으로 전달하는 제 1 수소 이동로(230)가 형성되어 있다. 도 8에는 셀 어레이 영역(110)과 주변 회로 영역(130)에 모두 제 1 수소 이동로(230)가 형성된 반도체 메모리 소자가 도시되어 있다. 이 때, 제 1 수소 이동로(230)는 셀 어레이 영역(110) 또는 주변 회로 영역(130)에 선택적으로 형성되어 있을 수 있으며, 도 8에 도시된 바와 같이 셀 어레이 영역(110) 및 주변 회로 영역(130) 모두에 형성되어 있을 수도 있다. That is, a first hydrogen transfer path 230 is formed between the metal wires 210 to penetrate the metal wires 210 and transfer hydrogen to the substrate 100. 8 illustrates a semiconductor memory device in which a first hydrogen migration path 230 is formed in both the cell array region 110 and the peripheral circuit region 130. In this case, the first hydrogen migration path 230 may be selectively formed in the cell array region 110 or the peripheral circuit region 130, and as shown in FIG. 8, the cell array region 110 and the peripheral circuits. It may be formed in all of the regions 130.

또한, 셀 어레이 영역(110) 주변부의 층간 절연막 내에는 수소를 상기 기판(100)으로 전달하는 제 2 수소 이동로(330)가 형성되어 있다. 제 2 수소 이동로(330)는 셀 어레이 영역(110) 주변부에 형성된 하나 이상의 개구부(332)를 매립하여 구비된다.In addition, a second hydrogen transfer path 330 for transferring hydrogen to the substrate 100 is formed in the interlayer insulating layer around the cell array region 110. The second hydrogen migration path 330 is provided by filling one or more openings 332 formed around the cell array region 110.

여기서, 개구부(332)는 서로 분리된 다수의 개구부(332)일 수 있으며, 또는 셀 캐패시터를 완전히 둘러싸는 폐루프 형태의 개구부(332)일 수 있다. 개구부(332)를 매립하는 물질(334)로는 예를 들어, TOSZ, SOG, FOX 등이 사용될 수 있다.Here, the opening 332 may be a plurality of openings 332 separated from each other, or may be a closed loop opening 332 completely surrounding the cell capacitor. As the material 334 filling the opening 332, for example, TOSZ, SOG, FOX, or the like may be used.

제 1 수소 이동로(230) 및 제 2 수소 이동로(330)가 모두 구비된 기판(100)에 수소를 공급하고 열처리해주면, 제 1 수소 이동로(230) 및 제 2 수소 이동로(330)를 통해 수소가 기판(100)에 도달하기가 용이해진다. When hydrogen is supplied to and heat-treated to the substrate 100 provided with both the first hydrogen migration path 230 and the second hydrogen migration path 330, the first hydrogen migration path 230 and the second hydrogen migration path 330 are provided. Hydrogen is easily reached to the substrate 100 through.

기판(100)에 도달한 수소는 마이너스 전하인 핫 캐리어를 제거하고, 댕글링 본드를 치유하여 트랜지스터의 전기적 특성을 안정화시킬 수 있다. 즉, 제 2 수소 이동로(330)를 구비한 반도체 메모리 소자는 전기적 특성이 향상될 수 있다. Hydrogen reaching the substrate 100 may remove hot carriers that are negative charges and heal dangling bonds to stabilize electrical characteristics of the transistors. That is, the semiconductor memory device having the second hydrogen migration path 330 may have improved electrical characteristics.

이하, 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명한다.Hereinafter, a method of manufacturing a semiconductor memory device according to still another embodiment of the present invention will be described.

본 발명의 또 다른 실시예에 따른 반도체 메모리 소자는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제 2 수소 이동로(330)를 형성하는 방법과 동일하게 제 2 수소 이동로(330)를 형성한 후, 메탈 배선(210)을 적층한다. 이어서, 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제 1 수소 이동로(230)를 형성하는 방법과 동일하게 제 1 수소 이동로(230)를 형성하여 제조할 수 있다.The semiconductor memory device according to another embodiment of the present invention forms the second hydrogen migration path 330 in the same manner as the method of forming the second hydrogen migration path 330 of the semiconductor memory device according to another embodiment of the present invention. After that, the metal wires 210 are stacked. Subsequently, the first hydrogen migration path 230 may be formed and manufactured in the same manner as the method of forming the first hydrogen migration path 230 of the semiconductor memory device according to the embodiment.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features thereof. I can understand that. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.

상기한 바와 같은 반도체 메모리 소자 및 그 제조 방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다. According to the semiconductor memory device and the manufacturing method as described above has one or more of the following effects.

첫째, 수소 이동로를 구비한 반도체 메모리 소자는 댕글링 본드가 치유됨으로써, 리프레쉬 타임 특성이 좋아지게 되어, 전력 소비를 줄일 수 있다. First, in the semiconductor memory device having the hydrogen migration path, the dangling bond is healed, so that the refresh time characteristic is improved, thereby reducing power consumption.

둘째, 수소 이동로를 구비한 반도체 메모리 소자는 핫 캐리어가 제거됨으로써, DIT가 감소하여 트랜지스터의 전기적 특성이 안정화될 수 있다.Second, in the semiconductor memory device having a hydrogen migration path, hot carriers are removed, whereby the DIT is reduced to stabilize electrical characteristics of the transistor.

Claims (12)

셀 어레이 영역과 주변회로 영역으로 구분된 반도체 기판; A semiconductor substrate divided into a cell array region and a peripheral circuit region; 상기 기판 상에 형성된 메탈간 절연막과 메탈 배선이 교대로 적층되어 있는 구조물; 및A structure in which an intermetallic insulating film and a metal wiring formed on the substrate are alternately stacked; And 상기 메탈 배선에 정렬되어 상기 메탈간 절연막 내에 형성된 개구부를 매립하는 제 1 수소 이동로를 포함하는 반도체 메모리 소자.And a first hydrogen transfer path aligned with the metal wiring to fill the opening formed in the intermetal insulating layer. 제 1항에 있어서, The method of claim 1, 상기 개구부는 FOX(Flowable OXide), TOSZ(TOnen SilaZene), SOG(Spin On Glass)로 매립된 반도체 메모리 소자.The opening is a semiconductor memory device buried in FOX (Flowable Oxide), TOSZ (TONEN SilaZene), SOG (Spin On Glass). 제 1항에 있어서,The method of claim 1, 상기 셀 어레이 영역 주변부의 층간 절연막 내에 형성된 하나 이상의 개구부를 매립하는 제 2 수소 이동로를 더 포함하는 반도체 메모리 소자.And a second hydrogen migration path filling the one or more openings formed in the interlayer insulating film around the cell array region. 제 3항에 있어서,The method of claim 3, wherein 상기 제 2 수소 이동로의 개구부는 서로 분리된 다수의 개구부 또는 상기 셀 캐패시터를 완전히 둘러싸는 폐루프 형태의 개구부인 반도체 메모리 소자.The opening of the second hydrogen passage may be a plurality of openings separated from each other or a closed loop opening completely surrounding the cell capacitor. 셀 어레이 영역과 주변회로 영역으로 구분된 반도체 기판; 및A semiconductor substrate divided into a cell array region and a peripheral circuit region; And 상기 셀 어레이 영역 주변부의 층간 절연막 내에 형성된 하나 이상의 개구부를 매립하는 제 2 수소 이동로를 포함하는 반도체 메모리 소자.And a second hydrogen migration path filling at least one opening formed in the interlayer insulating layer around the cell array region. 제 5항에 있어서,The method of claim 5, 상기 개구부는 FOX, TOSZ, SOG로 매립된 반도체 메모리 소자.The opening is a semiconductor memory device buried in FOX, TOSZ, SOG. 제 5항에 있어서,The method of claim 5, 상기 개구부는 서로 분리된 다수의 개구부 또는 상기 셀 캐패시터를 완전히 둘러싸는 폐루프 형태의 개구부인 반도체 메모리 소자.The opening may be a plurality of openings separated from each other or a closed loop opening completely surrounding the cell capacitor. 셀 어레이 영역과 주변회로 영역으로 구분된 반도체 기판 상에 메탈간 절연막과 메탈 배선이 교대로 적층되어 있는 구조물을 형성하는 단계; Forming a structure in which an intermetallic insulating film and a metal wiring are alternately stacked on a semiconductor substrate divided into a cell array region and a peripheral circuit region; 상기 메탈간 절연막 내에 상기 메탈 배선에 정렬된 개구부를 형성하는 단계; 및Forming openings aligned with the metal lines in the intermetallic insulating film; And 상기 개구부를 매립하여 제 1 수소 이동로를 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.And filling the opening to form a first hydrogen migration path. 제 8항에 있어서,The method of claim 8, 상기 기판에 수소를 공급하고 열처리하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.The method of manufacturing a semiconductor memory device further comprising the step of supplying hydrogen and heat treatment to the substrate. 제 8항에 있어서,The method of claim 8, 셀 어레이 영역 주변부의 층간 절연막 내에 하나 이상의 개구부를 형성하는 단계; 및Forming at least one opening in an interlayer insulating film around the cell array region; And 상기 개구부를 매립하여 제 2 수소 이동로를 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.And embedding the opening to form a second hydrogen migration path. 셀 어레이 영역 주변부의 층간 절연막 내에 하나 이상의 개구부를 형성하는 단계; 및Forming at least one opening in an interlayer insulating film around the cell array region; And 상기 개구부를 매립하여 제 2 수소 이동로를 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.And filling the opening to form a second hydrogen migration path. 제 11항에 있어서,The method of claim 11, 상기 기판에 수소를 공급하고 열처리하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.The method of manufacturing a semiconductor memory device further comprising the step of supplying hydrogen and heat treatment to the substrate.
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