KR20070015602A - 평탄형 애벌란시 포토다이오드 - Google Patents

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KR20070015602A
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Abstract

평탄형 애벌란시 포토다이오드는 확산 또는 에칭 처리에 의해 생산된 장치의 상부에 국부적으로 작은 접촉층과, 하부 접촉 영역을 형성하는 반도체층을 포함한다. 반도체 증식층은 두개의 접촉 영역 사이에 배치되며, 반도체 흡수층은 증식층과 상부 접촉층 사이에 배치된다. 포토다이오드는 반도체 증식층 및 흡수층의 엣지 근처에 낮은 퍼캐시턴과 낮은 필드를 갖는다.
반도체층, 접촉층, 흡수층, 증식층, 확산, 도파관, 집적 렌즈, 암전류

Description

평탄형 애벌란시 포토다이오드{PLANAR AVALANCHE PHOTODIODE}
본 발명은 포토다이오드에 관한 것으로서, 특히 애벌란시 포토다이오드에 관한 것이다.
광자와 전자 사이에서의 공지의 상호작용으로 인하여 최근 포토다이오드 분야에서, 특히 반도체 물질을 이용하는 광검출기 분야에서 발전이 이루어졌다. 애벌란시 포토다이오드로 알려져 있는 반도체계 광검출기의 한가지 형태는 흡수 및 증식 등과 같은 상이한 목적으로 작용하는 다수의 반도체 물질을 포함한다.
애벌란시 포토다이오드 구조는 증식층에서 다수의 전자 구멍을 생성하는, 여자된 전하 캐리어의 동작을 통해 상당한 이득을 제공한다. 흡수층에서의 터널링을 방지하기 위하여, 애벌란시 포토다이오드 자체의 내부에서 전기장이 제어되므로, 증식층에서의 전기장은 흡수층에서의 전기장 보다 상당히 높다.
메사 애벌란시 포토다이오드로서 공지되어 있는 애벌란시 포토다이오드의 특정 형태는 필드가 높은 p-n 접합부 및 다수의 노출된 표면과 인터페이스 상태를 노출시켜, 절연 물질층을 이용한 패시베이트를 어렵게 한다. 따라서, 종래의 InP/InGaAs 애벌란시 포토다이오드는 p-n 접합부가 매립된 확산 구조를 사용한다. 그러나, 이러한 InP 애벌란시 포토다이오드는 확산이 발생되는 n 영역의 정밀한 제 어 뿐만 아니라, p형 반도체 영역의 깊이 및 도핑 밀도에 대해 극도의 정밀한 확산 제어를 필요로 한다. 이러한 임계 도핑 제어는 기본적인데; 그 이유는 확산이 필드가 높은 InP 애벌란시 영역에서 전기장의 값을 결정하는 전하 제어층에서 전체 전하 뿐만 아니라, p-n 접합의 변위와, 증식 영역에서 전기장의 크기와, 애벌란시 영역의 길이를 제어하기 때문이며; 이러한 요소들은 증식을 생성할 수 있을 정도로 충분히 커야만 하며 또한 터널링을 피할 수 있을 정도로 충분히 작아야만 한다. 또한, 이러한 형태의 배치에서 정밀하게 변위된 확산되거나 이식된 보호링은 확산된 p-n 접합부의 엣지에서 애벌란시 파괴를 피하기 위해 사용된다. 정밀하게 제어된 확산과 상기 보호링의 조합은 커패시턴스를 증가시키고, 대역폭을 낮추며, 수율을 감소시키므로써, 이러한 APD의 비용을 증가시킨다.
초고속 성능의 검출기를 위하여, InP 가 아니라 애벌란시 층으로서 InAlAs가 사용될 수 있는데, 그 이유는 높은 대역갭이 터널링을 감소시켜 얇은 애벌란시 영역이 사용될 수 있게 하므로써 고속 및 고성능 수신기를 유도하기 때문이다. 그러나, InAlAs 에서는 확산 구조를 달성하기가 어려운데, 그 이유는 높은 전자 애벌란시 계수(구멍에 대해)에서는 표준 InP 계 APD에서 구멍 보다 전자를 증식시키는 것이 바람직하기 때문이다. 또한, n도펀트는 충분히 빠르지 않기 때문에 표준 p도핑된 확산 구조를 역전시키는 것은 충분하기 않다.
본 발명은 제1 및 제2접촉층과, 확산 영역을 갖는 반도체층과, 반도체 증식층과, 반도체 흡수층을 포함하는 평탄형 애벌란시 포토다이오드를 제공한다. 확산 영역은 반도체층 보다 작은 영역을 가지며, 제1접촉층에 인접하여 배치되며; 반도체 흡수층은 제1 및 제2접촉층 사이에 배치된다.
본 발명의 또 다른 특징에 따르면, 평탄형 애벌란시 포토다이오드는 제1 및 제2접촉층과, 반도체 흡수층과, 반도체 증식층을 포함한다. 상기 제1접촉층은 반도체 흡수층 보다 작은 영역을 갖는다. 반도체 흡수층은 제1접촉층과 반도체 증식층 사이에 배치되며, 반도체 흡수층 및 반도체 증식층은 제1 및 제2접촉층 사이에 배치된다.
본 발명의 다양한 실시예는 흡수층 및 증식층의 엣지 근처에서 낮은 커패시턴스 및 낮은 필드를 갖는 포토다이오드를 제공한다.
본 발명의 기타 다른 목적과 특징 및 장점은 첨부된 도면을 참조한 하기의 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도1은 본 발명에 따른 평탄형 애벌란시 포토다이오드의 단면도.
도2는 본 발명에 따른 또 다른 평탄형 애벌란시 포토다이오드의 단면도.
도3은 평탄형 애벌란시 포토다이오드의 커패시턴스를 실험한 도면.
도4는 p접촉 크기 및 절연 메사 크기의 함수로서, 관통부 위에서 평탄형 애벌란시 포토다이오드의 커패시턴스를 실험한 도면.
도5는 중심에서 필드가 최대인 것을 나타내는, 증식층을 통한 전기장 형태의 연산 결과에 대한 개략도.
도6은 장치를 통한 거리의 함수로서 광전류 이득을 실험한 도면.
도7은 중심에서 필드가 최대이고 메사 엣지에서 무시할 수 있는 값으로 강하되는 것을 나타내는, 흡수층을 통한 전기장 형태의 연산 결과에 대한 개략도.
도8은 증식층에서 필드가 높고 흡수층에서는 낮은 것을 나타내는, 장치의 중심을 통한 전기장 형태의 연산 결과에 대한 개략도.
도9는 본 발명에 따라 또 다른 필드 제어 구조체를 갖는 도1의 평탄형 애벌란시 포토다이오드의 단면도.
도10은 본 발명에 따라 또 다른 필드 제어 구조체를 갖는 도2의 평탄형 애벌란시 포토다이오드의 단면도.
도11은 확산 영역이 흡수 영역으로 연장되는, 본 발명의 또 다른 실시예에 따른 평탄형 애벌란시 포토다이오드의 단면도.
도12은 산화된 또 다른 필드 제어 구조를 갖는, 본 발명의 또 다른 실시예에 따른 평탄형 애벌란시 포토다이오드의 단면도.
도1에서 광검출기 구조, 특히 본 발명의 원리를 채택한 평탄형 애벌란시 포토다이오드(avalanche photodiode: APD)는 도면부호 10으로 도시되어 있다. 그 주요한 부품으로서, 상기 APD(10)는 제2n형 접촉층을 형성하는 제1n형 반도체층(28) 및 p형 접촉층(12)을 포함한다. 상기 애벌란시 포토다이오드(10)는 p-n 접합 및 p접촉을 생성하는 확산된 p형 도핑을 통해 최적화되어 성능이 향상된다. 특히, p형 접촉층(12)은 p-n 접합부를 형성하기 위해 p형 확산 영역(14)을 포함하는 제2n형 반도체층(16)에 배치되며, 제2n형 반도체층(16)에 p접촉을 생성한다. 선택적으로, 상기 반도체층(16)은 p형일 수도 있으므로, p-p+ 접합부가 확산에 의해 형성될 수 있다. 반도체층(16)은 도핑되지 않거나 낮게 도핑될 수 있으므로, 바이어스 전압하에서 고갈 영역의 형상을 촉진시킨다.
또한 평탄형 애벌란시 포토다이오드(10)는 도핑되지 않은 또는 n형 또는 p형 반도체 흡수층(20)을 부가로 포함한다. 이러한 흡수층은 포토다이오드의 속도를 증가시키기 위해, 제1그레이딩층(18a)에 의해 반도체층(16)으로부터 분리될 수 있다. 흡수층(20)은 반도체층(16)과 반도체 증식층(24) 사이에 배치된다. 이러한 실시예에서, 반도체 흡수층(20)은 p형 반도체 전하제어층(22) 및 제2그레이딩층(18b)에 의해 증식층(24)으로부터 분리된다. n형 접촉층(26)은 전자를 수집하며, 제1n형 반도체층(28)에 배치되는 것으로 도시되어 있다.
제1n형 반도체층(28)은 3가 반도체 또는 그룹Ⅲ-Ⅴ 반도체를 포함하는 집단에서 선택된다. 따라서, 제1n형 반도체층(28)은 그룹Ⅴ로부터 하나의 소자와 조합된 그룹Ⅲ으로부터의 두개의 소자이거나 또는 역으로 그룹Ⅲ으로부터의 하나의 소자와 조합된 그룹Ⅴ로부터의 두개의 소자 이다. 주기율표의 대표적인 그룹이 하기에 도시되어 있다.
그룹Ⅱ 그룹Ⅲ 그룹Ⅳ 그룹Ⅴ
아연(Zn) 알루미늄(Al) 실리콘(Si) 인(P)
카드륨(Cd) 갈륨(Ga) 게르마늄(Ge) 비소(As)
수은(Hg) 인듐(In) 안티몬(Sb)
이러한 실시예에서, 제1n형 반도체층(28)은 InAlAs 이다. 그러나, 제1n형 반도체층(28)은 평탄형 애벌란시 포토다이오드(10)의 최적화된 작동을 위한 대역갭을 제공하는 2가 또는 3가 반도체임을 인식해야 한다.
반도체 증식층(24)은 3가 반도체 또는 그룹Ⅲ-Ⅴ 반도체를 포함하는 집단에서 선택된다. 양호한 실시예에서, 반도체 증식층(24)은 InAlAs 이다. 반도체 흡수층(20)은 3가 반도체 또는 그룹Ⅲ-Ⅴ 반도체를 포함하는 집단에서 선택된다. 양호한 실시예에서, 반도체 흡수층(20)은 InGaAs 이다. 그러나, 반도체 흡수층(20) 및 반도체 증식층(24)은 평탄형 애벌란시 포토다이오드(10)의 최적화된 작동을 위한 대역갭을 제공하는 2가 또는 3가 반도체임을 인식해야 한다.
제2반도체층(16)은 3가 반도체 또는 그룹Ⅲ-Ⅴ 반도체를 포함하는 집단에서 선택된다. 상술한 바와 같이, 제2반도체층(16)은 그룹Ⅴ로부터 하나의 소자와 조합된 그룹Ⅲ으로부터의 두개의 소자이거나 또는 역으로 그룹Ⅲ으로부터의 하나의 소자와 조합되는 그룹Ⅴ로부터의 두개의 소자 이다. 양호한 실시예에서, 제2반도체층(16)은 InAlAs 이다. 그러나, 제2반도체층(18)은 평탄형 애벌란시 포토다이오드(10)의 최적화된 작동을 위한 대역갭을 제공하는 2가 또는 3가 반도체임을 인식해야 한다.
상술한 바와 같이, 반도체층(16)은 반도체층과 p형 접촉 영역(12) 사이의 접합부 근처에 p형 확산 영역(14)을 부분적으로 형성한다. 국부적인 p형 확산 영역(14)의 작은 영역은 넓은 영역의 외측 메사가 아니라, 상술한 확산 접합부에서 평탄형 애벌란시 포토다이오드(10)의 커패시턴스를 결정하므로써, 구조체의 전체 속도를 증가시킨다.
평탄형 애벌란시 포토다이오드(10)의 특징은 초기 결정 성장에서 모든 임계 층두께 및 도핑 농도가 제어된다는 점이며, 이에 따라 이러한 제어하에서 재생가능하게 증식될 수 있으며 웨이퍼 전체에 대해 균일하게 된다. 따라서, 제조중 처리 제어와 연관된 어려움 특히, 확산 단계와 연관된 어려움들이 명확해진다.
평탄형 애벌란시 포토다이오드(110)로서 도2에 도시된 또 다른 실시예는 미니메사 구조(32)를 포함한다. 포토다이오드(110)를 위하여, 상술한 바와 같은 확산된 반도체 영역(14)은 미니메사 구조(32)의 내부로 에피택셜가능하게 증식된 p형 반도체층으로 대체된다. p형 반도체층(32)은 InAlAs 이며, 또는 최적화된 성능에 적절한 대역갭을 제공하는 기타 다른 형태의 Ⅲ-Ⅴ 반도체 이다.
도1에 도시된 구조체(10)와 마찬가지로, 평탄형 애벌란시 포토다이오드(110)는 p형 접촉층(12)과, 예를 들어 InAlAs 로 제조되는 접촉 및 패시베이션층(16)과, 또 다른 접촉 영역을 제공하는 제1n형 반도체층(28)을 포함한다. p형 접촉층(12)은 p형 반도체층(32)에 배치된다. 패시베이트된 영역(34)은 평탄형 애벌란시 포토다이오드의 나머지 구조와 p형 반도체층(32)을 둘러싸면서 배치된다. 적절한 패시베이션 물질로는 BCB(벤조사이클로부텐), 실리콘 이산화물, 실리콘 질화물, 또는 폴리이미드가 포함된다.
포토다이오드(110)를 제조하기 위하여, p형 반도체층(32)을 포함하는 완전 구조체가 초기에 증식된 후, 패시베이션층 위에 배치된 정지 에칭층을 사용하여 높은 대역갭 패시베이션층(16)으로 하방으로 에칭된다. 상술한 바와 같은 처리는 관 련의 커패시턴스 영역을 제어하는 국부적인 p접촉 영역(32)을 형성하므로써, 낮은 커패시턴스 및 고속 애벌란시 포토다이오드를 제공한다. 또한, 모든 평탄형 애벌란시 포토다이오드(110)는 에피택셜가능하게 증식되며, p형 확산을 필요로 하지 않는다.
패시베이트된 영역(34)을 형성하기 위한 또 다른 접근방법은 습식 산화를 이용하는 것이다. p형 반도체층(32)은 패시베이션층(16) 또는 제1그레이딩층(18a)를 통해 산화될 수 있다. 이와 마찬가지로, n형 반도체 증식층(24)과 p형 반도체 전하제어층(22)과 제2그레이딩층(18b)을 포함하는 외측 메사의 측부는 예를 들어 도12에서 포토다이오드(510)로 산화된다. 마지막으로, 제1n형 반도체층(28)을 산화시킬 수 있으므로, 산화된 층과 산화되지 않은 층 사이에는 점진적인 인터페이스가 있게 된다. 이것은 제1n형 반도체층(28)과 n형 반도체 증식층(24) 사이의 인터페이스에서 필드를 감소시키므로써, 패시베이션을 강화시킨다.
패시베이션 접근은 p형 반도체 전하제어층(22)을 부가로 제어하고 외측 메사의 엣지에서 필드를 감소시켜 패시베이션을 개선하기 위하여, 양성자 또는 산소 이식과 조합된다.
또한, 전체 구조체는 BCB(벤조사이클로부텐) 등과 같은 적절한 패시베이션 기법에 의해 패시베이트된다. 선택적으로, 실리콘 이산화물, 실리콘 질화물, 또는 폴리이미드 등과 같은 기타 다른 패시베이션 물질이 사용되어, 평탄형 애벌란시 포토다이오드(210)의 외측을 패시베이트하는데 사용된다.
포토다이오드(10)와 마찬가지로, 평탄형 애벌란시 포토다이오드(110)는 고속 인데, 그 이유는 p-n 접합부의 작은 영역으로 인해 커패시턴스가 낮기 때문이며 또한 상기 커패시턴스는 대형의 비임계 절연 메사에 의해 결정되지 않기 때문이다. 이러한 구조체는 통상의 InP/InGaAs APD 형상으로부터 역전될 수 있는데, 그 이유는 전자가 InP 의 구멍이 아닌 InAlAs 에서 애벌란시되기 때문이다. 이러한 역전에 의해, InGaAs 에서의 고갈 필드 영역은 통상의 InP APD 가 아니라, 장치의 상부(즉, 웨이퍼의 표면 근처)에 있게 된다. 즉, 이러한 구조체(10, 110)에 의해, 낮은 필드 흡수영역의 하부에 높은 필드 증식영역이 매립될 수 있게 된다. 이러한 특징은 상부면에서의 전기장이 낮은 필드 PIN 검출기에서의 전기장과 유사하다는 것을 의미하며, 이에 따라 필요할 경우 부가의 필드 제어를 위해 사용될 수도 있는 보호링이 필요없게 된다.
도1 및 도2는 p-도펀트로서 탄소 또는 Be 를 사용하여 증식될 수 있는 p+ 전하제어층(22)이 전체 절연 메사를 횡단하여 연장되는 것을 나타내고 있다. 이러한 절연 메사에서 p-n 접합부의 넓은 영역에도 불구하고, 관통부 위의 커패시턴스는 실질적으로 증가되지 않는다. 이것은 장치 커패시턴스(전하 관통부 및 고갈 후)가 절연 메사가 아니라 주로 작게 확산된 영역[포토다이오드(10)]에 의해 또는 에칭된 p+[포토다이오드(110)]에 의해 결정되어 낮은 커패시턴스 및 고속 APD 를 유발하기 때문이다.
도3은 도2에 도시된 구조체에 대한 커패시턴스-바이어스 전압을 도시하고 있다. 관통부 전압에 도달된 후 발생되는 낮은 커패시턴스가 도3에 도시되어 있다. 특히, 커패시턴스는 증식층의 두께와 함께 대형 절연 메사의 영역에 대응하는 값을 갖는 낮은 바이어스에서 시작된다. 그러나, 관통후(즉, 전하 제어 및 흡수층이 고갈되었을 때)의 높은 바이어스에서, 커패시턴스는 p- 와 n- 접촉 사이의 전체 고갈영역에 대응하는 두께와 함께, 작은 p접촉부(12)의 영역에 대응하는 값으로 강하된다. 또한, 도4는 관통부 위의 커패시턴스의 값이 p접촉의 영역과 함께 증가되지만 예측되는 바와 같이 넓은 절연 메사의 영역과는 독립적인 것을 도시하고 있다. 50 미크론 이하의 직경에 대해, 가로축을 따른 메사 직경은 미니메사(50 미크론으로 고정된 절연 메사)에 대응하며; 50 미크론 이상의 직경에 대해, 미니메사는 절연 메사가 증가할 동안 40 미크론으로 고정된다.
또한, InAlAs 애벌란시 영역의 중심에서 전기장이 최대이고 애벌란시 영역의 엣지에서 낮기 때문에, 필드의 미세 제어에 사용되는 보호링이 필요없게 된다. 이에 대한 내용이 도5에 도시되어 있으며, 애벌란시 영역에서의 연산 필드는 p접촉의 바로 아래에서 APD의 중심에서만 크다. 따라서, 필드에서 지수에 의존하는 애벌란시 이득은 APD의 중심에서만 크다. 이것은 도6에 도시된 도시된 바와 같이 실험적으로 확인되었는데, 이에 따르면 측정된 광전류 이득은 장치 중앙으로부터의 거리의 함수인 것을 나타내고 있다.
이와 마찬가지로, 도7에 도시된 바와 같이, 낮은 대역갭 흡수층(20)에서의 필드는 메사 엣지에서 필드가 큰 종래의 메사 APD와는 달리, 절연 메사의 엣지에서는 무시할 수 있다. 또한, 이러한 표면에서는 전류가 감소되기 때문에, 이러한 경계에서의 인터페이스 상태 또는 표면의 충전이 감소된다. 따라서, 이러한 장치의 디자인은 낮은 대역갭 층을 효과적으로 패시베이트한다. 이러한 필드 감소 및 패 시베이션은 내구성 및 에이징 특성이 개선된 장치로 나타난다. 일부 이식에 있어서, 내구성은 예를 들어 약 150℃(즉, 장치가 예를 들어 2000 시간 이상의 시간 주기에 대해 초기값에 대해 일정한 암전류를 갖는)에서 2000 시간을 초과할 수 있으며, 이것은 예를 들어 70℃ 등과 같은 통상의 작동 온도에서 20년 이상의 내구성에 대응한다.
마지막으로, 도8은 장치의 중앙에서 p접촉으로부터 n접촉까지 거리의 함수로서 필드를 도시하고 있다. 이러한 도면은 전하제어층이 흡수층에서 필드를 매우 낮은 값으로 감소시키는데 효과적인 동시에 캐리어 증식을 위해 애벌란시층에서 높은 필드를 생성한다는 것을 도시하고 있다.
따라서, 필드 국한(localization)을 위한 국부적인 p접촉을 얻기 위하여, 예를 들어 에칭된 미니메사 p접촉(도2) 또는 확산된 p접촉(도1)을 사용하는 여러가지 접근방법이 가능하다. 확산된 p접촉을 위하여, p확산이 이루어지는 InAlAs 접촉층(16)은 표면에서 전기장을 감소시키도록 낮게 도핑되어(n- 또는 p-) 증식된다. 흡수층 및 증식층은 이들을 고갈시키는데 필요한 전압을 감소시키기 위하여 낮게 도핑되어 증식된다.
이러한 접촉이 확산된다고는 하지만, 임계 도핑 제어가 기본적인 통상의 확산된 p접촉과는 상이한데, 그 이유는 표준의 확산된 APD에 대해 이러한 확산 처리과정은 p-n 접합부의 변위와, 증식영역에서의 전기장 크기와, 애벌란시 영역의 길이와, 전하제어층에서의 전체 전하를 제어하기 때문이며; 이들 요소는 필드가 낮은 InGaAs 흡수영역뿐만 아니라 필드가 높은 애벌란시 영역에서 전기장의 값을 결정한 다. 이와는 달리, APD에 대해 상기 p확산은 단지 비임계 처리 제어만 필요로 하는 p접촉이다.
상술한 바와 같이, 도2는 p확산을 사용하기 보다는 "미니메사"를 에칭하므로써 국부적인 p접촉 영역을 달성하는 것을 도시하고 있다. 즉, 전체 구조는 p+ 접촉을 포함하여 초기에 증식된 후, 대역갭이 높으며 낮게 도핑된 InAlAs 패시베이션층으로 에칭된다(정지 에칭층이 사용될 수 있다). 이것은 관련의 커패시턴스 영역을 제어하는 국부적인 작은 p접촉 영역을 형성하므로써, 낮은 커패시턴스 및 고속 APD로 나타난다. 이러한 구조의 장점은 초기에 완전히 증식되며 그 어떤 p확산을 필요로 하지 않는다는 점이다. 이러한 구조는 낮은 커패시턴스(도3)와, 높은 속도 응답과, 높은 이득-대역폭과, 장치(보호링이 필요없는)의 중앙에 국부적인 광학 응답과, 수신기에 사용되었을 때 극단적으로 높은 감도를 갖는다.
특정의 이식에 있어서, 이러한 미니메사 APD와 같은 변수 세트들은 예를 들어 InAlAs의 2000A p도핑된 층에 이어 InGaAs의 50A p도핑된 캡층과, 5×1019cm-3으로 모두 도핑된 InGaAs의 정지 에칭층이다. 이것은 도핑되지 않은 InAlAs의 500A 패시베이션층과, 180A의 도핑되지 않은 디지탈 그레이딩층과, 도핑되지 않은 InGaAs의 8000A 흡수층과, 180A의 도핑되지 않은 또 다른 디지탈 그레이딩층과, 4.5×1012cm-2 의 시트 전하를 갖는 p도핑된 전하층과, 1300A의 도핑되지 않은 InAlAs 증식층과, 7000A의 n도핑된 1019cm-3으로 접촉층에 이어진다. 양호한 미니메사 직경은 33 미크론이며, 양호한 외측 접촉 메사는 60 미크론이다. 이러한 APD의 커패시턴스가 도3에 도시되어 있다. 이러한 변수값은 오직 하나의 가능성이며, APD에는 기타 다른 도핑 및 두께값과 InP 등과 같은 기타 다른 물질이 이식될 수 있다. 예를 들어, 접촉층은 예를 들어 InAlAs 접촉층에서의 플루오린의 확산에 의해 유발된 저항의 증가를 최소화하거나 제거하기 위해, InP를 사용하는 n형 접촉층일 수도 있다.
상술한 바와 같이, 포토다이오드(10, 110)는 표준 APD에 비해 절연 메사 엣지에서 메사 전기장을 감소시키므로써, 보호링이 필요없게 된다. 그러나, 필요할 경우 보호링을 사용하거나 또는 p접촉에서 이중으로 확산된 형태의 p확산 전방부를 사용하므로써 부가의 필드 제어를 얻을 수 있다. 이것은 예를 들어 예를 들어 메사 엣지에서 n도펀트(예를 들어, Si) 또는 깊은 도너(예를 들어, 0)를 이식하므로써, 또는 메사 엣지에서 반절연 영역(예를 들어, H, He)을 생성하기 위해 이온을 이식하므로써, 또는 엣지에서 수소 패시베이션에 의해 실행된다. 이러한 모든 방법은 메사 엣지에서 p+ 의 크기를 감소시키며, 이에 따라 전기장을 부가로 감소시킨다. 이러한 변형은 도9 및 도10에 개략적으로 도시되어 있다.
도9에 도면부호 210으로 도시된 평탄형 애벌란시 포토다이오드는 부가의 확산된 영역 등과 같은 필드 제어 구조체(30)와, 도핑된 또는 절연 영역을 생성할 수 있는 이식 영역과, 또는 수소 패시베이션을 포함한다. 필드 제어 구조체(30)는 평탄형 애벌란시 포토다이오드(110)내로의 한쌍의 칩입부로서 개략적으로 도시되어 있다. 도10은 미니메사 구조부(32) 및 칩입부(30)를 갖는 평탄형 애벌란시 포토다이오드(310)를 도시하고 있다. 상기 포토다이오드(310)는 기타 다른 방법에 의해 서도 패시베이트될 수 있다.
상술한 바와 같이, 본 발명의 다양한 실행은 예를 들어 평탄형 애벌란시 영역의 구조 등과 같은 여러가지 장점을 제공한다. 또한, 도1 및 도2에 도시된 평탄형 애벌란시 포토다이오드(10, 110) 또는 도9 및 도10에 도시된 애벌란시 구조(210, 310)는 전형적인 InP/InGaAs 애벌란시 포토다이오드의 형상으로부터 역전될 수 있는데, 그 이유는 종래의 애벌란시 포토다이오드에서 발견되는 바와 같이, InP 증식영역에서 애벌란싱과는 반대로, n형 반도체 증식층(24)에서 전자가 애벌란싱되기 때문이다. 이러한 구조적 역전에 의해, InGaAs 흡수층에서의 필드가 낮은 영역은 표준 InP 애벌란시 포토다이오드에서의 필드가 높은 애벌란시 영역이 아니라, 장치의 상부에 있게 된다.
따라서, 상술한 바와 같은 본 발명의 다양한 실행에 있어서, 필드가 높은 애벌란시 영역은 바닥에 있다(즉, 여러개의 반도체층의 아래에 매립된다). 이러한 구조를 제조하면 확산의 정밀 제어와 에칭이나 이식단계의 어려움을 피할 수 있는데, 그 이유는 특히 증식층 및 전하제어층을 포함하여 층 두께 및 도핑이 초기 결정 증식에 의해 생성될 수 있기 때문이다. 따라서, 이러한 모든 변수는 탁월한 제어하에 놓이게 되며, 재생가능하게 증식되며, 웨이퍼 전체에 대해 균일하게 된다. 구조체의 필드가 높은 임계 부분은 평탄형이며 또한 매립되기 때문에, 양호하게 패시베이트되며; 확산 또는 선택적으로 미니메사 에칭단계(작은 영역의 접촉을 생성하기 위해 사용되는)는 어려운 처리과정상의 제어를 필요로 하지 않는다.
이러한 APD의 균일성이 매우 높기 때문에, 또한 간단한 처리과정을 필요로 하기 때문에, 이러한 장치에서 증식된 모든 임계 변수는 매우 균일하며, PIN 검출기와 유사하게 매우 높은 수율을 갖는다. 따라서, 표준 APD 기법으로는 쉽게 달성될 수 없는 성능좋은 APD의 넓은 균일한 어레이가 제조될 수 있다.
본 발명에 따른 APD 디자인은 도11에 도시된 바와 같이 APD(410)를 제조하기 위해, 강화된 PIN 검출기와 조합될 수 있다. 흡수영역(20)으로 진행됨에 따라 확산 프로필(14)의 형태를 제어하므로써, 고속 PIN 검출기와 유사한 캐리어 전송 속도를 높이는 거짓 필드가 생성될 수 있다. p확산 영역(14)은 접촉부(12)의 상부 근처에 가장 심하게 도핑되며, 확산이 흡수영역내로 진행될 때 점진적으로 얇게 도핑된다. 따라서, p도핑된 구멍 농도는 흡수층내로 연장되며, 흡수층내로의 진행에 따라 감소되어, 거짓 필드를 생성하여, 구멍 수집시간을 감소시킬뿐만 아니라, 전자 전송을 강화시킨다. 이것은 두꺼운 흡수층을 허용하므로써, 감도를 개선시킨다. 상술한 바와 같은 특징을 갖는 PIN 검출기에 대한 상세한 내용은 본 발명에 참조인용되되었으며 2003년 5월 2일자로 출원된 미국 가출원 제60/467,399호와, 본 출원인의 보관넘버 제10555-068호이며 발명의 명칭이 PIN 광검출기인 국제 특허출원에 개시되어 있다.
상술한 바와 같은 광검출기는 도파관 광검출기 또는 단일의 광자 검출기로서 실행될 수 있다. 광검출기는 개선된 광 수집을 위하여 집적 렌즈를 갖는다.
상술한 바와 기타 다른 실행은 하기의 청구범위의 범주내에 속한다. 예를 들어, n 및 p 도핑된 반도체는 상호교환된다. 즉, n 및 p 도핑은 p형 하부 접촉 및 n형 반도체의 상부 미니메사를 제공하기 위하여 역전될 수 있다.

Claims (54)

  1. 평탄형 애벌란시 포토다이오드에 있어서,
    제1접촉층과,
    확산 영역을 갖는 제1반도체층과,
    제2접촉층을 형성하는 제2반도체층과,
    제1접촉층과 제2접촉층 사이에 배치된 반도체 증식층과,
    반도체 증식층과 제1반도체층 사이에 배치된 반도체 흡수층을 포함하며,
    상기 확산 영역은 제1반도체층 보다 소형인 영역을 가지며, 상기 제1접촉층에 인접하여 배치되며; 상기 포토다이오드는 흡수층 및 증식층의 엣지 근처에서 낮은 필드 및 낮은 커패시턴스를 갖는 것을 특징으로 하는 평탄형 애벌란시 포토다이오드.
  2. 제1항에 있어서, 제1반도체층은 n형 이며, 확산 영역은 p형인 것을 특징으로 하는 포토다이오드.
  3. 제2항에 있어서, 제1접촉층은 p형 이고, 제2접촉층은 n형인 것을 특징으로 하는 포토다이오드.
  4. 제1항에 있어서, 제1반도체층은 p형 이고, 확산 영역은 n형인 것을 특징으로 하는 포토다이오드.
  5. 제4항에 있어서, 제1접촉층은 n형 이고, 제2접촉층은 p형인 것을 특징으로 하는 포토다이오드.
  6. 제1항에 있어서, 제1반도체층 및 확산 영역은 p-p+ 접합부를 형성하는 p형인 것을 특징으로 하는 포토다이오드.
  7. 제1항에 있어서, 반도체 흡수층에 인접하여 배치되는 적어도 하나의 그레이딩층을 부가로 포함하는 것을 특징으로 하는 포토다이오드.
  8. 제1항에 있어서, 반도체 증식층에 인접하여 배치되는 p형 반도체 전하제어층을 부가로 포함하는 것을 특징으로 하는 포토다이오드.
  9. 제1항에 있어서, 제1반도체층은 InAlAs 인 것을 특징으로 하는 포토다이오드.
  10. 제1항에 있어서, 제2반도체층은 InAlAs 인 것을 특징으로 하는 포토다이오드.
  11. 제1항에 있어서, 반도체 증식층은 InAlAs 인 것을 특징으로 하는 포토다이오드.
  12. 제1항에 있어서, 반도체 흡수층은 InGlAs 인 것을 특징으로 하는 포토다이오드.
  13. 제1항에 있어서, 상기 포토다이오드는 거짓 필드의 생성이 감소되고 전자 이송을 강화하며 구멍 수집시간을 감소시키는 방식으로, 반도체 흡수층내로 연장되는 p도핑된 구멍 농도를 갖는 확산 형태를 취하는 것을 특징으로 하는 포토다이오드.
  14. 제1항에 있어서, 상기 포토다이오드는 포토다이오드의 어레이로 배열되는 것을 특징으로 하는 포토다이오드.
  15. 제1항에 있어서, 상기 포토다이오드는 도파관 포토다이오드인 것을 특징으로 하는 포토다이오드.
  16. 제1항에 있어서, 상기 포토다이오드는 단일 광자 검출기인 것을 특징으로 하는 포토다이오드.
  17. 제1항에 있어서, 광수집을 개선하기 위해 집적 렌즈를 부가로 포함하는 것을 특징으로 하는 포토다이오드.
  18. 제1항에 있어서, 제1접촉층 또는 제2접촉층은 InP의 n형인 것을 특징으로 하는 포토다이오드.
  19. 제1항에 있어서, 상기 포토다이오드는 2000 시간을 초과하는 시간 주기에 걸쳐 초기값에 대해 일정한 암전류를 갖는 것을 특징으로 하는 포토다이오드.
  20. 제1항에 있어서, 상기 포토다이오드는 20년을 초과하는 내구성을 갖는 것을 특징으로 하는 포토다이오드.
  21. 제1접촉 영역을 형성하는 제1반도체층을 제공하는 단계와,
    반도체 증식층을 침착하는 단계와,
    반도체 흡수층을 침착하는 단계와,
    제2반도체층을 침착하는 단계와,
    제2접촉층을 침착하는 단계와,
    제2반도체층의 영역 보다 작은 영역을 갖는 확산 영역을 확산시키는 단계를 포함하며,
    상기 확산 영역은 제2접촉층에 인접하여 형성되는 것을 특징으로 하는 포토다이오드 제조방법.
  22. 제21항에 있어서, 반도체 흡수층에 인접하여 적어도 하나의 그레이딩층을 침착하는 단계를 부가로 포함하는 것을 특징으로 하는 포토다이오드 제조방법.
  23. 제21항에 있어서, 반도체 증식층에 인접하여 반도체 전하제어층을 침착하는 단계를 부가로 포함하는 것을 특징으로 하는 포토다이오드 제조방법.
  24. 제21항에 있어서, 적어도 하나의 n형 접촉층을 침착하는 단계를 부가로 포함하는 것을 특징으로 하는 포토다이오드 제조방법.
  25. 제21항에 있어서, 제1반도체층은 InAlAs 인 것을 특징으로 하는 포토다이오드 제조방법.
  26. 제21항에 있어서, 제2반도체층은 InAlAs 인 것을 특징으로 하는 포토다이오드 제조방법.
  27. 제21항에 있어서, 반도체 증식층은 InAlAs 인 것을 것을 특징으로 하는 포토다이오드 제조방법.
  28. 제21항에 있어서, 반도체 흡수층은 InGaAs 인 것을 것을 특징으로 하는 포토다이오드 제조방법.
  29. 제21항에 있어서, 제2반도체층은 n형이고, 확산 영역은 p형인 것을 특징으로 하는 포토다이오드 제조방법.
  30. 제29항에 있어서, 제1접촉층은 n형이고, 제2접촉층은 p형인 것을 특징으로 하는 포토다이오드 제조방법.
  31. 제21항에 있어서, 제2반도체층은 p형이고, 확산 영역은 n형인 것을 특징으로 하는 포토다이오드 제조방법.
  32. 제31항에 있어서, 제1접촉층은 p형이고, 제2접촉층은 n형인 것을 특징으로 하는 포토다이오드 제조방법.
  33. 제21항에 있어서, 제2반도체층 및 확산 영역은 p-p+ 접합부를 형성하는 p형인 것을 특징으로 하는 포토다이오드 제조방법.
  34. 평탄형 애벌란시 포토다이오드에 있어서,
    제1접촉층과,
    반도체 흡수층과,
    반도체 증식층과,
    제2접촉층을 형성하는 반도체층을 포함하며,
    상기 제1접촉층은 반도체 흡수층 보다 작은 영역을 가지며; 상기 반도체 흡수층은 제1접촉층과 반도체 증식층 사이에 배치되며; 상기 반도체 흡수층 및 반도체 증식층은 제1접촉층과 제2접촉층 사이에 배치되며; 상기 포토다이오드는 흡수층 및 증식층의 엣지 근처에서 낮은 필드 및 낮은 커패시턴스를 갖는 것을 특징으로 하는 평탄형 애벌란시 포토다이오드.
  35. 제34항에 있어서, 반도체 흡수층에 인접하여 배치되는 적어도 하나의 그레이딩층을 부가로 포함하는 것을 특징으로 하는 포토다이오드.
  36. 제34항에 있어서, 반도체 증식층에 인접하여 배치되는 반도체 전하제어층을 부가로 포함하는 것을 특징으로 하는 포토다이오드.
  37. 제34항에 있어서, 제2접촉층은 InAlAs 인 것을 특징으로 하는 포토다이오드.
  38. 제34항에 있어서, 반도체 증식층은 InAlAs 인 것을 특징으로 하는 포토다이오드.
  39. 제34항에 있어서, 반도체 흡수층은 InGaAs 인 것을 특징으로 하는 포토다이오드.
  40. 제34항에 있어서, 제1접촉층은 InAlAs 반도체층인 것을 특징으로 하는 포토다이오드.
  41. 제34항에 있어서, 제1접촉 영역은 p형인 것을 특징으로 하는 포토다이오드.
  42. 제41항에 있어서, 제2접촉층은 n형인 것을 특징으로 하는 포토다이오드.
  43. 제34항에 있어서, 제1접촉층은 n형인 것을 특징으로 하는 포토다이오드.
  44. 제43항에 있어서, 제2접촉층은 p형인 것을 특징으로 하는 포토다이오드.
  45. 제34항에 있어서, 제1접촉층과 반도체 흡수층 사이에 배치되는 반도체층을 포함하는 패시베이트된 영역을 부가로 포함하는 것을 특징으로 하는 포토다이오드.
  46. 제45항에 있어서, 상기 패시베이트된 영역은 제1그레이딩층의 일부와, 반도체 흡수층 및 반도체 증식층의 일부를 포함하는 것을 특징으로 하는 포토다이오드.
  47. 제34항에 있어서, 상기 포토다이오드는 거짓 필드의 생성이 감소되고 전자 이송을 강화하며 구멍 수집시간을 감소시키는 방식으로, 반도체 흡수층내로 연장되는 p도핑된 구멍 농도를 갖는 확산 형태를 취하는 것을 특징으로 하는 포토다이오드.
  48. 제34항에 있어서, 상기 포토다이오드는 포토다이오드의 어레이로 배치되는 것을 특징으로 하는 포토다이오드.
  49. 제34항에 있어서, 상기 포토다이오드는 도파관 포토다이오드인 것을 특징으로 하는 포토다이오드.
  50. 제34항에 있어서, 상기 포토다이오드는 단일 광자 검출기인 것을 특징으로 하는 포토다이오드.
  51. 제34항에 있어서, 광수집을 개선하기 위해 집적 렌즈를 부가로 포함하는 것을 특징으로 하는 포토다이오드.
  52. 제34항에 있어서, 제1접촉층 또는 제2접촉층은 InP의 n형인 것을 특징으로 하는 포토다이오드.
  53. 제34항에 있어서, 상기 포토다이오드는 2000 시간을 초과하는 시간 주기에 걸쳐 초기값에 대해 일정한 암전류를 갖는 것을 특징으로 하는 포토다이오드.
  54. 제34항에 있어서, 상기 포토다이오드는 20년을 초과하는 내구성을 갖는 것을 특징으로 하는 포토다이오드.
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