KR20070011244A - 자성 재료에 의해 둘러싸인 전기 도체를 포함하는 소자를생성하는 방법 - Google Patents
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Abstract
적어도 도체의 일부를 따라 연장하는 자성 재료(2)에 의해 둘러싸인 가늘고 긴 전기 도체(1)를 포함하는 전기 인덕터 회로 소자를 생성하는 방법이 기재된다. 제 1 희생 층(10) 및 제 2 희생 층(7)은 상기 도체의 위와 아래 각각에 도체(1) 맞은 편에 형성되고, 상기 희생 층들(7, 10)의 적어도 일부들은 그 도체를 둘러싸는 스페이스(12)가 남겨지게 제거되고, 액체 분산제로 분산되는 자기 나노 입자들을 포함하는 액체(16)는 스페이스(12)로 유입되고, 상기 분산제는 적어도 상기 자성 재료(2)의 일부로서 스페이스(12)에 밀접하게 패킹되는 자기 나노 입자들이 남겨지도록 제거된다.
Description
본 발명은 전기 회로 소자를 생성하는 방법에 관한 것으로, 보다 구체적으로는 적어도 도체의 일부를 따라 연장하는 자성 재료에 의해 둘러싸인 가늘고 긴 전기 도체를 포함한 소자에 관한 것이다.
자성 재료로 유도성 소자의 도체를 에워싸는 것은 일정한 인덕턴스를 유지하면서 그 인덕턴스를 상당히 증가시키거나 또는 그 크기를 감소시킬 수 있다. 인덕터 크기의 감소는 특히 반도체-타입 제조 기술들, 예를 들면 기판상의 재료들의 마스크-제어 증착 및 에칭을 사용하여 만들어진 마이크로스코픽 인덕터들에 유익하다. 왜냐하면, 그것은 칩 점유 영역의 감소를 초래하며, 이것은 주어진 제조 오퍼레이션 시퀀스 및 주어진 전체 기판('웨이퍼') 크기로 보다 많은 디바이스들이 생성될 수 있게 하기 때문이다.
그러나, 한층 더 높은 저항률 강자성 재료들을 사용함으로써 강자성 공진(FMR) 손실들로 인해 1GHz 이하로 이러한 디바이스들의 응용 가능성을 제한하게 된다. 자화 용이 축(easy axis magnetization)이 와이어 축을 따라 세팅되는 방법으로 금속 와이어(특히 직선 또는 꾸불꾸불한 선)를 코팅하는 전기적으로 절연된 강자성 재료 나노 입자들로 구성된 합성물은, FMR 주파수 증가를 도와주고, 상기 용이축에 수직인 자계를 가짐으로써 취해지는 모든 이점을 가능하게 한다.
자기 차폐는 적어도 도체의 일부를 따라 연장하는 자성 재료로 전기 도체를 둘러싸는 것이 바람직한 다른 특성이다. 도체를 따라 흐르는 전류에 의해 발생되는 도체 주변의 자속은 전자기 간섭을 방사하고 야기하지 않고 자성 재료를 둘러쌈으로써 광범위하게 포함된다. 이것은 특히 기생 전자계들에 민감한 다른 구성 소자들에 근접하게 인덕터가 배치되는 응용들에 유용할 수 있다.
이러한 내장형 도체 구조들의 조립에 관한 공정 해결책들이 요구된다. 미국 특허 제 6 254 662 호에는 고밀도 데이터 기억에 자기 합금 나노 입자들의 박막을 형성하는 것이 기재되어 있다. 그러나, 적어도 도체의 일부를 따라 연장하는 자성 재료에 의해 둘러싸인 가늘고 긴 도체를 포함하는 유도성 소자를 생성하는 방법에 대해서는 전혀 기재되어 있지 않다.
도 1은 일례로서 제공되는 본 발명의 일 실시예에 따른 방법에 의해 생성되는 유도성 회로 소자의 개략적인 단면도.
도 2는 도 1의 유도성 회로 소자의 자성 재료의 개략적인 스크랩 투시도.
도 3은 자성 재료의 상이한 형태의 입자들에 대한 종횡비의 함수로서 통상적인 자성 재료 공진 주파수들의 그래프.
도 4는 일례로서 제공되는 본 발명의 일 실시예에 따른 방법에 의한 그 생성에서 연속 단계들 동안 유도성 회로 소자의 일부를 통과하는 단면도들.
도 5는 일례로서 제공되는 본 발명의 일 실시예에 따른 방법에 의한 그 생성에서 연속 단계들 동안에 유도성 회로 소자의 일부를 통과하는 단면도들.
도 6은 도 4 또는 도 5의 생성 단계들 이후 유도성 회로 소자의 일부를 통과하는 평면도 및 단면도.
도 7은 도 4 또는 도 5의 단계 다음의 생성 방법에서 다른 단계들 이후에 유도성 회로 소자의 그 부분을 통과하는 단면도.
도 8은 도 4 또는 도 5의 단계 다음의 생성 방법에서 다른 단계들 이후에 유도성 회로 소자의 일부를 통과하는 단면도.
발명의 요약
본 발명은 첨부 청구항들에 기술되는 바와 같이 전기 회로 소자를 생성하는 방법을 제공한다.
바람직한
실시예들의
상세한 설명
첨부 도면들에서 기술되는 제조 공정은, 적어도 도체(1)의 실질적인 부분을 따라 연장하는 높은 투과율의 자성 재료(2)의 코팅에 의해 둘러싸인 가늘고 긴 전기 도체(1)를 포함하는 전기 회로 소자를 생성하는 방법에 관한 일 실시예이다. 자기 합성물로 코팅된 금속 와이어들의 상기 제조 방법은, 잠재적으로 10GHz 정도로 높은 GHz 범위에서 잘 기능할 수 있는 인덕터들에 응용 가능하다.
공정에 관한 일 실시예에서, 자성 재료(2)는 도체(1)와 친밀한 접촉 상태에 있다. 공정에 관한 다른 실시예에서, 도체는 그것과 전반적으로 친밀한 접촉없이 자성 재료(2)에 삽입된다. 박막 층의 높은 투과율 자성 재료를 이용하여 상기 방법으로 인덕터의 전기 도체(1)를 코팅함으로써, 회로 소자의 인덕턴스를 대체로 증가시키게 된다. 도 2에 도시된 바와 같이, 꾸불꾸불한 디바이스의 3개 인접 평행 도체 소자들에 관한 자기 코팅은 3차원으로 도시되며, 도체(1) 자체는, 도면의 평면에서 전송되는 전류 도트와 도면의 평면 밖에서 들어오는 전류 X로 전류 흐름의 방향을 도시하기 위해 생략되며, 각각의 경우에 전류에 의해 생성되는 자속은 도체의 길이 주변에서 순환하게 되고, 따라서 코팅(2)이 너무 얇지 않게 제공되면 도체를 둘러싸는 자기 코팅(2)에 포함된다.
그것을 둘러싸는 자성 재료에 삽입된 도체의 이러한 구성은 인덕터들에 적절하며, 여기서 특히 도체(1)는 곧거나, 또는 일련의 직선의 평행 소자들, 도 1에 도시된 바와 같이 꾸불꾸불한 선을 형성하도록 접속되는 인접한 소자들의 교호 단부들을 포함한다. 그러나, 각 도체(1) 주변의 자계 격납(containment)이 완전 나선형의 자기-컨덕턴스를 증가시키는 나선형의 조건들 간의 상호 인덕턴스의 나선형 인덕터들과 통상 충돌되는 영향을 방지하기 때문에, 대부분의 응용에서 도체의 나선형 구성에 의해서는 어떠한 이점도 얻어지지 않는다. 또한, 디바이스의 최고 가능 인덕턴스 및 자계 격납을 보장하기 위해 필요한, 비등방성 자성 재료의 자화 용이 축이 나선형 도체(1)의 길이를 따라 항상 향하고 있다는 것을 보장하기가 어렵다. 또한, 실질적인 관점에서, 나선형 구성은 나선형의 내부 단에의 외부 접속을 행하는 데 지형적 어려움이 존재한다.
자성 재료(2)는 강자성 재료의 나노 크기의 입자들을 포함한다. 적절한 강자성 재료들은 철과, 코발트, 니켈 및 다른 금속성 소자들과의 철계 합금들을 포함한다.
자성 재료(2)의 강자성 공진 주파수는, 도체 및 층의 와이어 종횡비뿐만 아니라, 층(2)의 각각의 입자들 및 부피가 나사는 소량 금속 자성 재료의 측면 크기들에 관한 두께의 종횡비에 따라 상이하다. 도 3은, 편평한 타원체(3), 편장한 타원체(4) 및 로드(5)를 포함하는, 상이한 형태의 입자들의 함수로서 강자성 재료 공진 주파수들의 통상적인 값들을 도시하고 있다.
도 4는 전기 인덕터 디바이스를 생성하는 방법에 관한 제 1 실시예에서 연속 단계들을 도시하고 있다. 폴리머 포토 레지스트 재료 층은 기판(6) 상에 예를 들면, 스피닝에 의해 증착된다. 포토 레지스트는 자성 재료(2)의 최저 부분에 대하여 소망의 패턴을 정의하도록 방사에 노출된다. 포토 레지스트는 포토 레지스트 층의 원하지 않은 부분들을 제거하고 자성 재료(2)의 소망의 하부 부분에 대응하는 패턴(7)을 남겨두도록 에칭된다.
제 2 단계에서, 실리콘 다이옥사이드(SiO2) 층(8)은 기판(6)에 증착되고, 포토 레지스트 패턴(7) 위쪽에서부터 실리콘 다이옥사이드를 제거하고 다음 단계들에 적절한 평평한 표면을 형성하도록 평평하게 된다.
제 3 단계에서, 금속은 포토 레지스트(7)를 보존하기 위하여 저온 공정, 예를 들면 전자도금을 사용하여 실리콘 다이옥사이드에 그리고 포토레지스트 위에 증착된다. 증착된 금속은 도체(1)에 대하여 소망의 형태를 한정하기 위하여 예를 들면, 플라즈마 에칭에 의하여 마스킹되고 에칭된다. 포토 레지스트 폴리머의 다른 층은 도체(1) 및 포트 레지스(7)의 하부 층 위에 그리고 그것들을 지나서 증착되고, 자성 재료(2)의 상부 층에 대하여 소망의 패턴을 생성하도록 에칭된다. 본 발명의 상기 실시예에 관한 바람직한 일례에서, 실리콘 니트라이드 또는 시드 층은 포토 레지스트 하부 층(7)이 다음에 제거되는 경우 도체(1)의 지지막(support membrane)을 형성하도록 실리콘 다이옥사이드 및 포토 레지스트(7) 위에 금속을 증착하기 전에 증착된다.
도 4의 도면들이 도체(1)의 길이에 따른 단면도들이고 상부 및 하부 포토레지스트 층들(9, 7)이 도체(1)의 각 측면에서 상호 결합한다는 것을 알 수 있다. 또한, 명백하게 하기 위하여, 도 4의 도면들 및 또한 다음 도면들에 도시되는 디바이스들의 수직 크기들은 도체(1)의 길이에 비해 과장되었음을 알 수 있다.
제 4 단계에서, 실리콘 다이옥사이드의 다른 층(11)은 실리콘 다이옥사이드(8)의 하부 층 위에 도체(1)의 단부들 위에 증착되고, 포토 레지스트(10)로부터 그것을 제거하도록 평평하게 된다.
제 5 단계에서, 폴리머 포토 레지스트 희생 층들(10, 7)은 적절한 용매로 제거되고, 원하는 경우 부재(9)에 의해 서포팅되는 실리콘 다이옥사이드 층들(8, 11)의 공동(12)의 중간을 지나 연장되게 도체(1)가 현수(suspension)된다.
도 5는 이하는 제외하고 도 4의 방법과 유사한 전기 인덕터를 만드는 방법에 관한 다른 실시예를 도시하고 있다.
제 1 단계에서, 실리콘 다이옥사이드 층(8)은 기판(6)에 증착된다. 실리콘 다이옥사이드 층(8)은 자성 재료(2)의 하부 층에 대하여 소망의 패턴을 생성하도록 에칭된다.
제 2 단계에서, 폴리머 포토 레지스트 재료는 제 1 단계의 에칭 공정에 의해 남겨진 공동을 충전하도록 증착되고, 그 폴리머 층은 평탄하게 된다. 선택된 폴리머 재료는 용매를 마스킹하는 것에 민감하지 않다.
제 3 단계에서, 도체(1)는 원하는 경우 층(8) 위에 형성되며, 지지막(9) 및 실리콘 다이옥사이드 층(10)은 실리콘 다이옥사이드 층(8), 도체(1) 및 폴리머(7) 위에 형성된다.
제 4 단계에서, 실리콘 다이옥사이드 층(10)의 일부는 예를 들면, 도체(1) 및 부재(9)의 금속을 보존하는 에칭 공정을 사용하여, 도체(1)의 일부 및 희생 폴리머 층(7)에 관하여 제거되어, 자성 재료(2)의 소망의 상부 부분에 대응하는 공동(13)이 남게 된다.
제 5 단계에서, 도체(1) 아래의 희생 폴리머 층(7)은 적절한 용매에 의해 제거된다.
도 6의 상부 도면은 도 4 또는 도 5의 공정들에서 생성된 소자의 평면도이며, 실리콘 다이옥사이드 층들(8, 10)에서 공동(12)을 지나 일 단부에서 타 단부로 연장하는 도체(1)를 도시하고 있다. 예로서, 도체(1)의 폭은 대략 10 마이크론일 수도 있으며, 실리콘 다이옥사이드 층(8, 10)의 두께는 또한 대략 10 마이크론 정도일 수 있고, 공동(12) 내의 도체(1)의 길이는 50 마이크론보다 더 크다. 본 발명의 공정의 상기 실시예의 일례에서, 수지 또는 포토레지스트 재료의 다른 층은 실리콘 다이옥사이드 층(10) 위에 형성되며, 개구(15)는 공동(12)과 같은 공간에 걸쳐 있으며, 그 층(14)은 공동(12)으로의 액체의 다음 유입을 위한 퍼넬을 형성한다.
도 7에 도시된 바와 같이, 액체의 마이크로 드롭(16)은 피펫(17)에서 퍼넬 개구(15) 및 공동(12)으로 드롭핑된다. 마이크로 드롭(16)은 액체 분산으로 분산되는 자기 층(2)에 대하여 자성 재료의 나노 입자들을 포함한다. 현수는 피펫 내에 포함되거나, 또는 피펫(17)의 현수 위에 있는 아르곤과 같은 주입 가스의 감소된 압력을 변화시킴으로써 마이크로 드롭(16)을 증착하도록 해제된다.
도 8에 도시된 바와 같이, 현수의 나노 입자들은 공동(12)에서 도체(1) 주변에 침전하게 되고 액체 분산제는 증발된다. 본 발명의 실시예에 관한 상기 일례에서, 자계(18)는 자기 층(2)의 자화의 용이한 접근이 도체(1) 길이를 따라 되도록 나노 입자들이 침전하고 분산제가 증발할 때 공동(12)에 인가된다. 또한, 자석(18)에 의해 인가되는 자계는 자기층(2)에 있어서 나노 입자들의 배열을 증가시키도록 공정에 관한 임의 실시예들에 사용된다.
다음, 예를 들면 실리콘 다이옥사이드 또는 실리콘 니트라이드의 보호 층(19)은 자기 층(2)위에 증착되고, 마지막으로 퍼넬을 형성하는 수지 층(14)은 적절한 용매를 사용하여 제거된다.
본 발명의 다른 실시예에서, 도 5의 공정에서와 같이, 도체(1) 아래에 재료(7) 층을 형성하고 다음에 도체(1) 위와 아래에 동시에 자성 재료를 수용하는 공동(12)을 한정하도록 그것을 제거하는 것 대신에, 자성 재료 현수 액체의 드롭은 도체(1)의 증착 이전에 실리콘 다이옥사이드 층(8)의 공동에 증착되고, 나노 입자들은 침전되고, 분산제는 자성 재료(2)의 절반 이하를 형성하도록 증발된다. 자성 재료는 부재 층(9)과 같은 적절한 층에 의해 보호되며, 도체(1)는 자성 재료의 하부 층 위에 증착된다. 그런 다음, 도 5 및 도 6의 공정에서처럼 공동의 상부 부분(13) 성형 및 자성 재료(2)의 상부 부분 증착이 진행된다.
Claims (16)
- 적어도 전기 도체의 일부를 따라 연장하는 자성 재료(2)에 의해 둘러싸인 가늘고 긴 상기 전기 도체(1)를 포함하는 전기 회로 소자를 생성하는 방법에 있어서,적어도 제 1 희생 층(10)은 상기 도체(1) 위에 그리고 맞은 편에 형성되고, 적어도 상기 제 1 희생 층(10)의 일부는 상기 도체 위에 그리고 맞은 편에 스페이스(12, 13)를 남기도록 제거되고, 액체 분산제로 분산되는 자기 나노 입자들을 포함하는 액체(16)가 상기 스페이스(12, 13)에 유입되며, 상기 분산제는 적어도 상기 자성 재료(2)의 일부로서 상기 스페이스(12, 13)에 밀집하여 패킹되는 상기 자기 나노 입자들을 남기면서 제거되는 것을 특징으로 하는, 전기 회로 소자 생성 방법.
- 제 1 항에 있어서,공동(12)을 갖는 지지층(support layer)(8)을 형성하는 단계, 상기 공동(12)에 상기 자성 재료(2)의 층을 형성하는 단계, 상기 자성 재료의 상기 층 위에 상기 전기 도체(1)를 형성하는 단계, 및 상기 자성 재료의 상기 층과 상기 전기 도체를 오버랩핑하는 상기 제 1 희생 층(10)을 형성하는 단계를 포함하는, 전기 회로 소자 생성 방법.
- 적어도 전기 도체의 일부를 따라 연장하는 자성 재료(2)에 의해 둘러싸인 가늘고 긴 상기 전기 도체(1)를 포함하는 전기 회로 소자를 생성하는 방법에 있어서,제 1 희생 층(10) 및 제 2 희생 층(7)은 상기 도체의 위 및 아래 각각의 상기 도체(1)를 가로질러 형성되며, 적어도 상기 희생 층들(7,10)의 일부들은 상기 도체를 둘러싸는 스페이스(12)를 남기도록 제거되고, 액체 분산제로 분산되는 자기 나노 입자들을 포함하는 액체(16)가 상기 스페이스(12)에 유입되며, 상기 분산제는 적어도 상기 자성 재료(2)의 일부로서 상기 스페이스(12)에 밀집하여 패킹되는 상기 자기 나노 입자들을 남기면서 제거되는 것을 특징으로 하는, 전기 회로 소자 생성 방법.
- 제 3 항에 있어서,공동(12)을 갖는 지지층을 형성하는 단계, 상기 공동에 상기 제 2 희생 층(7)을 형성하는 단계, 상기 제 2 희생 층(7) 위에 상기 전기 도체(1)를 형성하는 단계, 및 상기 전기 도체와 상기 제 2 희생 층을 오버랩핑하는 상기 제 1 희생 층(10)을 형성하는 단계를 포함하는, 전기 회로 소자 생성 방법.
- 제 3 항 또는 제 4 항에 있어서,상기 지지층(8)은 전기적 절연 재료를 포함하고, 상기 도체(1)는 상기 제 2 희생 층(7)과, 상기 절연 재료 층(8)의 적어도 일부 위에 증착되는, 전기 회로 소자 생성 방법.
- 제 5 항에 있어서,상기 제 1 희생 층(10)은 상기 제 1 절연 재료 층(8) 위에 형성된 절연 재료의 다른 층(11)으로 둘러싸이는, 전기 회로 소자 생성 방법.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,상기 희생 층 또는 층들(7, 10)은 유기체를 포함하는, 전기 회로 소자 생성 방법.
- 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,상기 희생 층 또는 층들(7, 10)은 포토-레지스트 재료를 포함하며, 상기 희생 층 또는 층들을 생성하는 단계는, 상기 포토-레지스트 재료의 층 또는 층들을 형성하는 단계와, 상기 희생 층들의 기하학을 한정하는 패턴에 상기 포토-레지스트 재료를 노출시키는 단계와, 포토-레지스트 재료를 선택적으로 제거하는 단계를 포함하며, 상기 희생 층들의 상기 부분들을 제거하는 단계는 그것들을 용매에 용해시키는 단계를 포함하는, 전기 회로 소자 생성 방법.
- 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,희생 재료의 다른 층(14)은, 상기 분산제 제거 이전에 상기 액체(16)를 포함하도록 상기 스페이스(12)에 대응하는 적어도 하나의 개구(15)를 가지는 상기 도체 위에 형성되는, 전기 회로 소자 생성 방법.
- 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,상기 자성 재료(2) 위에 보호 층(19)을 형성하는 단계를 포함하는, 전기 회로 소자 생성 방법.
- 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,상기 자기 나노 입자들은 강자성 재료인, 전기 회로 소자 생성 방법.
- 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,상기 자성 재료(2)는 상기 도체(1)를 따라 연장하는 자화 용이 축을 제공하는, 전기 회로 소자 생성 방법.
- 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,상기 분산제를 제거하는 단계는 그것을 증발하는 단계를 포함하는, 전기 회로 소자 생성 방법.
- 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,상기 분산제가 제거되는 동안에 상기 자성 재료에 자계를 인가하는 단계를 포함하는, 전기 회로 소자 생성 방법.
- 제 1 항 내지 제 14 항 중 어느 한 항에 청구된 방법에 의해 생성된 전기 회로 소자.
- 제 15 항의 복수의 병렬 배치된 대체로 평행한 전기 회로 소자들 및 상기 병렬 배치된 전기 회로 소자들의 각각의 소자들의 상기 전기 도체들(1)의 인접한 단부들(ends) 간의 적어도 하나의 전기적 상호 접속을 포함하는, 굽이형 유도성 소자(meander-type inductive element).
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