KR20070009482A - 나노와이어 전극을 갖는 상 변화 메모리 셀 - Google Patents
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Abstract
메모리 셀은 나노와이어를 포함하는 제 1 전극, 제 2 전극 및 상기 제 1 전극과 상기 제 2 전극 사이의 상-변화 재료를 포함한다.
Description
본 발명의 실시예들은 첨부도면을 참조하면 보다 잘 이해된다. 도면들의 요소들이 서로에 대해 제 스케일대로 나타나 있는 것은 아니다. 같은 참조부호들은 대응되는 유사 부분들을 나타낸다.
도 1은 메모리 셀 디바이스의 일 실시예를 예시하는 블록도;
도 2a는 상 변화 메모리 셀의 일 실시예의 단면도;
도 2b는 상 변화 메모리 셀의 또 다른 실시예의 단면도;
도 3은 사전처리된 웨이퍼, 제 1 절연 재료층, 제 2 절연 재료층 및 포토레지스트 층의 일 실시예의 단면도;
도 4는, 포토레지스트 층을 패터닝하고 제 1 절연 재료층 및 제 2 절연 재료층을 에칭한 후의, 사전처리된 웨이퍼, 제 1 절연 재료층, 제 2 절연 재료층 및 포토레지스트 층의 일 실시예의 단면도;
도 5는 사전처리된 웨이퍼, 제 1 절연 재료층, 제 2 절연 재료층, 포토레지스트 층 및 촉매 재료층의 일 실시예의 단면도;
도 6은 포토레지스트 층을 제거한 후의, 사전처리된 웨이퍼, 제 1 절연 재료층, 제 2 절연 재료층 및 촉매 재료층의 일 실시예의 단면도;
도 7은 촉매 재료층을 가열한 후의, 사전처리된 웨이퍼, 제 1 절연 재료층, 제 2 절연 재료층 및 촉매 재료층의 일 실시예의 단면도;
도 8a는 사전처리된 웨이퍼, 제 1 절연 재료층, 제 2 절연 재료층, 촉매 재료층 및 나노튜브 또는 나노와이어의 일 실시예의 단면도;
도 8b는 사전처리된 웨이퍼, 제 1 절연 재료층, 제 2 절연 재료층, 촉매 재료층 및 나노섬유의 일 실시예의 단면도;
도 9a는 사전처리된 웨이퍼, 제 1 절연 재료층, 제 2 절연 재료층, 촉매 재료층, 나노튜브 또는 나노와이어 및 제 3 절연 재료층의 일 실시예의 단면도;
도 9b는 사전처리된 웨이퍼, 제 1 절연 재료층, 제 2 절연 재료층, 촉매 재료층, 나노섬유 및 제 3 절연 재료층의 일 실시예의 단면도;
도 10a는 평탄화 후의, 사전처리된 웨이퍼, 제 1 절연 재료층, 제 2 절연 재료층, 촉매 재료층, 나노튜브 또는 나노와이어 및 제 3 절연 재료층의 일 실시예의 단면도;
도 10b는 평탄화 후의, 사전처리된 웨이퍼, 제 1 절연 재료층, 제 2 절연 재료층, 촉매 재료층, 나노섬유 및 제 3 절연 재료층의 일 실시예의 단면도;
도 11a는 제 3 절연 재료층을 에칭한 후의, 사전처리된 웨이퍼, 제 1 절연 재료층, 제 2 절연 재료층, 촉매 재료층, 나노와이어 또는 나노섬유 및 제 3 절연 재료층의 일 실시예의 단면도;
도 11b는 제 3 절연 재료층을 에칭한 후의, 사전처리된 웨이퍼, 제 1 절연 재료층, 제 2 절연 재료층, 촉매 재료층, 나노섬유 및 제 3 절연 재료층의 일 실시 예의 단면도;
도 12a는 사전처리된 웨이퍼, 제 1 절연 재료층, 제 2 절연 재료층, 촉매 재료층, 나노튜브 또는 나노와이어, 제 3 절연 재료층, 상-변화 재료층 및 전극 재료층의 일 실시예의 단면도;
도 12b는 사전처리된 웨이퍼, 제 1 절연 재료층, 제 2 절연 재료층, 촉매 재료층, 나노섬유, 제 3 절연 재료층, 상-변화 재료층 및 전극 재료층의 일 실시예의 단면도;
도 13a는 상-변화 메모리 셀의 또 다른 실시예의 단면도;
도 13b는 상-변화 메모리 셀의 또 다른 실시예의 단면도;
도 14는 사전처리된 웨이퍼, 제 1 절연 재료층, 제 2 절연 재료층 및 포토레지스트 층의 일 실시예의 단면도;
도 15는 제 1 절연 재료층 및 제 2 절연 재료층을 에칭하고 포토레지스트 층을 제거한 후의, 사전처리된 웨이퍼, 제 1 절연 재료층 및 제 2 절연 재료층의 일 실시예의 단면도;
도 16은 사전처리된 웨이퍼, 제 1 절연 재료층, 제 2 절연 재료층 및 촉매 재료층의 일 실시예의 단면도;
도 17은 촉매 재료층을 가열한 후의, 사전처리된 웨이퍼, 제 1 절연 재료층, 제 2 절연 재료층 및 촉매 재료층의 일 실시예의 단면도;
도 18a는 사전처리된 웨이퍼, 제 1 절연 재료층, 제 2 절연 재료층, 촉매 재료층, 및 나노와이어 또는 나노튜브의 일 실시예의 단면도;
도 18b는 사전처리된 웨이퍼, 제 1 절연 재료층, 제 2 절연 재료층, 촉매 재료층 및 나노섬유의 일 실시예의 단면도;
도 19a는 사전처리된 웨이퍼, 제 1 절연 재료층, 제 2 절연 재료층, 촉매 재료층, 나노와이어 또는 나노튜브 및 제 3 절연 재료층의 일 실시예의 단면도;
도 19b는 사전처리된 웨이퍼, 제 1 절연 재료층, 제 2 절연 재료층, 촉매 재료층, 나노섬유 및 제 3 절연 재료층의 일 실시예의 단면도;
도 20a는 평탄화 후의, 사전처리된 웨이퍼, 제 1 절연 재료층, 제 2 절연 재료층, 촉매 재료층, 나노와이어 또는 나노튜브 및 제 3 절연 재료층의 일 실시예의 단면도;
도 20b는 평탄화 후의, 사전처리된 웨이퍼, 제 1 절연 재료층, 제 2 절연 재료층, 촉매 재료층, 나노섬유 및 제 3 절연 재료층의 일 실시예의 단면도;
도 21a는 제 3 절연 재료층을 에칭한 후의, 사전처리된 웨이퍼, 제 1 절연 재료층, 제 2 절연 재료층, 촉매 재료층, 나노튜브 또는 나노와이어 및 제 3 절연 재료층의 일 실시예의 단면도;
도 21b는 제 3 절연 재료층을 에칭한 후의, 사전처리된 웨이퍼, 제 1 절연 재료층, 제 2 절연 재료층, 촉매 재료층, 나노섬유 및 제 3 절연 재료층의 일 실시예의 단면도;
도 22a는 사전처리된 웨이퍼, 제 1 절연 재료층, 제 2 절연 재료층, 촉매 재료층, 나노튜브 또는 나노와이어, 제 3 절연 재료층, 상-변화 재료층 및 전극 재료층의 일 실시예의 단면도;
도 22b는 사전처리된 웨이퍼, 제 1 절연 재료층, 제 2 절연 재료층, 촉매 재료층, 나노섬유, 제 3 절연 재료층, 상-변화 재료층 및 전극 재료층의 일 실시예의 단면도;
도 23a는 상-변화 메모리 셀의 또 다른 실시예의 단면도;
도 23b는 상-변화 메모리 셀의 또 다른 실시예의 단면도;
도 24는 사전처리된 웨이퍼의 일 실시예의 단면도;
도 25는 사전처리된 웨이퍼 제 1 절연 재료층의 일 실시예의 단면도;
도 26은 제 1 절연 재료층을 에칭한 후의 사전처리된 웨이퍼 및 제 1 절연 재료층의 일 실시예의 단면도;
도 27은 사전처리된 웨이퍼, 제 1 절연 재료층 및 촉매 재료층의 일 실시예의 단면도;
도 28은 촉매 재료층을 가열한 후의, 사전처리된 웨이퍼, 제 1 절연 재료층 및 촉매 재료층의 일 실시예의 단면도;
도 29a는 사전처리된 웨이퍼, 제 1 절연 재료층, 촉매 재료층 및 나노튜브 또는 나노와이어의 일 실시예의 단면도;
도 29b는 사전처리된 웨이퍼, 제 1 절연 재료층, 촉매 재료층 및 나노섬유의 일 실시예의 단면도;
도 30a는 사전처리된 웨이퍼, 촉매 재료층, 나노튜브 또는 나노와이어 및 제 2 절연 재료층의 일 실시예의 단면도;
도 30b는 사전처리된 웨이퍼, 촉매 재료층, 나노섬유 및 제 2 절연 재료층의 일 실시예의 단면도;
도 31a는 평탄화 후의, 사전처리된 웨이퍼, 촉매 재료층, 나노와이어 또는 나노튜브 및 제 2 절연 재료층의 일 실시예의 단면도;
도 31b는 평탄화 후의, 사전처리된 웨이퍼, 촉매 재료층, 나노섬유 및 제 2 절연 재료층의 일 실시예의 단면도;
도 32a는 제 2 절연 재료층을 에칭한 후의, 사전처리된 웨이퍼, 촉매 재료층, 나노튜브 또는 나노와이어 및 제 2 절연 재료층의 일 실시예의 단면도;
도 32b는 제 2 절연 재료층을 에칭한 후의, 사전처리된 웨이퍼, 촉매 재료층, 나노섬유 및 제 2 절연 재료층의 일 실시예의 단면도;
도 33a는 사전처리된 웨이퍼, 촉매 재료층, 나노튜브 또는 나노와이어, 제 2 절연 재료층, 상-변화 재료층 및 전극 재료층의 일 실시예의 단면도;
도 33b는 사전처리된 웨이퍼, 촉매 재료층, 나노섬유, 제 2 절연 재료층, 상-변화 재료층 및 전극 재료층의 일 실시예의 단면도;
도 34a는 상-변화 메모리 셀의 또 다른 실시에의 단면도;
도 34b는 상-변화 메모리 셀의 또 다른 실시예의 단면도;
도 36은 사전처리된 웨이퍼 및 촉매 재료층의 일 실시예의 단면도;
도 37은 촉매 재료층을 가열한 후의, 사전처리된 웨이퍼 및 촉매 재료층의 일 실시예의 단면도;
도 38a는 사전처리된 웨이퍼, 촉매 재료층 및 나노튜브 또는 나노와이어의 일 실시예의 단면도;
도 38b는 사전처리된 웨이퍼, 촉매 재료층 및 나노섬유의 일 실시예의 단면도;
도 39a는 사전처리된 웨이퍼, 촉매 재료층, 나노튜브 또는 나노와이어 및 제 1 절연 재료층의 일 실시예의 단면도;
도 39b는 사전처리된 웨이퍼, 촉매 재료층, 나노섬유 및 제 1 절연 재료층의 일 실시예의 단면도;
도 40a는 평탄화 후의, 사전처리된 웨이퍼, 촉매 재료층, 나노튜브 또는 나노와이어 및 제 1 절연 재료층의 일 실시예의 단면도;
도 40b는 평탄화 후의, 사전처리된 웨이퍼, 촉매 재료층, 나노섬유 및 제 1 절연 재료층의 일 실시예의 단면도;
도 41a는 제 1 절연 재료층을 에칭한 후의, 사전처리된 웨이퍼, 촉매 재료층, 나노튜브 또는 나노와이어, 제 1 절연 재료층의 일 실시예의 단면도;
도 41b는 제 1 절연 재료층을 에칭한 후의, 사전처리된 웨이퍼, 촉매 재료층, 나노섬유 및 제 1 절연 재료층의 일 실시예의 단면도;
도 42a는 사전처리된 웨이퍼, 촉매 재료층, 나노튜브 또는 나노와이어, 상-변화 재료층 및 전극 재료층의 일 실시예의 단면도;
도 42b는 사전처리된 웨이퍼, 촉매 재료층, 나노섬유, 제 1 절연 재료층, 상-변화 재료층 및 전극 재료층의 일 실시예의 단면도;
도 43은 상-변화 메모리 셀의 또 다른 실시예의 단면도;
도 44는 사전처리된 웨이퍼의 일 실시예의 단면도;
도 45는 사전처리된 웨이퍼 및 촉매 재료층의 일 실시예의 단면도;
도 46은 촉매 재료층을 가열한 후의 사전처리된 웨이퍼 및 촉매 재료층의 단면도;
도 47은 사전처리된 웨이퍼, 촉매 재료층 및 나노튜브 또는 나노와이어의 일 실시예의 단면도;
도 48은 사전처리된 웨이퍼, 촉매 재료층, 나노튜브 또는 나노와이어 및 제 1 절연 재료층의 일 실시예의 단면도;
도 49는 평탄화 후의, 사전처리된 웨이퍼, 촉매 재료층, 나노튜브 또는 나노와이어 및 제 1 절연 재료층의 일 실시예의 단면도;
도 50은 나노튜브 또는 나노와이어를 에칭한 후의, 사전처리된 웨이퍼, 촉매 재료층, 나노튜브 또는 나노와이어 및 제 1 절연 재료층의 일 실시예의 단면도;
도 51은 사전처리된 웨이퍼, 촉매 재료층, 나노튜브 또는 나노와이어, 제 1 절연 재료층, 상-변화 재료층 및 전극 재료층의 일 실시예의 단면도이다.
상 변화 메모리는 2 이상의 상이한 상태들을 나타내는 상 변화 재료들을 포함한다. 상 변화 재료는 데이터의 비트들을 저장하기 위해 메모리 셀에서 사용될 수도 있다. 상 변화 재료의 상태들은 비결정(amorphous) 및 결정(crystalline) 상태라 언급될 수도 있다. 상기 상태들은, 일반적으로 비결정 상태가 결정 상태보다 높은 저항을 나타내기 때문에 구별될 수 있다. 대체로, 비결정 상태는 보다 정렬되지 않은(disordered) 원자 구조와 관련되어 있는 한편, 결정 상태는 정렬된 격자이다. 몇몇 상 변화 재료들은 2가지 결정 상태, 예를 들어, 면심입방(FCC) 상태 및 조밀 6 방격자(HCP) 상태를 나타낸다. 이들 두 결정 상태들은 상이한 저항을 가지며 데이터 비트들을 저장하는데 사용될 수 있다. 다음의 설명에서, 비결정 상태는 일반적으로 보다 높은 저항을 갖는 상태라 지칭하고, 결정 상태는 보다 낮은 저항을 갖는 상태라 지칭한다.
상 변화 재료들의 상 변화는 역으로 유도될 수도 있다. 이러한 방식으로, 메모리는, 온도 변화에 반응하여 비결정 상태로부터 결정 상태로, 그리고 결정 상태로부터 비결정 상태로 변할 수 있다. 상 변화 재료에 대한 온도 변화들은 다양한 방식으로 달성될 수 있다. 예를 들어, 레이저는 상 변화 재료로 지향되고, 전류는 상 변화 재료를 통해 진행되거나, 또는 전류는 상 변화 재료에 인접한 저항 히터를 통해 공급될 수 있다. 이들 방법 중 어떤 방법에 의해서도, 상 변화 재료의 제어가능한 가열은 상 변화 재료내에서 제어가능한 상 변화를 야기한다.
상 변화 메모리가 상 변화 재료로 만들어지는 복수의 메모리 셀을 갖는 메모리 어레이를 포함하는 경우에, 상기 메모리는 상 변화 재료의 메모리 상태를 활용하는 데이터를 저장하도록 프로그래밍될 수 있다. 이러한 상 변화 메모리 디바이스에서 데이터를 판독하고 기록하기 위한 한가지 방법은 상 변화 재료에 인가되는 전류 및/또는 전압 펄스를 제어하는 것이다. 일반적으로, 전류 및 전압의 레벨은 각 메모리 셀의 상 변화 재료 내에서 유도되는 온도에 대응된다. 각각의 메모리 셀에서 사용되는 전압의 양을 최소화시키기 위해서는, 메모리 셀의 상 변화 재료를 위한 전기적 콘택트의 단면이 최소화되어야 한다.
본 발명의 일 실시예는 메모리 셀을 제공한다. 메모리 셀은 나노와이어를 포함하는 제 1 전극, 제 2 전극 및 상기 제 1 전극과 상기 제 2 전극 사이의 상-변화 재료를 포함한다.
도 1은 메모리 셀 디바이스(100)의 일 실시예의 블록도를 예시하고 있다. 메모리 셀 디바이스(100)는 기록 펄스 생성기(write pulse generator;102), 분배 회로(distribution circuit;104), 메모리 셀(106a, 106b, 106c 및 106d) 및 감지 증폭기(sense amplifier;108)를 포함한다. 일 실시예에서, 메모리 셀들(106a-106d)은 메모리 재료의 비결정에서 결정으로의 상 전이를 기반으로 하는 상-변화 메모리 셀들이다.
각각의 상-변화 메모리 셀(106a-106d)은 저장 위치를 정의하는 상-변화 재료를 포함한다. 상 변화 재료는 나노와이어, 나노튜브 또는 나노섬유를 포함하는 제 1 전극에 커플링된다. 나노튜브, 나노와이어 또는 나노섬유 전극은 작은 콘택트 영역에 상-변화 재료를 제공하여 상-변화 메모리 셀(106a-106d)에 대한 전력 요건들을 저감시킨다. 나노와이어, 나노튜브 또는 나노섬유는 리소그래피 기술을 사용하여 증착되기 보다는 성장되기 때문에, 메모리 셀은 통상적인 리소그래피 기술들을 사용하여 제조될 수 있다. 나노와이어, 나노튜브 또는 나노섬유 전극 메모리 셀은 통상적인 상-변화 메모리 셀과 비교하여 메모리 셀의 콘택트 영역 및 상-변화 볼륨을 저감시킨다. 이는 낮게 셋팅되고 특히 리셋된 전류 및 전력을 생성시킨다.
일 실시예에서, 기록 펄스 생성기(102)는 분배 회로(104)를 통해 메모리 셀(106a-106d)로 제어가능하게 지향되는 전류 또는 전압 펄스들을 생성시킨다. 일 실시예에서, 분배 회로(104)는 전류 또는 전압 펄스들을 메모리 셀로 제어가능하게 지향시키는 복수의 트랜지스터를 포함한다.
일 실시예에서, 메모리 셀(106a-106d)은, 온도 변화의 영향하에 비결정 상태로부터 결정 상태로 또는 결정 상태로부터 비결정 상태로 변화될 수 있는 상-변화 재료로 만들어진다. 이에 의한 결정의 정도는 메모리 셀 디바이스(100) 내에 데이터를 저장하기 위한 2 이상의 메모리 상태들을 한정한다. 상기 2이상의 메모리 상태들은 비트 값 "0"과 "1"로 할당될 수 있다. 메모리 셀(106a-106d)의 비트 상태들은 그들의 전기적 저항에 있어 현저한 차이가 있다. 비결정 상태에서, 상-변화 재료는 결정 상태에서보다 현저히 더 높은 저항을 나타낸다. 이러한 방식으로, 감지 증폭기(108)는 특정 메모리 셀(106a-106d)에 할당되는 비트 값이 결정되도록 셀 저항을 판독한다.
메모리 셀 디바이스(100)내의 메모리 셀(106a-106d)을 프로그래밍하기 위하여, 기록 펄스 생성기(102)는 타겟 메모리 셀에서 상-변화 재료를 가열하기 위하여 전류 또는 전압 펄스를 생성시킨다. 일 실시예에서, 기록 펄스 생성기(102)는 분배 회로(104)내로 공급되고 적절한 타겟 메모리 셀(106a-106d)로 분배되는 적절한 전류 또는 전압 펄스를 생성시킨다. 전류 또는 전압 펄스의 진폭 및 지속시간 (duration)은 메모리 셀이 셋팅되고 있는지 또는 리셋되고 있는지에 따라 제어된다. 일반적으로, 메모리 셀의 "셋팅(set)" 작업은, 결정 상태를 얻기에 충분히 길게 타겟 메모리 셀의 상-변화 재료를 그것의 결정화 온도 위(그러나 그것의 용융점 아래)로 가열시킨다. 일반적으로, 메모리 셀의 "리셋(reset)" 작업은 타겟 메모리 셀의 상-변화 재료를 그것의 용융점 위로 가열시킨 다음, 상기 재료를 급속히 물로 냉각시켜 비결정 상태를 얻는다.
도 2a는 상 변화 메모리 셀(110a)의 일 실시예의 단면도를 예시하고 있다. 상-변화 메모리 셀(110a)은 선택 디바이스(도시 안됨), 라이너(liner;112)를 포함하는 랜딩 패드(landing pad;114), 촉매 재료층(116), 나노와이어 또는 나노튜브를 포함하는 제 1 전극(118), 상-변화 재료(120), 제 2 전극(122) 및 절연 재료(124, 126)를 포함한다. 상-변화 재료(120)는 전류 경로 및 그에 따른 상-변화 재료(120)의 상-변화 영역의 위치를 형성하는 절연 재료(124, 126)에 의하여 측방향으로 완전하게 둘러싸인다. 상-변화 재료(120)는 1 비트 또는 수 비트의 데이터를 저장하기 위한 저장 위치(storage location)를 제공한다. 선택 디바이스, 예컨대 트랜지스터 또는 다이오드 같은 액티브 디바이스는 랜딩 패드(114)에 커플링되어, 제 1 전극(118)으로의, 따라서 상-변화 재료(120)로의 전류 또는 전압의 인가를 제어함으로써 상-변화 재료(114)를 셋팅 또는 리셋팅한다.
상 변화 재료(120)는 나노튜브 또는 나노와이어(118) 및 제 2 전극(122)과 접촉한다. 나노와이어 또는 나노튜브(118)는 대략 10 내지 100 나노미터 범위 내의 폭 또는 단면적을 갖는다. 나노와이어 또는 나노튜브 콘택트 메모리 셀 구조의 장 점은, 상-변화 재료(120)와 제 1 전극(118)간의 접촉 영역이, 촉매 재료층(116) 상에서 성장되어 제 1 전극(118)을 제공하는 나노튜브 또는 나노와이어의 단면적(117)에 의해 형성된다는 점이다.
상-변화 재료(120)는 본 발명에 따른 다양한 재료로 구성될 수도 있다. 일반적으로, 이러한 재료로는 주기율표의 Ⅳ족의 1이상의 원소들을 포함하는 칼코겐 화합물(chalcogenide) 합금이 유용하다. 일 실시예에서, 메모리 셀(110a)의 상-변화 재료(120)는 칼코겐 화합물 혼합 재료, 예컨대 GeSbTe 또는 AgInSbTe로 만들어진다. 또 다른 실시예에서, 상-변화 재료는, GeSb, GaSb, SbTe 또는 GeGaSb와 같이 칼코겐이 없을 수 있다.
상-변화 메모리 셀(110a)의 셋팅 작업 동안, 셋팅 전류 또는 전압 펄스는 선택 디바이스(114)로 선택적으로 이네이블링(enabled)되고, 제 1 전극(118)을 통해 상-변화 재료(120)로 보내짐으로써, 그것을 결정화 온도 위(그러나 통상적으로 용융점 아래)로 가열시킨다. 이러한 방식으로, 상-변화 재료(120)는 이 셋팅 작업 동안 그것의 결정 상태에 도달한다. 상-변화 메모리 셀(110a)의 리셋 작업 동안, 리셋 전류 및/또는 전압 펄스는 선택 디바이스(124)로 선택적으로 이네이블링되고, 제 1 전극(118)을 통해 상-변화 재료(120)로 보내진다. 리셋 전류 또는 전압은 상-변화 재료(120)를 그것의 용융점 위로 신속하게 가열시킨다. 전류 및/또는 전압 펄스가 턴 오프(turn off)된 후에, 상 변화 재료(120)는 비결정 상태로 신속하게 물로 냉각된다.
도 2b는 상-변화 메모리 셀(110b)의 또 다른 실시예의 단면도이다. 상-변화 메모리 셀(110b)은 나노와이어 또는 나노튜브를 포함하는 제 1 전극(118)이 나노섬유를 포함하는 제 1 전극(119)으로 대체되는 것을 제외하고 상-변화 메모리 셀(110a)과 유사하다. 나노섬유(119)는 대략 10 내지 100 나노미터 범위 내에서 상-변화 재료(120)로 들어가는 폭 또는 단면적(121)을 갖는다. 상-변화 메모리 셀(110b)은 상-변화 메모리 셀(110a)과 유사하게 작동한다.
도 3은, 사전처리된 웨이퍼(125a), 제 1 절연 재료층(124b), 제 2 절연 재료층(126a) 및 포토레지스트 층(130a)의 일 실시예의 단면도이다. 사전처리된 웨이퍼(125a)는 절연 재료(124a), 라이너(112)를 갖는 랜딩 패드(114) 및 하부 웨이퍼 층(도시 안됨)을 포함한다. 일 실시예에서, 랜딩 패드(114)는 텅스텐 플러그, 구리 플러그 또는 여타 적합한 전도 재료이다. 일 실시예에서, 라이너(112)는 TiN 또는 여타 적합한 라이너 재료를 포함한다. 절연 재료(124a)는 SiO2, 플루오르화 실리카 글래스(FSG) 또는 여타 적합한 유전 재료이다.
절연 재료, 예컨대 SiO2, FSG 또는 여타 적합한 유전 재료는 제 1 절연 재료층(124b)을 제공하기 위해 사전처리된 웨이퍼(125a) 위에 증착된다. 제 1 절연 재료층(124b)은 CVD(chemical vapor deposition), ALD(atomic layer deposition), MOCVD(metal organic chemical vapor deposition), PVD(plasma vapor deposition), JVP(jet vapor deposition) 또는 여타 적합한 증착 기술을 사용하여 증착된다. 절연 재료, 예컨대 Si3N4 또는 여타 적합한 유전 재료는 제 2 절연 재료층(126a)을 제공하기 위해 제 1 절연 재료층(124b) 위에 증착된다. 제 2 절연 재료층(126a)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 사용하여 증착된다. 포토레지스트는 포토레지스트 층(130a)을 제공하기 위해 제 2 절연 재료층(126a) 위에 또 다른 적합한 방식으로 적용되거나 스핀 코팅된다.
도 4는 제 2 절연 재료층(126a) 및 제 1 절연 재료층(124b)을 에칭한 후의, 사전처리된 웨이퍼(125a), 제 1 절연 재료층(124c), 제 2 절연 재료층(126) 및 포토레지스트 층(130)의 일 실시예의 단면도이다. 포토레지스트 층(130)을 제공하기 위하여 포토레지스트 층(130a)의 개구부(115)를 패터닝하는데 광학 리소그래피가 사용된다. 제 2 절연 재료층(126a)의 노출된 부분이 에칭된 다음, 제 2 절연 재료층(126) 및 제 1 절연 재료층(124c)을 제공하고 랜딩 패드(114)를 노출시키기 위해 제 1 절연 재료층(124b)의 노출된 부분이 에칭된다.
도 5는 사전처리된 웨이퍼(125a), 제 1 절연 재료층(124c), 제 2 절연 재료층(126), 포토레지스트 층(130) 및 촉매 재료층(116a)의 일 실시예의 단면도이다. 촉매 재료, 예컨대 Ti, Pd, Pt, Au, Cu, Co, Cr, Hf, Ir, Mn, Mo, Ni, Rh, Ta, W, Zr와 같은 금속을 포함하는 규화물(silicide) 또는 여타 적합한 촉매 재료가 포토레지스트 층(130) 및 랜딩 패드(114) 위에 증착되어 촉매 재료층(116a)을 제공한다. 촉매 재료층(116a)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 사용하여 증착된다.
도 6은, 포토레지스트 층(130)을 제거한 후의, 사전처리된 웨이퍼(125a), 제 1 절연 재료층(124c), 제 2 절연 재료층(126) 및 촉매 재료층(116b)의 일 실시예의 단면도이다. 포토레지스트 층(130)은 포토레지스트 제거 프로세스를 이용하여 벗겨 지며, 이 프로세스는 또한 포토레지스트 층(130) 위의 촉매 재료층(116a)의 부분을 제거하여 랜딩 패드(114) 위에 촉매 재료층(116b)을 남긴다.
도 7은 촉매 재료층(116b)을 가열한 후의, 사전처리된 웨이퍼(125a), 제 1 절연 재료층(124c), 제 2 절연 재료층(126) 및 촉매 재료층(116)의 일 실시예의 단면도이다. 일 실시예에서, 촉매 재료층(116)을 제공하기 위해서 촉매 재료층(116b)은 응고(coagulation)에 의해 촉매 재료의 영역을 저감시키도록 가열된다. 촉매 재료층(116)은 나노튜브, 나노와이어 또는 나노섬유가 성장되는 영역을 형성한다.
도 8a는 사전처리된 웨이퍼(125a), 제 1 절연 재료층(124c), 제 2 절연 재료층(126), 촉매 재료층(116) 및 나노튜브 또는 나노와이어(118a)의 일 실시예의 단면도이다. 나노튜브 또는 나노와이어(118a)는 촉매 재료층(116) 상에서 성장되어 제 1 전극을 제공한다. 나노튜브 또는 나노와이어(118a)는 실리콘 계, 카본 계, 또는 여타 적합한 재료 계의 나노튜브 또는 나노와이어이다.
도 8b는 사전처리된 웨이퍼(125a), 제 1 절연 재료층(124c), 제 2 절연 재료층(126), 촉매 재료층(116) 및 나노섬유(119)의 일 실시예의 단면도이다. 나노섬유(119)는 촉매 재료층(116) 상에서 성장되어 제 1 전극을 제공한다. 나노섬유(119)는 실리콘 계, 카본 계 또는 여타 적합한 재료 계의 나노섬유이다.
도 9a는 사전처리된 웨이퍼(125a), 제 1 절연 재료층(124c), 제 2 절연 재료층(126), 촉매 재료층(116), 나노튜브 또는 나노와이어(118a) 및 제 3 절연 재료층(124d)의 일 실시예의 단면도이다. 절연 재료, 예컨대 SiO2, FSG 또는 여타 적합한 유전 재료는 제 2 절연 재료층(126), 제 1 절연 재료층(124c), 랜딩 패드(114) 및 나노튜브 또는 나노와이어(118a)의 노출된 부분 위에 증착되어 제 3 절연 재료층(124d)을 제공한다. 제 3 절연 재료층(124d)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 사용하여 증착된다.
도 9b는 사전처리된 웨이퍼(125a), 제 1 절연 재료층(124c), 제 2 절연 재료층(126), 촉매 재료층(116), 나노섬유(119) 및 제 3 절연 재료층(124d)의 일 실시예의 단면도이다. 절연 재료, 예컨대 SiO2, FSG 또는 여타 적합한 재료는 제 2 절연 재료층(126), 제 1 절연 재료층(124c), 촉매 재료층(116) 및 나노섬유(119)의 노출된 부분 위에 증착되어 제 3 절연 재료층(124d)을 제공한다. 제 3 절연 재료층(124d)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 사용하여 증착된다.
도 10a는 평탄화 후의, 사전처리된 웨이퍼(125a), 제 1 절연 재료층(124c), 제 2 절연 재료층(126), 촉매 재료층(116), 나노튜브 또는 나노와이어(118) 및 제 3 절연 재료층(124e)의 일 실시예의 단면도이다. 제 3 절연 재료층(124d) 및 나노튜브 또는 나노와이어(118a)는 제 3 절연 재료층(124e) 및 나노튜브 또는 나노와이어(118)를 제공하도록 제 2 절연 재료층(126)의 최상부를 노출시키기 위해 평탄화된다. 제 3 절연 재료층(124d) 및 나노튜브 또는 나노와이어(118a)는 CMP(chemical mechanical planarization) 또는 여타 적합한 평탄화 프로세스를 이용하여 평탄화된다.
도 10b는 평탄화 후의, 사전처리된 웨이퍼(125a), 제 1 절연 재료층(124c), 제 2 절연 재료층(126), 촉매 재료층(116), 나노섬유(119) 및 제 3 절연 재료층(124e)의 일 실시예의 단면도이다. 제 3 절연 재료층(124d)은 제 3 절연 재료층(124e)을 제공하도록 제 2 절연 재료층(126)을 노출시키기 위해 평탄화된다. 제 3 절연 재료층(124d)은 CMP 또는 여타 적합한 평탄화 프로세스를 이용하여 평탄화된다.
도 11a는 제 3 절연 재료층(124e)을 에칭한 후의, 사전처리된 웨이퍼(125a), 제 1 절연 재료층(124c), 제 2 절연 재료층(126), 촉매 재료층(116), 나노튜브 또는 나노와이어(118) 및 제 3 절연 재료층(124f)의 일 실시예의 단면도이다. 제 3 절연 재료층(124e)은 제 3 절연 재료층(124f)을 제공하고 나노튜브 또는 나노와이어(118)의 최상부(123)를 노출시키기 위해 희석된 HF 또는 여타 적합한 에천트(etchant)를 이용하여 다시 에칭된다. 또 다른 실시예에서는, 제 3 절연 재료층(124e)이 다시 에칭되지 않는다.
도 11b는 제 3 절연 재료층(124e)을 에칭한 후의, 사전처리된 웨이퍼(125a), 제 1 절연 재료층(124c), 제 2 절연 재료층(126), 촉매 재료층(116), 나노섬유(119) 및 제 3 절연 재료층(124f)의 일 실시예의 단면도이다. 제 3 절연 재료층(124e)은 제 3 절연 재료층(124f)을 제공하고 나노섬유(119)의 최상부(123)를 노출시키기 위하여 희석된 HF 또는 여타 적합한 에천트를 사용하여 다시 에칭된다. 또 다른 실시예에서는, 제 3 절연 재료층(124e)이 다시 에칭되지 않는다.
도 12a는 사전처리된 웨이퍼(125a), 제 1 절연 재료층(124c), 제 2 절연 재 료층(126), 촉매 재료층(116), 나노튜브 또는 나노와이어(118), 제 3 절연 재료층(124f), 상-변화 재료층(120a) 및 전극 재료층(122a)의 일 실시예의 단면도이다. 칼코겐 화합물과 같은 상-변화 재료 또는 여타 적합한 상-변화 재료는 제 2 절연 재료(126), 제 3 절연 재료층(124f) 및 나노튜브 또는 나노와이어(118)의 노출된 부분 위에 증착되어 상-변화 재료층(120a)을 제공한다. 상-변화 재료층(120a)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 사용하여 증착된다.
TiN, TaN, W, Al, Cu와 같은 전극 재료 또는 여타 적합한 전극 재료는 상-변화 재료층(120a) 위에 증착되어 전극 재료층(122a)을 제공한다. 전극 재료층(122a)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 사용하여 증착된다. 상-변화 재료층(120a) 및 전극 재료층(122a)은 제 2 전극(122) 및 저장 위치를 형성하는 상-변화 재료(120)를 제공하기 위해 에칭된다. SiO2, FSG와 같은 절연 재료 또는 여타 적합한 유전 재료는 제 2 전극(122) 및 상-변화 재료(120) 주위에 증착되어 도 2a에 예시된 바와 같은 상-변화 메모리 셀(110a)을 제공한다.
도 12b는 사전처리된 웨이퍼(125a), 제 1 절연 재료층(124c), 제 2 절연 재료층(126), 촉매 재료층(116), 나노섬유(119), 제 3 절연 재료층(124f), 상-변화 재료층(120a) 및 전극 재료층(122a)의 일 실시예의 단면도이다. 칼코겐 화합물과 같은 상-변화 재료 또는 여타 적합한 상-변화 재료는 제 2 절연 재료층(126), 제 3 절연 재료층(124f) 및 나노섬유(119)의 노출된 부분 위에 증착되어 상-변화 재료층(120a)을 제공한다. 상-변화 재료층(120a)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 사용하여 증착된다.
TiN, TaN, W, Al, Cu와 같은 전극 재료 또는 여타 적합한 전극 재료는 상-변화 재료층(120a) 위에 증착되어 전극 재료층(122a)을 제공한다. 전극 재료층(122a)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 사용하여 증착된다. 상-변화 재료층(120a) 및 전극 재료층(122a)은 제 2 전극(122) 및 저장 위치를 형성하는 상-변화 재료(120)를 제공하기 위해 에칭된다. SiO2, FSG와 같은 절연 재료 또는 여타 적합한 유전 재료는 제 2 전극(122) 및 상-변화 재료(120) 주위에 증착되어 도 2b에 예시된 바와 같은 상-변화 메모리 셀(110b)을 제공한다.
도 13a는 상-변화 메모리 셀(140a)의 또 다른 실시예의 단면도이다. 상-변화 메모리 셀(140a)은 라이너(112)를 갖는 랜딩 패드(114)가 규화물화된(silicided) 최상부(144)를 갖는 폴리-Si 랜딩 패드(142)로 대체된다는 것을 제외하고 상-변화 메모리 셀(110a)과 유사하다. 규화물화된 최상부(144)는 규화물이 노출되는 표면 상에서의 선택적 무전해 증착(selective electroless deposition)을 가능하게 한다. 상-변화 메모리 셀(140a)은 상-변화 메모리 셀(110a)과 유사하게 작동한다.
도 13b는 상-변화 메모리 셀(140b)의 또 다른 실시예의 단면도이다. 상-변화 메모리 셀(140b)은 나노와이어 또는 나노튜브를 포함하는 제 1 전극(118)이 나노섬유를 포함하는 제 1 전극(119)으로 대체된다는 것을 제외하고 상-변화 메모리 셀(140a)과 유사하다. 상-변화 메모리 셀(140b)은 상-변화 메모리 셀(140a)과 유사하게 작동한다.
도 14는 사전처리된 웨이퍼(125b), 제 1 절연 재료층(124b), 제 2 절연 재료층(126a) 및 포토레지스트 층(130a)의 일 실시예의 단면도이다. 사전처리된 웨이퍼(125b)는 절연 재료(124a), 규화물화된 최상부(144)를 갖는 폴리-Si 랜딩 패드(142) 및 하부 웨이퍼 층(도시 안됨)을 포함한다. 일 실시예에서, 규화물화된 최상부(144)는 TiSix, CoSix, NiSix 또는 여타 적합한 규화물이다. 절연 재료(124a)는 SiO2, FSG 또는 여타 적합한 유전 재료이다.
SiO2, FSG와 같은 절연 재료 또는 여타 적합한 유전 재료는 사전처리된 웨이퍼(125b) 위에 증착되어 제 1 절연 재료층(124b)을 제공한다. 제 1 절연 재료층(124b)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 이용하여 증착된다. Si3N4와 같은 절연 재료 또는 여타 적합한 유전 재료는 제 1 절연 재료층(124b) 위에 증착되어 제 2 절연 재료층(126a)을 제공한다. 제 2 절연 재료층(126a)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 이용하여 증착된다. 포토레지스트는 포토레지스트 층(130a)을 제공하기 위해 제 2 절연 재료층(126a) 위에 여타 적합한 방식으로 적용되거나 스핀 코팅된다.
도 15는 제 1 절연 재료층(124b) 및 제 2 절연 재료층(126a)을 에칭하고 포토레지스트 층(130a)을 제거한 후의, 사전처리된 웨이퍼(125b), 제 1 절연 재료층(124c) 및 제 2 절연 재료층(126)의 일 실시예의 단면도이다. 포토레지스트 층(130a)의 개구부(115)를 패터닝하기 위해 광학 리소그래피가 사용된다. 제 2 절연 재료층(126) 및 제 1 절연 재료층(124c)을 제공하고 랜딩 패드(142)의 최상부(144) 를 노출시키기 위하여 제 2 절연 재료층(126a)의 노출된 부분이 에칭된 다음, 제 1 절연 재료층(124b)의 노출된 부분이 에칭된다.
도 16은 사전처리된 웨이퍼(125b), 제 1 절연 재료층(124c), 제 2 절연 재료층(126) 및 촉매 재료층(116b)의 일 실시예의 단면도이다. 촉매 재료, 예컨대 Ti, Pd, Pt, Au, Cu, Co, Cr, Hf, Ir, Mn, Mo, Ni, Rh, Ta, W, Zr와 같은 금속을 형성하는 규화물(silicide) 또는 여타 적합한 촉매 재료가 랜딩 패드(142)의 최상부(114) 위에 선택적으로 증착되어 촉매 재료층(116b)을 제공한다. 촉매 재료층(116b)은 선택적 무전해 증착 또는 여타 적합한 증착 기술을 사용하여 증착된다.
도 17은 촉매 재료층(116b)을 가열한 후의, 사전처리된 웨이퍼(125b), 제 1 절연 재료층(124c), 제 2 절연 재료층(126) 및 촉매 재료층(116)의 일 실시예의 단면도이다. 일 실시예에서, 촉매 재료층(116b)은 응고에 의해 촉매 재료의 영역을 저감시켜 촉매 재료층(116)을 제공하기 위해 가열된다. 촉매 재료층(116)은 나노튜브, 나노와이어 또는 나노섬유가 성장되는 영역을 형성한다.
도 18a는 사전처리된 웨이퍼(125b), 제 1 절연 재료층(124c), 제 2 절연 재료층(126), 촉매 재료층(116), 및 나노튜브 또는 나노와이어(118a)의 일 실시예의 단면도이다. 나노튜브 또는 나노와이어(118a)는 촉매 재료층(116) 상에서 성장되어 제 1 전극을 제공한다. 나노튜브 또는 나노와이어(118a)는 실리콘 계, 카본 계 또는 여타 적합한 재료 계의 나노튜브 또는 나노와이어이다.
도 18b는 사전처리된 웨이퍼(125b), 제 1 절연 재료층(124c), 제 2 절연 재료층(126), 촉매 재료층(116) 및 나노섬유(119)의 일 실시예의 단면도이다. 나노섬 유(119)는 촉매 재료층(116) 상에서 성장되어 제 1 전극을 제공한다. 나노섬유(119)는 실리콘 계, 카본 계 또는 여타 적합한 재료 계의 나노섬유이다.
도 19a는 사전처리된 웨이퍼(125b), 제 1 절연 재료층(124c), 제 2 절연 재료층(126), 촉매 재료층(116), 나노튜브 또는 나노와이어(118a) 및 제 3 절연 재료층(124d)의 일 실시예의 단면도이다. 절연 재료, 예컨대 SiO2, FSG 또는 여타 적합한 유전 재료는 제 2 절연 재료층(126), 제 1 절연 재료층(124c), 랜딩 패드(142)의 최상부(144) 및 나노튜브 또는 나노와이어(118a)의 노출된 부분 위에 증착되어 제 3 절연 재료층(124d)을 제공한다. 제 3 절연 재료층(124d)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 사용하여 증착된다.
도 19b는 사전처리된 웨이퍼(125b), 제 1 절연 재료층(124c), 제 2 절연 재료층(126), 촉매 재료층(116), 나노섬유(119) 및 제 3 절연 재료층(124d)의 일 실시예의 단면도이다. 절연 재료, 예컨대 SiO2, FSG 또는 여타 적합한 재료는 제 2 절연 재료층(126), 제 1 절연 재료층(124c), 촉매 재료층(116) 및 나노섬유(119)의 노출된 부분 위에 증착되어 제 3 절연 재료층(124d)을 제공한다. 제 3 절연 재료층(124d)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 사용하여 증착된다.
도 20a는 평탄화 후의, 사전처리된 웨이퍼(125b), 제 1 절연 재료층(124c), 제 2 절연 재료층(126), 촉매 재료층(116), 나노튜브 또는 나노와이어(118) 및 제 3 절연 재료층(124e)의 일 실시예의 단면도이다. 제 3 절연 재료층(124d) 및 나노 튜브 또는 나노와이어(118a)는 제 3 절연 재료층(124e) 및 나노튜브 또는 나노와이어(118)를 제공하도록 제 2 절연 재료층(126)의 최상부를 노출시키기 위해 평탄화된다. 제 3 절연 재료층(124d) 및 나노튜브 또는 나노와이어(118a)는 CMP 또는 여타 적합한 평탄화 프로세스를 이용하여 평탄화된다.
도 20b는 평탄화 후의, 사전처리된 웨이퍼(125b), 제 1 절연 재료층(124c), 제 2 절연 재료층(126), 촉매 재료층(116), 나노섬유(119) 및 제 3 절연 재료층(124e)의 일 실시예의 단면도이다. 제 3 절연 재료층(124d)은 제 3 절연 재료층(124e)을 제공하도록 제 2 절연 재료층(126)을 노출시키기 위해 평탄화된다. 제 3 절연 재료층(124d)은 CMP 또는 여타 적합한 평탄화 프로세스를 이용하여 평탄화된다.
도 21a는 제 3 절연 재료층(124e)을 에칭한 후의, 사전처리된 웨이퍼(125b), 제 1 절연 재료층(124c), 제 2 절연 재료층(126), 촉매 재료층(116), 나노튜브 또는 나노와이어(118) 및 제 3 절연 재료층(124f)의 일 실시예의 단면도이다. 제 3 절연 재료층(124e)은 제 3 절연 재료층(124f)을 제공하고 나노튜브 또는 나노와이어(118)의 최상부(123)를 노출시키기 위해 희석된 HF 또는 여타 적합한 에천트를 이용하여 다시 에칭된다. 또 다른 실시예에서는, 제 3 절연 재료층(124e)이 다시 에칭되지 않는다.
도 21b는 제 3 절연 재료층(124e)을 에칭한 후의, 사전처리된 웨이퍼(125b), 제 1 절연 재료층(124c), 제 2 절연 재료층(126), 촉매 재료층(116), 나노섬유(119) 및 제 3 절연 재료층(124f)의 일 실시예의 단면도이다. 제 3 절연 재료층 (124e)은 제 3 절연 재료층(124f)을 제공하고 나노섬유(119)의 최상부(123)를 노출시키기 위하여 희석된 HF 또는 여타 적합한 에천트를 사용하여 다시 에칭된다. 또 다른 실시예에서는, 제 3 절연 재료층(124e)이 다시 에칭되지 않는다.
도 22a는 사전처리된 웨이퍼(125b), 제 1 절연 재료층(124c), 제 2 절연 재료층(126), 촉매 재료층(116), 나노튜브 또는 나노와이어(118), 제 3 절연 재료층(124f), 상-변화 재료층(120a) 및 전극 재료층(122a)의 일 실시예의 단면도이다. 칼코겐 화합물과 같은 상-변화 재료 또는 여타 적합한 상-변화 재료는 제 2 절연 재료(126), 제 3 절연 재료층(124f) 및 나노튜브 또는 나노와이어(118)의 노출된 부분 위에 증착되어 상-변화 재료층(120a)을 제공한다. 상-변화 재료층(120a)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 사용하여 증착된다.
TiN, TaN, W, Al, Cu와 같은 전극 재료 또는 여타 적합한 전극 재료는 상-변화 재료층(120a) 위에 증착되어 전극 재료층(122a)을 제공한다. 전극 재료층(122a)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 사용하여 증착된다. 상-변화 재료층(120a) 및 전극 재료층(122a)은 제 2 전극(122) 및 저장 위치를 형성하는 상-변화 재료(120)를 제공하기 위해 에칭된다. SiO2, FSG와 같은 절연 재료 또는 여타 적합한 유전 재료는 제 2 전극(122) 및 상-변화 재료(120) 주위에 증착되어 도 13a에 예시된 바와 같은 상-변화 메모리 셀(140a)을 제공한다.
도 22b는 사전처리된 웨이퍼(125b), 제 1 절연 재료층(124c), 제 2 절연 재료층(126), 촉매 재료층(116), 나노섬유(119), 제 3 절연 재료층(124f), 상-변화 재료층(120a) 및 전극 재료층(122a)의 일 실시예의 단면도이다. 칼코겐 화합물과 같은 상-변화 재료 또는 여타 적합한 상-변화 재료는 제 2 절연 재료층(126), 제 3 절연 재료층(124f) 및 나노섬유(119)의 노출된 부분 위에 증착되어 상-변화 재료층(120a)을 제공한다. 상-변화 재료층(120a)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 사용하여 증착된다.
TiN, TaN, W, Al, Cu와 같은 전극 재료 또는 여타 적합한 전극 재료는 상-변화 재료층(120a) 위에 증착되어 전극 재료층(122a)을 제공한다. 전극 재료층(122a)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 사용하여 증착된다. 상-변화 재료층(120a) 및 전극 재료층(122a)은 제 2 전극(122) 및 저장 위치를 형성하는 상-변화 재료(120)를 제공하기 위해 에칭된다. SiO2, FSG와 같은 절연 재료 또는 여타 적합한 유전 재료는 제 2 전극(122) 및 상-변화 재료(120) 주위에 증착되어 도 13b에 예시된 바와 같은 상-변화 메모리 셀(140b)을 제공한다.
도 23a는 상-변화 메모리 셀(150a)의 또 다른 실시예의 단면도이다. 상-변화 메모리 셀(150a)은 나노튜브 또는 나노와이어를 포함하는 제 1 전극(118)이 더 짧다는 것을 제외하고 상-변화 메모리 셀(140a)과 유사하다. 상-변화 메모리 셀(150a)은 상-변화 메모리 셀(140a)과 유사하게 작동한다.
도 23b는 상-변화 메모리 셀(150b)의 또 다른 실시예의 단면도이다. 상-변화 메모리 셀(150b)은 나노와이어 또는 나노튜브를 포함하는 제 1 전극(118)이 나노섬유를 포함하는 제 1 전극(119)으로 대체된다는 것을 제외하고 상-변화 메모리 셀 (150a)과 유사하다. 상-변화 메모리 셀(150b)은 상-변화 메모리 셀(150a)과 유사하게 작동한다.
도 24는 사전처리된 웨이퍼(125c)의 일 실시예의 단면도이다. 사전처리된 웨이퍼(125c)는 절연 재료(124a 및 126), 규화물화된 최상부(144)를 갖는 폴리-Si 랜딩 패드(142) 및 하부 웨이퍼 층(도시 안됨)을 포함한다. 일 실시예에서, 규화물화된 최상부(144)는 TiSix, CoSix, NiSix 또는 여타 적합한 규화물이다. 절연 재료(124a)는 SiO2, FSG 또는 여타 적합한 유전 재료이다. 랜딩 패드(142)의 최상부(144)를 노출시키기 위하여 절연 재료(126)에는 개구부(115)가 형성된다.
도 25는 사전처리된 웨이퍼(125c) 및 제 1 절연 재료층(124g)의 일 실시예의 단면도이다. SiO2, FSG와 같은 절연 재료 또는 여타 적합한 유전 재료는 사전처리된 웨이퍼(125c) 위에 증착되어 제 1 절연 재료층(124g)을 제공한다. 제 1 절연 재료층(124g)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 이용하여 증착된다.
도 26은 제 1 절연 재료층(124g)을 에칭한 후의 사전처리된 웨이퍼(125c) 및 제 1 절연 재료층(124h)의 일 실시예의 단면도이다. 제 1 절연 재료층(124g)은 제 1 절연 재료층(124h)의 스페이서들(spacers)을 제공하기 위해 이방성으로 에칭된다. 상기 스페이서들은 개구부(115) 내 랜딩 패드(142)의 노출된 최상부(144)의 폭 또는 단면을 저감시킨다.
도 27은 사전처리된 웨이퍼(125c), 제 1 절연 재료층(124h) 및 촉매 재료층 (116b)의 일 실시예의 단면도이다. 촉매 재료, 예컨대 Ti, Pd, Pt, Au, Cu, Co, Cr, Hf, Ir, Mn, Mo, Ni, Rh, Ta, W, Zr와 같은 금속을 형성하는 규화물 또는 여타 적합한 촉매 재료가 랜딩 패드(142)의 최상부(114) 위에 선택적으로 증착되어 촉매 재료층(116b)을 제공한다. 촉매 재료층(116b)은 선택적 무전해 증착 또는 여타 적합한 증착 기술을 사용하여 증착된다.
도 28은 촉매 재료층(116b)을 가열한 후의, 사전처리된 웨이퍼(125c), 제 1 절연 재료층(124h) 및 촉매 재료층(116)의 일 실시예의 단면도이다. 일 실시예에서, 촉매 재료층(116b)은 응고에 의해 촉매 재료의 영역을 저감시켜 촉매 재료층(116)을 제공하기 위해 가열된다. 촉매 재료층(116)은 나노튜브, 나노와이어 또는 나노섬유가 성장되는 영역을 형성한다.
도 29a는 사전처리된 웨이퍼(125c), 제 1 절연 재료층(124h), 촉매 재료층(116) 및 나노튜브 또는 나노와이어(118a)의 일 실시예의 단면도이다. 나노튜브 또는 나노와이어(118a)는 촉매 재료층(116) 상에서 성장되어 제 1 전극을 제공한다. 나노튜브 또는 나노와이어(118a)는 실리콘 계, 카본 계 또는 여타 적합한 재료 계의 나노튜브 또는 나노와이어이다.
도 29b는 사전처리된 웨이퍼(125c), 제 1 절연 재료층(124h), 촉매 재료층(116) 및 나노섬유(119)의 일 실시예의 단면도이다. 나노섬유(119)는 촉매 재료층(116) 상에서 성장되어 제 1 전극을 제공한다. 나노섬유(119)는 실리콘 계, 카본 계 또는 여타 적합한 재료 계의 나노섬유이다.
도 30a는 사전처리된 웨이퍼(125c), 촉매 재료층(116), 나노튜브 또는 나노 와이어(118a) 및 제 2 절연 재료층(124d)의 일 실시예의 단면도이다. 절연 재료, 예컨대 SiO2, FSG 또는 여타 적합한 유전 재료는 사전처리된 웨이퍼(125c), 제 1 절연 재료층(124h), 촉매 재료층(116) 및 나노튜브 또는 나노와이어(118a)의 노출된 부분 위에 증착되어 제 2 절연 재료층(124d)을 제공한다. 제 1 절연 재료층(124h)은 제 2 절연 재료층(124d)의 부분이 된다. 제 2 절연 재료층(124d)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 사용하여 증착된다.
도 30b는 사전처리된 웨이퍼(125c), 촉매 재료층(116), 나노섬유(119) 및 제 2 절연 재료층(124d)의 일 실시예의 단면도이다. 절연 재료, 예컨대 SiO2, FSG 또는 여타 적합한 재료는 사전처리된 웨이퍼(125c), 제 1 절연 재료층(124h), 촉매 재료층(116) 및 나노섬유(119)의 노출된 부분 위에 증착되어 제 2 절연 재료층(124d)을 제공한다. 제 2 절연 재료층(124d)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 사용하여 증착된다.
도 31a는 평탄화 후의, 사전처리된 웨이퍼(125c), 촉매 재료층(116), 나노튜브 또는 나노와이어(118) 및 제 2 절연 재료층(124e)의 일 실시예의 단면도이다. 제 2 절연 재료층(124d) 및 나노튜브 또는 나노와이어(118a)는 절연 재료(126)를 노출시키고 제 2 절연 재료층(124e) 및 나노튜브 또는 나노와이어(118)를 제공하기 위해 평탄화된다. 제 2 절연 재료층(124d) 및 나노튜브 또는 나노와이어(118a)는 CMP 또는 여타 적합한 평탄화 프로세스를 이용하여 평탄화된다.
도 31b는 평탄화 후의, 사전처리된 웨이퍼(125c), 촉매 재료층(116), 나노섬 유(119) 및 제 2 절연 재료층(124i)의 일 실시예의 단면도이다. 제 2 절연 재료층(124d)은 나노섬유(119)를 노출시키고 제 2 절연 재료층(124i)을 제공하기 위해 평탄화된다. 제 2 절연 재료층(124d)은 CMP 또는 여타 적합한 평탄화 프로세스를 이용하여 평탄화된다.
도 32a는 제 2 절연 재료층(124e)을 에칭한 후의, 사전처리된 웨이퍼(125c), 촉매 재료층(116), 나노튜브 또는 나노와이어(118) 및 제 2 절연 재료층(124f)의 일 실시예의 단면도이다. 제 2 절연 재료층(124e)은 제 2 절연 재료층(124f)을 제공하고 나노튜브 또는 나노와이어(118)의 최상부(123)를 노출시키기 위해 희석된 HF 또는 여타 적합한 에천트를 이용하여 다시 에칭된다. 또 다른 실시예에서는, 제 2 절연 재료층(124e)이 다시 에칭되지 않는다.
도 32b는 제 2 절연 재료층(124i)을 에칭한 후의, 사전처리된 웨이퍼(125c), 촉매 재료층(116), 나노섬유(119) 및 제 3 절연 재료층(124j)의 일 실시예의 단면도이다. 제 2 절연 재료층(124i)은 제 2 절연 재료층(124j)을 제공하고 나노섬유(119)의 최상부(123)를 노출시키기 위하여 희석된 HF 또는 여타 적합한 에천트를 사용하여 다시 에칭된다. 또 다른 실시예에서는, 제 2 절연 재료층(124e)이 다시 에칭되지 않는다.
도 33a는 사전처리된 웨이퍼(125c), 촉매 재료층(116), 나노튜브 또는 나노와이어(118), 제 2 절연 재료층(124f), 상-변화 재료층(120a) 및 전극 재료층(122a)의 일 실시예의 단면도이다. 칼코겐 화합물과 같은 상-변화 재료 또는 여타 적합한 상-변화 재료는 절연 재료(126), 제 2 절연 재료(124f) 및 나노튜브 또는 나노와이어(118)의 노출된 부분 위에 증착되어 상-변화 재료층(120a)을 제공한다. 상-변화 재료층(120a)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 사용하여 증착된다.
TiN, TaN, W, Al, Cu와 같은 전극 재료 또는 여타 적합한 전극 재료는 상-변화 재료층(120a) 위에 증착되어 전극 재료층(122a)을 제공한다. 전극 재료층(122a)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 사용하여 증착된다. 상-변화 재료층(120a) 및 전극 재료층(122a)은 제 2 전극(122) 및 저장 위치를 형성하는 상-변화 재료(120)를 제공하기 위해 에칭된다. SiO2, FSG와 같은 절연 재료 또는 여타 적합한 유전 재료는 제 2 전극(122) 및 상-변화 재료(120) 주위에 증착되어 도 23a에 예시된 바와 같은 상-변화 메모리 셀(150a)을 제공한다.
도 33b는 사전처리된 웨이퍼(125c), 촉매 재료층(116), 나노섬유(119), 제 2 절연 재료층(124j), 상-변화 재료층(120a) 및 전극 재료층(122a)의 단면도이다. 칼코겐 화합물과 같은 상-변화 재료 또는 여타 적합한 상-변화 재료는 제 2 절연 재료층(124j) 및 나노섬유(119)의 노출된 부분 위에 증착되어 상-변화 재료층(120a)을 제공한다. 상-변화 재료층(120a)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 사용하여 증착된다.
TiN, TaN, W, Al, Cu와 같은 전극 재료 또는 여타 적합한 전극 재료는 상-변화 재료층(120a) 위에 증착되어 전극 재료층(122a)을 제공한다. 전극 재료층(122a)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 사용하여 증착된다. 상-변화 재료층(120a) 및 전극 재료층(122a)은 제 2 전극(122) 및 저장 위치를 형성하는 상-변화 재료(120)를 제공하기 위해 에칭된다. SiO2, FSG와 같은 절연 재료 또는 여타 적합한 유전 재료는 제 2 전극(122) 및 상-변화 재료(120) 주위에 증착되어 도 23b에 예시된 바와 같은 상-변화 메모리 셀(150b)을 제공한다.
도 34a는 상-변화 메모리 셀(160a)의 또 다른 실시예의 단면도이다. 상-변화 메모리 셀(160a)은 절연 재료(124 및 126)의 위치를 제외하고 상-변화 메모리 셀(150a)과 유사하다. 상-변화 메모리 셀(160a)은 상-변화 메모리 셀(150a)과 유사하게 작동한다.
도 34b는 상-변화 메모리 셀(160b)의 또 다른 실시예의 단면도이다. 상-변화 메모리 셀(160b)은 나노와이어 또는 나노튜브를 포함하는 제 1 전극(118)이 나노섬유를 포함하는 제 1 전극(119)로 대체된다는 것을 제외하고 상-변화 메모리 셀(160a)과 유사하다. 상-변화 메모리 셀(160b)은 상-변화 메모리 셀(160a)과 유사하게 작동한다.
도 35는 사전처리된 웨이퍼(125b)의 일 실시예의 단면도이다. 사전처리된 웨이퍼(125b)는 절연 재료(124a 및 126), 규화물화된 최상부(144)를 갖는 폴리-Si 랜딩 패드(142) 및 하부 웨이퍼 층(도시 안됨)을 포함한다. 일 실시예에서, 규화물화된 최상부(144)는 TiSix, CoSix, NiSix 또는 여타 적합한 규화물이다. 절연 재료(126)은 Si3N4 또는 여타 적합한 유전 재료이다.
도 36은 사전처리된 웨이퍼(125d) 및 촉매 재료층(116d)의 일 실시예의 단면 도이다. 촉매 재료, 예컨대 Ti, Pd, Pt, Au, Cu, Co, Cr, Hf, Ir, Mn, Mo, Ni, Rh, Ta, W, Zr와 같은 금속을 포함하는 규화물 또는 여타 적합한 촉매 재료가 랜딩 패드(142)의 최상부(144) 위에 선택적으로 증착되어 촉매 재료층(116b)을 제공한다. 촉매 재료층(116b)은 선택적 무전해 증착 또는 여타 적합한 증착 기술을 사용하여 증착된다.
도 37은 촉매 재료층(116b)을 가열한 후의, 사전처리된 웨이퍼(125d) 및 촉매 재료층(116)의 일 실시예의 단면도이다. 일 실시예에서, 촉매 재료층(116b)은 응고에 의해 촉매 재료의 영역을 저감시켜 촉매 재료층(116)을 제공하기 위해 가열된다. 촉매 재료층(116)은 나노튜브, 나노와이어 또는 나노섬유가 성장되는 영역을 형성한다.
도 38a는 사전처리된 웨이퍼(125d), 촉매 재료층(116), 및 나노튜브 또는 나노와이어(118)의 일 실시예의 단면도이다. 나노튜브 또는 나노와이어(118)는 촉매 재료층(116) 상에서 성장되어 제 1 전극을 제공한다. 나노튜브 또는 나노와이어(118)는 실리콘 계, 카본 계 또는 여타 적합한 재료 계의 나노튜브 또는 나노와이어이다.
도 38b는 사전처리된 웨이퍼(125d), 촉매 재료층(116) 및 나노섬유(119)의 일 실시예의 단면도이다. 나노섬유(119)는 촉매 재료층(116) 상에서 성장되어 제 1 전극을 제공한다. 나노섬유(119)는 실리콘 계, 카본 계 또는 여타 적합한 재료 계의 나노섬유이다.
도 39a는 사전처리된 웨이퍼(125d), 촉매 재료층(116), 나노튜브 또는 나노 와이어(118) 및 제 1 절연 재료층(124d)의 일 실시예의 단면도이다. 절연 재료, 예컨대 SiO2, FSG 또는 여타 적합한 유전 재료는 사전처리된 웨이퍼(125d), 촉매 재료층(116) 및 나노튜브 또는 나노와이어(118)의 노출된 부분 위에 증착되어 제 1 절연 재료층(124d)을 제공한다. 제 1 절연 재료층(124d)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 이용하여 증착된다.
도 39b는 사전처리된 웨이퍼(125d), 촉매 재료층(116), 나노섬유(119) 및 제 1 절연 재료층(124d)의 일 실시예의 단면도이다. 절연 재료, 예컨대 SiO2, FSG 또는 여타 적합한 재료는 사전처리된 웨이퍼(125d), 촉매 재료층(116) 및 나노섬유(119)의 노출된 부분 위에 증착되어 제 1 절연 재료층(124d)을 제공한다. 제 1 절연 재료층(124d)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 사용하여 증착된다.
도 40a는 평탄화 후의, 사전처리된 웨이퍼(125d), 촉매 재료층(116), 나노튜브 또는 나노와이어(118) 및 제 1 절연 재료층(124e)의 일 실시예의 단면도이다. 제 1 절연 재료층(124d)은 제 1 절연 재료층(124e)을 제공하고 나노튜브 또는 나노와이어(118)를 노출시키기 위하여 평탄화된다. 제 1 절연 재료층(124d)은 CMP 또는 여타 적합한 평탄화 프로세스를 이용하여 평탄화된다.
도 40b는 평탄화 후의, 사전처리된 웨이퍼(125d), 촉매 재료층(116), 나노섬유(119) 및 제 1 절연 재료층(124e)의 일 실시예의 단면도이다. 제 1 절연 재료층(124d)은 제 1 절연 재료층(124e)을 제공하고 나노섬유(119)를 노출시키기 위해 평 탄화된다. 제 1 절연 재료층(124d)은 CMP 또는 여타 적합한 평탄화 프로세스를 이용하여 평탄화된다.
도 41a는 제 1 절연 재료층(124e)을 에칭한 후의, 사전처리된 웨이퍼(125d), 촉매 재료층(116), 나노튜브 또는 나노와이어(118) 및 제 1 절연 재료층(124f)의 일 실시예의 단면도이다. 제 1 절연 재료층(124e)은 제 1 절연 재료층(124f)을 제공하고 나노튜브 또는 나노와이어(118)의 최상부(123)를 노출시키기 위해 희석된 HF 또는 여타 적합한 에천트를 이용하여 다시 에칭된다. 또 다른 실시예에서는, 제 1 절연 재료층(124e)이 다시 에칭되지 않는다.
도 41b는 제 1 절연 재료층(124e)을 에칭한 후의, 사전처리된 웨이퍼(125d), 촉매 재료층(116), 나노섬유(119) 및 제 1 절연 재료층(124f)의 일 실시예의 단면도이다. 제 1 절연 재료층(124e)은 제 1 절연 재료층(124f)을 제공하고 나노섬유(119)의 최상부(123)를 노출시키기 위하여 희석된 HF 또는 여타 적합한 에천트를 사용하여 다시 에칭된다. 또 다른 실시예에서는, 제 1 절연 재료층(124e)이 다시 에칭되지 않는다.
도 42a는 사전처리된 웨이퍼(125d), 촉매 재료층(116), 나노튜브 또는 나노와이어(118), 제 1 절연 재료층(124f), 상-변화 재료층(120a) 및 전극 재료층(122a)의 일 실시예의 단면도이다. 칼코겐 화합물과 같은 상-변화 재료 또는 여타 적합한 상-변화 재료는 제 1 절연 재료층(124f) 및 나노튜브 또는 나노와이어(118)의 노출된 부분 위에 증착되어 상-변화 재료층(120a)을 제공한다. 상-변화 재료층(120a)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 사용하여 증착 된다.
TiN, TaN, W, Al, Cu와 같은 전극 재료 또는 여타 적합한 전극 재료는 상-변화 재료층(120a) 위에 증착되어 전극 재료층(122a)을 제공한다. 전극 재료층(122a)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 사용하여 증착된다. 상-변화 재료층(120a) 및 전극 재료층(122a)은 제 2 전극(122) 및 저장 위치를 형성하는 상-변화 재료(120)를 제공하기 위해 에칭된다. SiO2, FSG와 같은 절연 재료 또는 여타 적합한 유전 재료는 제 2 전극(122) 및 상-변화 재료(120) 주위에 증착되어 도 34a에 예시된 바와 같은 상-변화 메모리 셀(160a)을 제공한다.
도 42b는 사전처리된 웨이퍼(125d), 촉매 재료층(116), 나노섬유(119), 제 1 절연 재료층(124f), 상-변화 재료층(120a) 및 전극 재료층(122a)의 단면도이다. 칼코겐 화합물과 같은 상-변화 재료 또는 여타 적합한 상-변화 재료는 제 1 절연 재료층(124f) 및 나노섬유(119)의 노출된 부분 위에 증착되어 상-변화 재료층(120a)을 제공한다. 상-변화 재료층(120a)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 사용하여 증착된다.
TiN, TaN, W, Al, Cu와 같은 전극 재료 또는 여타 적합한 전극 재료는 상-변화 재료층(120a) 위에 증착되어 전극 재료층(122a)을 제공한다. 전극 재료층(122a)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 사용하여 증착된다. 상-변화 재료층(120a) 및 전극 재료층(122a)은 제 2 전극(122) 및 저장 위치를 형성하는 상-변화 재료(120)를 제공하기 위해 에칭된다. SiO2, FSG와 같은 절연 재료 또는 여타 적합한 유전 재료는 제 2 전극(122) 및 상-변화 재료(120) 주위에 증착되어 도 34b에 예시된 바와 같은 상-변화 메모리 셀(160b)을 제공한다.
도 43은 상-변화 메모리 셀(170)의 또 다른 실시예의 단면도이다. 상-변화 메모리 셀(170)은 상-변화 재료(120)가 나노튜브 또는 나노와이어(118)와 접촉하는 폭 또는 단면(117)을 갖는 부분(127)을 포함한다는 것을 제외하고 상-변화 메모리 셀(160a)과 유사하다. 상-변화 메모리 셀(170)은 상-변화 메모리 셀(160a)과 유사하게 작동한다.
도 44는 사전처리된 웨이퍼(125d)의 일 실시예의 단면도이다. 사전처리된 웨이퍼(125d)는 절연 재료(124a 및 126), 규화물화된 최상부(144)를 갖는 폴리-Si 랜딩 패드(142) 및 하부 웨이퍼 층(도시 안됨)을 포함한다. 일 실시예에서, 규화물화된 최상부(144)는 TiSix, CoSix, NiSix 또는 여타 적합한 규화물이다. 절연 재료(124a)는 SiO2, FSG 또는 여타 적합한 유전 재료이다. 절연 재료(126)는 Si3N4 또는 여타 적합한 유전 재료이다.
도 45는 사전처리된 웨이퍼(125d) 및 촉매 재료층(116b)의 일 실시예의 단면도이다. 촉매 재료, 예컨대 Ti, Pd, Pt, Au, Cu, Co, Cr, Hf, Ir, Mn, Mo, Ni, Rh, Ta, W, Zr와 같은 금속을 포함하는 규화물 또는 여타 적합한 촉매 재료가 랜딩 패드(142)의 최상부(144) 위에 선택적으로 증착되어 촉매 재료층(116b)을 제공한다. 촉매 재료층(116b)은 선택적 무전해 증착 또는 여타 적합한 증착 기술에 의해 증착된다.
도 46은 촉매 재료층(116b)을 가열한 후의, 사전처리된 웨이퍼(125d), 촉매 재료층(116)의 일 실시예의 단면도이다. 일 실시예에서, 촉매 재료층(116b)은 응고에 의해 촉매 재료의 영역을 저감시켜 촉매 재료층(116)을 제공하기 위해 가열된다. 촉매 재료층(116)은 나노튜브, 나노와이어 또는 나노섬유가 성장되는 영역을 형성한다.
도 47은 사전처리된 웨이퍼(125d), 촉매 재료층(116) 및 나노튜브 또는 나노와이어(118a)의 일 실시예의 단면도이다. 나노튜브 또는 나노와이어(118a)는 촉매 재료층(116) 상에서 성장되어 제 1 전극을 제공한다. 나노튜브 또는 나노와이어(118a)는 실리콘 계, 카본 계, 또는 여타 적합한 재료 계의 나노튜브 또는 나노와이어이다.
도 48은 사전처리된 웨이퍼(125d), 촉매 재료층(116), 나노튜브 또는 나노와이어(118a) 및 제 3 절연 재료층(124d)의 일 실시예의 단면도이다. 절연 재료, 예컨대 SiO2, FSG 또는 여타 적합한 유전 재료는 사전처리된 웨이퍼(125d), 촉매 재료층(116) 및 나노튜브 또는 나노와이어(118a)의 노출된 부분 위에 증착되어 제 1 절연 재료층(124d)을 제공한다. 제 1 절연 재료층(124d)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 사용하여 증착된다.
도 49는 평탄화 후의, 사전처리된 웨이퍼(125d), 촉매 재료층(116), 나노튜브 또는 나노와이어(118a) 및 제 1 절연 재료층(124e)의 일 실시예의 단면도이다. 제 1 절연 재료층(124d)은 제 1 절연 재료층(124e)을 제공하고 나노튜브 또는 나노 와이어(118)를 노출시키기 위해 평탄화된다. 제 1 절연 재료층(124d)은 CMP 또는 여타 적합한 평탄화 프로세스를 이용하여 평탄화된다.
도 50은 나노튜브 또는 나노와이어(118a)를 에칭한 후의, 사전처리된 웨이퍼(125d), 촉매 재료층(116), 나노튜브 또는 나노와이어(118) 및 제 1 절연 재료층(124e)의 일 실시예의 단면도이다. 나노튜브 또는 나노와이어(118a)는 나노튜브 또는 나노와이어(118) 및 개구부(172)를 제공하기 위해 에칭된다.
도 51은 사전처리된 웨이퍼(125d), 촉매 재료층(116), 나노튜브 또는 나노와이어(118), 제 1 절연 재료층(124e), 상-변화 재료층(120a) 및 전극 재료층(122a)의 일 실시예의 단면도이다. 칼코겐 화합물과 같은 상-변화 재료 또는 여타 적합한 상-변화 재료는 개구부(172)에서 제 1 절연 재료층(124e) 및 나노튜브 또는 나노와이어(118)의 노출된 부분 위에 증착되어 상-변화 재료층(120a)을 제공한다. 상-변화 재료층(120a)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 사용하여 증착된다.
TiN, TaN, W, Al, Cu와 같은 전극 재료 또는 여타 적합한 전극 재료는 상-변화 재료층(120a) 위에 증착되어 전극 재료층(122a)을 제공한다. 전극 재료층(122a)은 CVD, ALD, MOCVD, PVD, JVP 또는 여타 적합한 증착 기술을 사용하여 증착된다. 상-변화 재료층(120a) 및 전극 재료층(122a)은 제 2 전극(122) 및 저장 위치를 형성하는 상-변화 재료(120)를 제공하기 위해 에칭된다. SiO2, FSG와 같은 절연 재료 또는 여타 적합한 유전 재료는 제 2 전극(122) 및 상-변화 재료(120) 주위에 증착 되어 도 43에 예시된 바와 같은 상-변화 메모리 셀(110a)을 제공한다.
일 실시예에서는, 도 50 및 51에 예시된 바와 같이 개구부(172)를 형성하기 위한 나노튜브 또는 나노와이어(118a)의 에칭 및 개구부(172) 내로의 상-변화 재료의 증착 또한 상-변화 메모리 셀(110a, 140a 및 150a)에 적용된다.
본 발명의 실시예들은 상-변화 재료와 접촉하는 나노튜브, 나노와이어 또는 나노섬유 전극을 갖는 상-변화 메모리 셀을 제공한다. 콘택트 영역은 나노튜브, 나노와이어 또는 나노섬유의 폭 또는 단면을 기초로 하여 형성되며, 나아가 촉매 재료층의 폭 또는 단면을 기초로 한다. 전극과 상-변화 재료간의 접촉 영역을 줄임으로써, 메모리 셀에 의해 사용되는 전류 및 전력의 양이 저감된다.
본 발명에 따르면, 나노와이어를 포함하는 제 1 전극, 제 2 전극 및 상기 제 1 전극과 상기 제 2 전극 사이의 상-변화 재료를 포함하는 메모리 셀을 얻을 수 있다.
Claims (56)
- 메모리 셀에 있어서,나노와이어를 포함하는 제 1 전극;제 2 전극; 및상기 제 1 전극과 상기 제 2 전극 사이의 상-변화 재료를 포함하는 것을 특징으로 하는 메모리 셀.
- 제 1 항에 있어서,상기 제 1 전극과 접촉하는 촉매 재료; 및상기 촉매 재료와 접촉하는 랜딩 패드를 더 포함하는 것을 특징으로 하는 메모리 셀.
- 제 2 항에 있어서,상기 촉매 재료는 Ti, Pd, Pt, Au, Cu, Co, Cr, Hf, Ir, Mn, Mo, Ni, Rh, Ta, W 및 Zr로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 메모리 셀.
- 제 2 항에 있어서,상기 랜딩 패드는 텅스텐 및 구리 중 하나를 포함하는 것을 특징으로 하는 메모리 셀.
- 제 2 항에 있어서,상기 랜딩 패드는 규화 금속(metal silicide)을 포함하는 것을 특징으로 하는 메모리 셀.
- 제 1 항에 있어서,상기 상-변화 재료는 칼코겐 화합물(chalcogenide)을 포함하는 것을 특징으로 하는 메모리 셀.
- 메모리 셀에 있어서,나노튜브를 포함하는 제 1 전극;제 2 전극; 및상기 제 1 전극과 상기 제 2 전극 사이의 상-변화 재료를 포함하는 것을 특징으로 하는 메모리 셀.
- 제 7 항에 있어서,상기 제 1 전극과 접촉하는 촉매 재료; 및상기 촉매 재료와 접촉하는 랜딩 패드를 더 포함하는 것을 특징으로 하는 메모리 셀.
- 제 8 항에 있어서,상기 촉매 재료는 Ti, Pd, Pt, Au, Cu, Co, Cr, Hf, Ir, Mn, Mo, Ni, Rh, Ta, W 및 Zr로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 메모리 셀.
- 제 8 항에 있어서,상기 랜딩 패드는 텅스텐 및 구리 중 하나를 포함하는 것을 특징으로 하는 메모리 셀.
- 제 8 항에 있어서,상기 랜딩 패드는 규화 금속을 포함하는 것을 특징으로 하는 메모리 셀.
- 제 7 항에 있어서,상기 상-변화 재료는 칼코겐 화합물을 포함하는 것을 특징으로 하는 메모리 셀.
- 메모리 셀에 있어서,나노섬유를 포함하는 제 1 전극;제 2 전극; 및상기 제 1 전극과 상기 제 2 전극 사이의 상-변화 재료를 포함하는 것을 특징으로 하는 메모리 셀.
- 제 13 항에 있어서,상기 제 1 전극과 접촉하는 촉매 재료; 및상기 촉매 재료와 접촉하는 랜딩 패드를 더 포함하는 것을 특징으로 하는 메모리 셀.
- 제 14 항에 있어서,상기 촉매 재료는 Ti, Pd, Pt, Au, Cu, Co, Cr, Hf, Ir, Mn, Mo, Ni, Rh, Ta, W 및 Zr로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 메모리 셀.
- 제 14 항에 있어서,상기 랜딩 패드는 텅스텐 및 구리 중 하나를 포함하는 것을 특징으로 하는 메모리 셀.
- 제 14 항에 있어서,상기 랜딩 패드는 규화 금속을 포함하는 것을 특징으로 하는 메모리 셀.
- 제 13 항에 있어서,상기 상-변화 재료는 칼코겐 화합물을 포함하는 것을 특징으로 하는 메모리 셀.
- 메모리 디바이스에 있어서,기록 펄스 신호를 생성시키는 기록 펄스 생성기;판독 신호를 감지하는 감지 증폭기;분배 회로; 및적어도 제 1 상태 및 제 2 상태를 각각 형성할 수 있는 복수의 메모리 셀을 포함하고,상기 각각의 메모리 셀은:나노튜브, 나노와이어 및 나노섬유로 이루어진 그룹으로부터 선택된 제 1 전극;제 2 전극; 및상기 제 1 전극과 상기 제 2 전극 사이의 상-변화 재료를 포함하는 것을 특징으로 하는 메모리 디바이스.
- 제 19 항에 있어서,각각의 메모리 셀은:상기 제 1 전극과 접촉하는 촉매 재료; 및상기 촉매 재료와 접촉하는 랜딩 패드를 더 포함하는 것을 특징으로 하는 메모리 디바이스.
- 제 20 항에 있어서,상기 촉매 재료는 Ti, Pd, Pt, Au, Cu, Co, Cr, Hf, Ir, Mn, Mo, Ni, Rh, Ta, W 및 Zr로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 메모리 디바이스.
- 제 20 항에 있어서,상기 랜딩 패드는 텅스텐 및 구리 중 하나를 포함하는 것을 특징으로 하는 메모리 디바이스.
- 제 20 항에 있어서,상기 랜딩 패드는 규화 금속을를 포함하는 것을 특징으로 하는 메모리 디바이스.
- 제 19 항에 있어서,상기 상-변화 재료는 칼코겐 화합물을 포함하는 것을 특징으로 하는 메모리 디바이스.
- 메모리 셀에 있어서,랜딩 패드;상-변화 재료; 및상기 랜딩 패드를 상기 상-변화 재료에 전기적으로 커플링하는 수단을 포함하고,상기 상-변화 재료와 전기적으로 커플링하는 수단간의 접촉은 대략 10nm 내지 100nm 범위 내의 단면 폭을 갖는 것을 특징으로 하는 메모리 셀.
- 제 25 항에 있어서,상기 상-변화 재료는 칼코겐 화합물을 포함하는 것을 특징으로 하는 메모리 셀.
- 제 25 항에 있어서,상기 상-변화 재료는 칼코겐 없는 재료를 포함하는 것을 특징으로 하는 메모리 셀.
- 메모리 셀 디바이스 제조 방법에 있어서,랜딩 패드를 갖는 사전처리된 웨이퍼를 제공하는 단계;상기 사전처리된 웨이퍼 위에 제 1 절연 재료층을 증착시키는 단계;상기 제 1 절연 재료층 위에 제 2 절연 재료층을 증착시키는 단계;상기 제 2 절연 재료층 위에 포토레지스트 층을 적용하는 단계;상기 랜딩 패드를 노출시키기 위하여 상기 제 2 절연 재료층과 상기 제 1 절연 재료층을 통한 개구부를 에칭하는 단계;상기 포토레지스트 층 및 상기 랜딩 패드 위에 촉매 재료층을 증착시키는 단계;상기 랜딩 패드 상의 촉매 재료층은 남긴 채 상기 포토레지스트 층 및 상기 포토레지스트 층 상의 상기 촉매 재료층을 제거하는 단계;나노튜브, 나노와이어 및 나노섬유로 이루어진 그룹으로부터 선택된 제 1 전극을 상기 촉매 재료층 상에서 성장시키는 단계;상기 제 2 절연 재료층, 상기 제 1 절연 재료층, 상기 랜딩 패드 및 상기 제 1 전극의 노출된 부분들 위에 제 3 절연 재료층을 증착시키는 단계;상기 제 2 절연 재료층을 노출시키기 위하여 상기 제 3 절연 재료층을 평탄화시키는 단계;상기 제 2 절연 재료층, 상기 제 3 절연 재료층 및 상기 제 1 전극 위에 상-변화 재료를 증착시키는 단계;상기 상-변화 재료 위에 전극 재료를 증착시키는 단계; 및제 2 전극 및 저장 위치를 형성시키기 위하여 상기 상-변화 재료 및 상기 전극 재료를 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 28 항에 있어서,상기 촉매 재료층의 영역을 줄이기 위하여 상기 랜딩 패드 상의 촉매 재료층을 가열하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 28 항에 있어서,상기 제 1 전극의 최상부를 노출시키기 위하여 상기 제 3 절연 재료층을 에칭하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 28 항에 있어서,상기 사전처리된 웨이퍼를 제공하는 단계는 텅스텐 및 구리 중 하나를 포함하는 랜딩 패드를 갖는 사전처리된 웨이퍼를 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 28 항에 있어서,상기 제 1 절연 재료층을 증착시키는 단계는 SiO2를 증착시키는 단계를 포함하고, 상기 제 2 절연 재료층을 증착시키는 단계는 Si3N4를 증착시키는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 28 항에 있어서,상기 상-변화 재료를 증착시키는 단계는 칼코겐 화합물을 증착시키는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 28 항에 있어서,상기 제 3 절연 재료층의 개구부를 제공하기 위하여 상기 제 1 전극의 부분을 에칭하는 단계를 더 포함하고,상기 상-변화 재료를 증착시키는 단계는 상기 개구부 내에 상-변화 재료를 증착시키는 단계를 포함하는 것을 특징으로 하는 방법.
- 메모리 셀 디바이스 제조 방법에 있어서,랜딩 패드를 갖는 사전처리된 웨이퍼를 제공하는 단계;상기 사전처리된 웨이퍼 위에 제 1 절연 재료층을 증착시키는 단계;상기 제 1 절연 재료층 위에 제 2 절연 재료층을 증착시키는 단계;상기 랜딩 패드를 노출시키기 위하여 상기 제 2 절연 재료층과 상기 제 1 절연 재료층을 통한 개구부를 에칭하는 단계;상기 랜딩 패드 위에 촉매 재료층을 증착시키는 단계;나노튜브, 나노와이어 및 나노섬유로 이루어진 그룹으로부터 선택된 제 1 전극을 상기 촉매 재료층 상에서 성장시키는 단계;상기 제 2 절연 재료층, 상기 제 1 절연 재료층, 상기 랜딩 패드 및 상기 제 1 전극의 노출된 부분들 위에 제 3 절연 재료층을 증착시키는 단계;상기 제 2 절연 재료층을 노출시키기 위하여 상기 제 3 절연 재료층을 평탄화시키는 단계;상기 제 2 절연 재료층, 상기 제 3 절연 재료층 및 상기 제 1 전극 위에 상-변화 재료를 증착시키는 단계;상기 상-변화 재료 위에 전극 재료를 증착시키는 단계; 및제 2 전극 및 저장 위치를 형성시키기 위하여 상기 상-변화 재료 및 상기 전극 재료를 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 35 항에 있어서,상기 촉매 재료층의 영역을 줄이기 위하여 상기 랜딩 패드 상의 촉매 재료층을 가열하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 35 항에 있어서,상기 제 1 전극의 최상부를 노출시키기 위하여 상기 제 3 절연 재료층을 에칭하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 35 항에 있어서,상기 사전처리된 웨이퍼를 제공하는 단계는 규화 금속 부분을 포함하는 랜딩 패드를 갖는 사전처리된 웨이퍼를 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 35 항에 있어서,상기 제 1 절연 재료층을 증착시키는 단계는 SiO2를 증착시키는 단계를 포함 하고, 상기 제 2 절연 재료층을 증착시키는 단계는 Si3N4를 증착시키는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 35 항에 있어서,상기 촉매 재료층을 증착시키는 단계는 상기 랜딩 패드의 노출된 부분들 위에 규화물 형성 금속의 선택적 무전해 증착(electroless deposition)을 포함하는 것을 특징으로 하는 방법.
- 제 35 항에 있어서,상기 상-변화 재료를 증착시키는 단계는 칼코겐 화합물을 증착시키는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 35 항에 있어서,상기 제 3 절연 재료층 내의 개구부를 제공하기 위하여 상기 제 1 전극의 부분을 에칭하는 단계를 더 포함하고,상기 상-변화 재료를 증착시키는 단계는 상기 개구부 내에 상-변화 재료를 증착시키는 단계를 포함하는 것을 특징으로 하는 방법.
- 메모리 셀 디바이스 제조 방법에 있어서,제 1 절연 재료층의 개구부의 저부 상에 랜딩 패드를 갖는 사전처리된 웨이퍼를 제공하는 단계;상기 사전처리된 웨이퍼 위에 순응적으로(conformally) 제 2 절연 재료층을 증착시키는 단계;상기 개구부의 측면들 상에 스페이서들을 형성하고 상기 랜딩 패드를 노출시키기 위하여 상기 제 2 절연 재료층을 에칭하는 단계;상기 랜딩 패드의 노출된 부분들 위에 촉매 재료층을 증착시키는 단계;나노튜브, 나노와이어 및 나노섬유로 이루어진 그룹으로부터 선택된 제 1 전극을 상기 촉매 재료층 상에서 성장시키는 단계;상기 제 1 절연 재료층, 상기 스페이서들, 상기 랜딩 패드 및 상기 제 1 전극의 노출된 부분들 위에 제 3 절연 재료층을 증착시키는 단계;상기 제 1 전극을 노출시키기 위하여 상기 제 3 절연 재료층을 평탄화시키는 단계;상기 제 3 절연 재료층 및 상기 제 1 전극 위에 상-변화 재료를 증착시키는 단계;상기 상-변화 재료 위에 전극 재료를 증착시키는 단계; 및제 2 전극 및 저장 위치를 형성시키기 위하여 상기 상-변화 재료 및 상기 전극 재료를 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 43 항에 있어서,상기 촉매 재료층의 영역을 줄이기 위하여 상기 랜딩 패드 상의 촉매 재료층을 가열하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 43 항에 있어서,상기 제 1 전극의 최상부를 노출시키기 위하여 상기 제 3 절연 재료층을 에칭하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 43 항에 있어서,상기 사전처리된 웨이퍼를 제공하는 단계는 규화 금속 부분을 포함하는 랜딩 패드 및 Si3N4를 포함하는 제 1 절연 재료층을 갖는 사전처리된 웨이퍼를 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 43 항에 있어서,상기 촉매 재료층을 증착시키는 단계는 상기 랜딩 패드의 노출된 부분들 위에 규화물 형성 금속의 선택적 무전해 증착을 포함하는 것을 특징으로 하는 방법.
- 제 43 항에 있어서,상기 상-변화 재료를 증착시키는 단계는 칼코겐 화합물을 증착시키는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 43 항에 있어서,상기 제 3 절연 재료층 내의 개구부를 제공하기 위하여 상기 제 1 전극의 부분을 에칭하는 단계를 더 포함하고,상-변화 재료를 증착시키는 단계는 상기 개구부 내에 상-변화 재료를 증착시키는 단계를 포함하는 것을 특징으로 하는 방법.
- 메모리 셀 디바이스 제조 방법에 있어서,랜딩 패드를 갖는 사전처리된 웨이퍼를 제공하는 단계;상기 랜딩 패드 위에 촉매 재료층을 증착시키는 단계;나노튜브, 나노와이어 및 나노섬유로 이루어진 그룹으로부터 선택된 제 1 전극을 상기 촉매 재료층 상에서 성장시키는 단계;상기 사전처리된 웨이퍼 및 상기 제 1 전극의 노출된 부분들 위에 제 1 절연 재료층을 증착시키는 단계;상기 제 1 전극을 노출시키기 위하여 상기 제 1 절연 재료층을 평탄화시키는 단계;상기 제 1 절연 재료층 및 상기 제 1 전극 위에 상-변화 재료를 증착시키는 단계;상기 상-변화 재료 위에 전극 재료를 증착시키는 단계; 및제 2 전극 및 저장 위치를 형성시키기 위하여 상기 상-변화 재료 및 상기 전 극 재료를 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 50 항에 있어서,상기 촉매 재료층의 영역을 줄이기 위하여 상기 랜딩 패드 상의 상기 촉매 재료층을 가열시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 50 항에 있어서,상기 제 1 전극의 최상부를 노출시키기 위하여 상기 제 1 절연 재료층을 에칭하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 50 항에 있어서,상기 제 1 절연 재료층 내의 개구부를 제공하기 위하여 상기 제 1 전극의 부분을 에칭하는 단계를 더 포함하고,상-변화 재료를 증착시키는 단계는 상기 개구부 내에 상-변화 재료를 증착시키는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 50 항에 있어서,상기 사전처리된 웨이퍼를 제공하는 단계는 규화 금속 부분을 포함하는 랜딩 패드 및 Si3N4를 포함하는 제 1 절연 재료층을 갖는 사전처리된 웨이퍼를 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 50 항에 있어서,상기 촉매 재료층을 증착시키는 단계는 상기 랜딩 패드의 노출된 부분들 위에 규화물 형성 금속의 선택적 무전해 증착을 포함하는 것을 특징으로 하는 방법.
- 제 50 항에 있어서,상기 상-변화 재료를 증착시키는 단계는 칼코겐 화합물을 증착시키는 단계를 포함하는 것을 특징으로 하는 방법.
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