KR20070007515A

KR20070007515A - 다수의 출력 레벨을 가지는 내장형 자체 테스트회로

Info

Publication number: KR20070007515A
Application number: KR1020050062185A
Authority: KR
Inventors: 이익주
Original assignee: 삼성전자주식회사
Priority date: 2005-07-11
Filing date: 2005-07-11
Publication date: 2007-01-16

Abstract

반도체 메모리 칩의 내장형 자체 테스트 회로는 소정의 n개의 테스트 아이템과 일대일로 대응하는 전압 레벨 정보를 가지는 테스트 아이템-전압 테이블과, 테스트 시 오류가 발생하였을 때에, 상기 테스트 아이템-전압 테이블을 참조하여 오류가 발생한 테스트 아이템과 대응하는 상기 전압 레벨을 가지는 오류 발생 신호를 출력하는 다중 출력 레벨 생성기를 포함한다. 반도체 메모리 칩 테스트 시스템은 상기 내장형 자체 테스트 회로를 가지는 반도체 메모리 칩 및 자동 테스트 장비를 포함한다.

Description

다수의 출력 레벨을 가지는 내장형 자체 테스트회로{BUILT-IN SELF TEST CIRCUIT HAVING MULTIPLE OUTPUT LEVELS}

도 1은 종래의 비스트 시스템을 예시한 것이다.

도 2는 도 1의 비스트 시스템에서 이뤄지는 비스트 테스트의 동작 타이밍을 예시한 것이다.

도 3은 본 발명의 일 실시예에 따른 비스트 시스템의 구성을 예시한 것이다.

도 4는 도 3의 비스트 시스템에서 이뤄지는 비스트 테스트의 동작 타이밍을 예시한 것이다.

* 도면의 주요 부분에 대한 부호의 설명 *

300 비스트 시스템 310 자동 테스트 장비

330 테스트 대상 디램 350 내장형 자체 테스트 회로

351 테스트 아이템-전압 테이블 353 다중 출력 레벨 생성기

메모리 테스트 회로 및 테스트 시스템에 관한 것으로서, 특히 내장형 자체 테스트 회로, 즉 비스트 (BIST: Built-In Self Test)를 구비하는 테스트 회로 및 테스트 시스템에 관한 것이다.

내장형 자체 테스트 회로 즉, 비스트(BIST)란 메모리 테스트 알고리듬을 구동할 수 있도록 설계되어 메모리 칩 내부에 포함된 테스트 로직 회로이다. 외부에서 적절한 테스트 신호를 인가하면, 상기 비스트가 메모리 테스트를 수행한 후에 그 결과를 외부에 출력한다. 생산된 메모리 칩은 메모리 셀, 각종 버스 등에 다양한 물리적 결함을 가질 수 있는데, 이러한 물리적 결함은 다양한 형태의 논리상 오류를 발생시킨다. 메모리 칩 산업에서 가능한 한 많은 종류의 오류를 가능한 한 짧은 시간 내에 테스트하는 것은 생산성에 큰 영향을 미치며, 이를 위해 각종 테스트 알고리듬이 개발되어 왔다.

도 1은 종래의 비스트 시스템을 예시한 것이다. 도 1을 참조하면, 상기 종래의 비스트 시스템(100)은 테스트를 제어하는 테스트 장비(ATE, Automatic Test Equipment)(110)가 있고, 테스트의 대상 장치(DUT, Device Under Test)가 되는 디램(DRAM, Dynamic Random Access Memory)(130)이 있으며, 상기 디램 내부에는 비스트 회로(BIST)(150)가 구비되어 있다. 상기 디램(DRAM)과 상기 테스트 장비(ATE) 간에는 테스트 패턴(또는 테스트 아이템이라고 함), 어드레스, 테스트 시작 신호 등의 신호를 포함하는 비스트 입력신호(BIST input) 및 상기 디램이 테스트를 수행하던 중 오류를 검출하였을 때 오류가 발생한 어드레스 등의 신호를 포함하여 출력하는 비스트 출력신호(BIST output)를 전달한다. 상기 테스트 장비 및 상기 디램은 상기 비스트 입력신호 및 비스트 출력신호를 주고 받기 위해, 클럭 동기를 위한 클 럭 핀, 테스트 인에이블 신호를 주고 받는 비이엔(BEN, Bist ENable) 핀, 테스트할 아이템을 지정하는 엠셋(MSET, Memory SETting) 핀, 오류 발생을 알리는 이알알비(ERRB, ERRor Bit) 핀 및 오류가 발생한 어드레스를 알려주는 알피티(RPT, Report) 핀 등을 구비할 수 있다.

도 2는 도 1의 비스트 시스템에서 이뤄지는 비스트 테스트의 타이밍을 예시한 것이다. 도 2를 참조하면, 상기 테스트 장비(ATE)에 상기 디램이 소정의 장소에 고정된 후, 상기 테스트 장비의 상기 BEN 핀의 BEN 신호는 논리 하이가 되고 상기 MSET 핀을 통해 여러 개의 테스트 아이템들에 관한 정보가 전달되면 테스트가 시작된다. 테스트 수행 중 오류가 발생하였을 때에는, 상기 ERRB 핀의 ERRB 신호가 논리 로우가 되고 상기 RPT 핀을 통해 오류가 발생한 셀의 어드레스 정보(Fail Address)가 상기 테스트 장비로 전달된다. 이때, 상기 ERRB 신호는 오류가 발생하였다는 사실만을 알려줄 뿐, 어느 아이템에 관한 테스트를 수행 중에 오류가 발생하였는지는 알 수 없다.

어느 메모리 셀에 결함이 있을 경우 메모리 칩을 복구하는 기술로는 상기 결함있는 메모리 셀을 여분의 메모리 셀로 대체하는 기술 등이 있다. 이때, 결함의 종류에 따라 대체 방법이 달라질 수 있다. 따라서 어느 테스트 아이템을 수행하던 중에 오류가 발생하였느냐를 알아야 결함의 종류를 판단할 수 있을 것이고 적절한 대체 방법을 선택할 수 있을 것이다. 상술한 종래 기술에서는 어느 테스트 아이템에서 오류가 발생하였는지를 알 수 없다는 단점이 있다.

본 발명의 목적은 오류가 발생하였을 때에 어느 테스트 아이템에 관한 오류인지 쉽게 알 수 있는 내장형 자체 테스트회로를 제공하는 것이다.

본 발명의 다른 목적은 오류가 발생하였을 때에 어느 테스트 아이템에 관한 오류인지 쉽게 알 수 있는 내장형 자체 테스트회로를 구비하는 테스트 시스템을 제공하는 것이다.

본 발명의 다른 목적은 오류가 발생하였을 때에 어느 테스트 아이템에 관한 오류인지 쉽게 알 수 있는 반도체 메모리 칩의 테스트 방법을 제공하는 것이다.

본 발명의 일 실시예에 따른 반도체 메모리 칩의 내장형 자체 테스트 회로는 소정의 n개의 테스트 아이템과 일대일로 대응하는 전압 레벨 정보를 가지는 테스트 아이템-전압 테이블 및 테스트 시 오류가 발생하였을 때에, 상기 테스트 아이템-전압 테이블을 참조하여 오류가 발생한 테스트 아이템과 대응하는 상기 전압 레벨을 가지는 오류 발생 신호를 출력하는 다중 출력 레벨 생성기를 포함한다. 상기 다중 출력 레벨 생성기는 논리 전압 레벨을 n분한 전압을 생성하도록 구성된 전압 분배기를 포함할 수 있다.

본 발명의 일 실시예에 따르는 반도체 메모리 칩은 내장형 자체 테스트 회로(BIST)를 포함한다. 이때, 상기 내장형 자체 테스트 회로는 소정의 다수의 테스트 아이템과 일대일로 대응하는 전압 레벨 정보를 가지는 테스트 아이템-전압 테이블 및 테스트 시 오류가 발생하였을 때에 상기 테스트 아이템-전압 테이블을 참조하여 오류가 발생한 테스트 아이템과 대응하는 상기 전압 레벨을 가지는 오류 발생 신호 를 출력하는 다중 출력 레벨 생성기를 포함한다.

본 발명의 일 실시예에 따르는 반도체 메모리 칩 테스트 시스템은 내장형 자체 테스트 회로를 가지는 반도체 메모리 칩 및 자동 테스트 장비를 포함한다. 이때, 상기 반도체 메모리 칩은, 소정의 다수의 테스트 아이템과 일대일로 대응하는 전압 레벨 정보를 가지는 테스트 아이템-전압 테이블 및 테스트 시 오류가 발생하였을 때에 상기 테스트 아이템-전압 테이블을 참조하여 오류가 발생한 테스트 아이템과 대응하는 상기 전압 레벨을 가지는 오류 발생 신호를 출력하는 다중 출력 레벨 생성기를 포함하는 내장형 자체 테스트 회로를 가진다. 또한, 상기 자동 테스트 장비는 상기 반도체 메모리 칩으로부터 상기 오류 발생 신호를 수신한 때에는 상기 오류가 발생한 테스트 아이템을 판정하는 레벨 판정기를 가진다.

본 발명의 일 실시예에 따르는 내장형 자체 테스트 회로를 가지는 반도체 메모리 칩의 테스트 방법은, 상기 반도체 메모리 칩에서 소정의 다수 테스트 아이템에 따라 테스트를 수행하는 도중 오류가 발생하였을 때에는 오류가 발생한 테스트 아이템에 대응하는 소정의 전압 레벨에 따라 상기 반도체 메모리 칩에서 오류 발생 신호를 생성하여 출력하는 단계 및 자동 테스트 장비에서 상기 오류 발생 신호를 수신하고, 수신된 오류 발생 신호의 전압 레벨에 따라 상기 오류가 발생한 테스트 아이템을 판정하는 단계를 포함한다.

이하 본 발명의 실시예들을 도면과 함께 설명하고자 한다.

도 3은 본 발명의 일 실시예에 따른 비스트 시스템의 구성을 예시한 것이다. 도 3을 참고하면, 상기 비스트 시스템(300)은 자동 테스트 장비(310) 및 테스트 대 상 디램(330)을 포함한다. 상기 테스트 대상 디램(330)은 내장형 자체 테스트 회로라고 표현되기도 하는 비스트 회로(BIST)(350)를 포함한다.

상기 비스트 회로(350)는 테스트아이템-전압 테이블(Item-Voltage Table) (351) 및 다중 출력 레벨 생성기(Multiple Level Generator)(353)를 포함한다. 상기 자동 테스트 장비(310)는 레벨 판정기(Multiple Level Detector) (313)를 포함한다.

상기 테스트 아이템-전압 테이블(351)은 테스트 하고자 하는 패턴인 테스트 아이템과 다수의 전압 레벨이 각각 일대일로 대응되도록, 예를 들어 표 1과 같이 설정된 정보를 가진다. 상기 다중 출력 레벨 생성기(353)는 상기 테스트 아이템-전압 테이블(351)을 참조하여, 오류가 발생한 테스트 아이템에 대응하는 전압 레벨을 가지는 신호를 오류 발생 신호로서 출력한다. 예를 들어, n개의 테스트 아이템을 사용한다면, 논리 레벨의 전압 범위를 n분한 전압 간격을 가지도록 구성한 전압 분배 회로로부터 오류 발생 신호의 전압을 생성할 수 있다.

테스트 아이템	전압 레벨
TEST_ITEM1	V1
TEST_ITEM2	V2
· · ·	· · ·
TEST_ITEMn	Vn

상기 오류 발생 신호는 상기 ERRB 신호일 수 있다. 이 경우, 오류가 발생하였을 때에, 상기 ERRB 신호는 논리 레벨 로우로 떨어지지 않고 상기 소정의 전압 레벨을 가지게 된다. 오류 발생 신호를 디지털 워드로 전달하는 경우에 비해, 전압 레벨로 코딩할 경우에는 더 적은 수의 핀, 예를 들어 하나의 핀만으로도 오류 정보를 전달할 수 있다.

상기 자동 테스트 장비(310)에 포함된 레벨 판정기(313)는 상기 오류 발생 신호를 수신하면 그 전압 레벨로부터 오류가 발생한 테스트 아이템이 무엇인지를 판정한다.

비스트 입력 신호는 클럭 신호(CLK), 시작 신호(BEN) 및 테스트 아이템 정보(MSET) 등을 포함하고, 비스트 출력 신호는 상기의 오류 발생 신호(ERRB) 및 어드레스 보고 신호(RPT) 등을 포함한다.

도 4를 참조하면, 상기 자동 테스트 장비(310)에서 상기 비스트 입력 신호(BIST input)를 통해 클럭 신호(CLK), 테스트 시작 신호(BEN) 및 테스트 아이템 정보(MSET)를 상기 비스트 회로(350)로 전송하면, 상기 비스트 회로(350)는 전송된 테스트 아이템에 따라 소정의 테스트를 시작한다. 이때, 테스트는 여러 가지 테스트 아이템이 소정의 시간 간격을 두고 순차적으로 수행될 수도 있다.

테스트가 진행되다가 오류가 발생하면, 상기 다중 출력 레벨 생성기(353)는 상기 테스트 아이템-전압 테이블(351)을 참조하여 해당 셀에서 수행 중이었던 테스트 아이템에 따른 전압 레벨을 가지는 오류 발생 신호를 생성한다.

상기 오류 발생 신호는 상기 ERRB 신호를 이용해 전송할 수 있다. 이 경우, 오류가 발생하였을 때에, 상기 ERRB 신호는 논리 레벨 로우로 떨어지는 게 아니라 상기 소정의 전압 레벨을 가지게 된다.

생성된 상기 오류 발생 신호는 상기 비스트 출력 신호(BIST output)를 통해 상기 자동 테스트 장비(310)에 전송된다. 동시에 오류가 발생한 셀의 어드레스 정보(Fail Address)가 상기 비스트 출력 신호를 통해 전달된다. 상기 자동 테스트 장비(310)는 상기 오류 발생 신호의 전압 레벨을 측정하여 어느 셀에서 어떤 형태의 오류가 발생하였는지 알 수 있다.

다수의 테스트 아이템으로 반도체 메모리 칩을 테스트 할 때에 오류가 발생한 셀의 어드레스 정보 뿐 아니라 어떤 테스트 아이템에서 오류가 발생하였는지를 쉽게 알 수 있다. 소정의 전압 레벨을 이용하여 오류 정보를 전달하기 때문에 별도의 핀이 필요하지 않다. 또, 출력 레벨 생성기는 복잡하지 않고 크기가 작기 때문에 설계에 부담을 주지 않는다.

실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

소정의 n개의 테스트 아이템과 일대일로 대응하는 전압 레벨 정보를 가지는 테스트 아이템-전압 테이블; 및

테스트 시 오류가 발생하였을 때에, 상기 테스트 아이템-전압 테이블을 참조하여 오류가 발생한 테스트 아이템과 대응하는 상기 전압 레벨을 가지는 오류 발생 신호를 출력하는 다중 출력 레벨 생성기를 포함하는 것을 특징으로 하는 내장형 자체 테스트 회로.
제 1항에 있어서, 상기 다중 출력 레벨 생성기는 논리 전압 레벨을 n분한 전압을 생성하도록 구성된 전압 분배기를 포함하는 것을 특징으로 하는 내장형 자체 테스트 회로.
내장형 자체 테스트 회로(BIST)를 포함하는 반도체 메모리 칩에 있어서,

상기 내장형 자체 테스트 회로는,

소정의 다수의 테스트 아이템과 일대일로 대응하는 전압 레벨 정보를 가지는 테스트 아이템-전압 테이블; 및

테스트 시 오류가 발생하였을 때에 상기 테스트 아이템-전압 테이블을 참조하여 오류가 발생한 테스트 아이템과 대응하는 상기 전압 레벨을 가지는 오류 발생 신호를 출력하는 다중 출력 레벨 생성기를 포함하는 내장형 자체 테스트 회로를 포 함하는 것을 특징으로 하는 반도체 메모리 칩.
내장형 자체 테스트 회로를 포함하되,

상기 내장형 자체 테스트 회로는,

소정의 다수의 테스트 아이템과 일대일로 대응하는 전압 레벨 정보를 가지는 테스트 아이템-전압 테이블; 및

테스트 시 오류가 발생하였을 때에 상기 테스트 아이템-전압 테이블을 참조하여 오류가 발생한 테스트 아이템과 대응하는 상기 전압 레벨을 가지는 오류 발생 신호를 출력하는 다중 출력 레벨 생성기를 포함하는 반도체 메모리 칩; 및

상기 반도체 메모리 칩으로부터 상기 오류 발생 신호를 수신한 때에는 상기 오류가 발생한 테스트 아이템을 판정하는 레벨 판정기를 가지는 자동 테스트 장비를 포함하는 반도체 메모리 칩 테스트 시스템.
내장형 자체 테스트 회로를 가지는 반도체 메모리 칩의 테스트 방법에 있어서,

상기 반도체 메모리 칩에서 소정의 다수 테스트 아이템에 따라 테스트를 수행하는 도중 오류가 발생하였을 때에는 오류가 발생한 테스트 아이템에 대응하는 소정의 전압 레벨에 따라 상기 반도체 메모리 칩에서 오류 발생 신호를 생성하여 출력하는 단계; 및

자동 테스트 장비에서 상기 오류 발생 신호를 수신하고, 수신된 오류 발생 신호의 전압 레벨에 따라 상기 오류가 발생한 테스트 아이템을 판정하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 칩의 테스트 방법.