KR20070003923A - Ｆｉｆｏ 메모리 장치 및 이를 포함하는 집적회로 - Google Patents

Abstract

FIFO 메모리 장치(300)는 복수의 비휘발성 저장 소자 또는 래치를 포함하는 비휘발성 FIFO인 저장 장치(321)를 포함한다. 또한, FIFO 메모리 장치(300)는 휘발성 FIFO이며, 복수의 휘발성 저장 소자를 포함하는 입력 영역(315)도 포함한다. 입력 영역(315)은 데이터를 임시 저장함으로써 저장 장치(321)의 지연을 은닉한다.

Description

ＦＩＦＯ 메모리 장치 및 이를 포함하는 집적회로{A FIFO MEMORY DEVICE WITH NON-VOLATILE STORAGE STAGE}

본 발명은 FIFO 메모리 장치에 관한 것이다.

현재의 집적 회로는 다수의 작은 온칩 버퍼를 포함한다. 이들 다수의 버퍼는 프로세싱 코어, 범용 프로세서(예컨대, ARM™ 또는 MIPS™), DSP(digital signal processor), ASC(application specific processor) 또는 다른 하드웨어 코어와 같은 IP(intellectual property block) 블록을 디커플링하는 데 사용된다. 이러한 디커플링 버퍼는 전형적으로 FIFO(first in, first out) 동작을 구현하며, 일부 시스템에서는 200개 이상의 FIFO 버퍼가 존재할 수 있다. 이러한 이유로, 전용 하드웨어 FIFO가 사용되는데, 이는 버퍼의 속도를 증가시키고 영역을 상당히 감소시킨다.

알려진 2가지 유형의 FIFO 하드웨어는 동적 및 정적 하드웨어 FIFO이다. 동적 FIFO는 데이터를 한정된 시간 동안에만 저장하고, 그 이후에 만일 리프레시되지 않으면, 데이터는 손실된다. 정적 FIFO는 데이터를 영구히 저장한다.

동적 FIFO는 정적 FIFO보다 작지만, 데이터를 보존하기 위해 리프레시되어야 하며, 리프레시 신호 등을 생성하기 위해 여분의 로직을 포함하는 반면에, 정적 FIFO는 크기는 더 크지만, 리프레싱할 필요 없이 데이터를 보존하므로 여분의 로직을 필요로 하지 않는다. 요구조건에 따라서, 이들 장치 중 하나가 사용된다.

기존의 FIFO의 기본 동작은 도 1 및 도 2를 참조하여 설명될 것이다. 도 1에 도시된 것처럼, 이러한 FIFO에서, 데이터는 FIFO(100)의 제 1 영역(101)이 비어있을 때에만 이 영역(101)에 기록된다. 이 데이터는 FIFO(100)의 마지막 사용 영역(103)의 뒤에 도달할 때까지 FIFO(100)를 통해 리플(ripple)한다. 도 2에 도시된 것처럼, 판독시에, FIFO(200)의 마지막 영역(201)이 비어있지 않을 때에만 이 영역으로부터 데이터가 전송된다. 비어있는 공간은 FIFO(200)를 통해 FIFO(200) 내의 마지막 사용 영역(203)의 뒤까지 리플한다.

FIFO를 통해 데이터를 전달하는 데 걸리는 시간은 한정되어 있다. 그러므로, 판독 동작 동안 FIFO를 통해 홀 또는 비어있는 영역을 재전달하는 시간, 즉 워드가 판독된 후에 이 영역이 기록용으로 이용가능해질 때까지 걸리는 시간은 유한하다. 이것은 특히 정적 FIFO 장치에서 문제가 되는데, 이들이 파이프라이닝(pipelined)되기 때문이다. 그러므로, 일단 데이터가 FIFO로부터 판독된 후에 영역이 이용가능해지면, 이 공간(또는 홀)은 자신이 입력단(input end)에서 보이게 되고 기록된 데이터에 대해 이용할 수 있게 되기 전에, 각 파이프라인의 영역을 통해 재전달되어야 하는 것으로, 즉 지연(latency)이 도입된다.

예로서, 크기가 32인 FIFO에 있어서, 홀을 전달하는 시간이 FIFO의 파이프라 인 영역당 360 ps라면, FIFO 메모리 장치의 "입력" 단에서 공간을 이용할 수 있기까지에는 11520 ps가 걸린다. 200 MHz(즉, 5 ns 클록 주기)로 구동하는 시스템에서, 이것은 3개의 클록 사이클만큼의 추가 지연을 제공한다. 500 MHz로 구동하는 시스템에서, 이 추가 지연은 6개의 사이클이 될 것이다.

이러한 장치의 지연을 개선하는 알려진 기술은 FIFO에 여분의 영역을 제공하는 것이다. 예컨대, 200MHz 시스템용의 3개의 추가 영역 및 500MHz 시스템용의 6개의 추가 영역과 같은 이들 추가 영역은 지연을 은닉하는 데에만 사용된다. 그러나, 이것은 예컨대, 200MHz 시스템에서는 10%의 원가 상승, 500MHz 시스템에서는 20%의 원가 상승과 같이, 버퍼의 원가(Si 면적 면에서)를 상승시킨다. 추가되는 영역의 수는 FIFO의 길이 및 장치의 동작 주파수에 비례한다.

본 발명의 목적은 장치의 원가를 최소화하면서 지연이 개선된 FIFO 메모리 장치를 제공하는 것이다.

이것은 비휘발성(또는 정적) FIFO 내의 지연을 은닉하는 추가 영역에 의해 달성되는데, 이들 추가 영역은 휘발성(또는 동적) FIFO이다. 본 발명의 제 1 측면에 따르면, 복수의 비휘발성 저장 소자를 구비하는 저장 영역 및 복수의 휘발성 저장 소자를 구비하는 입력 영역을 포함하는 FIFO 메모리 장치가 제공된다. 이로써, 입력 영역은 저장 영역의 지연을 효율적으로 은닉한다.

입력 영역은 상술한 기존의 하드웨어 FIFO의 여분 영역을 대체하는 휘발성 FIFO 메모리를 포함할 수 있다. 그러므로, 더 이상 이들 영역을 추가할 필요가 없으므로 장치의 원가가 감소한다.

또한, FIFO 버퍼는 데이터 처리량을 개선하는 데 늘 이용된다. 본 발명의 측면에 따른 메모리 장치는 정적 하드웨어 FIFO 장치 또는 SRAM과 같은 비휘발성 메모리를 사용하여 구현될 수 있다. 이것은 데이터 스트림에 대한 주어진 평균 처리량을 수용하는 데 사용될 수 있다. DRAM과 같은 휘발성 메모리는 데이터 스트림에 대한 최악의 처리량을 수용하는 데 사용될 수 있다. 이것이 짧은 주기 동안 발생하면, DRAM은 리프레시 없이 사용되거나, 이와 달리, 동적 하드웨어 FIFO가 사용될 수 있다. 이 경우에, 추가 메모리가 추가되어 데이터를 산출하는 IP의 정체(stall)를 야기하거나 오버플로우(overflow)를 야기하는 일시적으로 고속인 버스트로 인해 발생하는 여분 데이터를 수용한다. 대부분의 경우에, 여분 데이터가 한정된 시간에 삭제되는 것이 보장된다면, 이러한 여분 데이터용으로 휘발성 및 저가 메모리가 사용될 수 있다.

이것은 짧은 시구간 동안에 추가 저장장치를 필요로 하는 IC 설계에서 특히 유리하다. 예컨대, 지연 은닉을 위한 추가 영역이 추가되는 하드웨어 디커플링 FIFO 메모리 및 데이터 스트림으로부터 최고 처리량을 수용하는 여분의 휘발성 버퍼링을 구비하는 FIFO 메모리가 그러하다.

본 발명은 일시적인 데이터용의 추가 영역을 필요로 하는 FIFO 메모리의 원가 절감을 가능하게 한다. 이 원가 절감은 비휘발성 메모리 대신에 휘발성 메모리를 사용함으로써 달성된다. 하드웨어 FIFO의 경우에, 정적(비휘발성)FIFO와 동적(휘발성) FIFO 모두가 동일한 속도로 동작하므로, 이러한 원가 절감으로 속도가 저하되지는 않는다.

이제 첨부하는 도면을 참조하여 본 발명의 실시예를 설명할 것이다.

도 1은 기존의 FIFO에서의 기록 동작에 대한 개략도이다.

도 2는 기존의 FIFO에서의 판독 동작에 대한 개략도이다.

도 3은 본 발명의 제 1 실시예에 따른 메모리 장치에 대한 블록도이다.

도 4는 본 발명의 제 2 실시예에 따른 메모리 장치에 대한 블록도이다.

이제 도 3을 참조하여 본 발명의 실시예를 설명할 것이다. FIFO 메모리장치(300)는 데이터 입력 단자(301), 데이터 출력 단자(303), 기록 인에이블(wr_en) 단자(305), 기록 수락(accept) 단자(307), 판독 인에이블(rd_en) 단자(309) 및 판독 유효(valid) 단자(311)를 포함한다. 데이터 입력 단자(301)는 입력 버퍼 영역(315)의 데이터 입력 단자(313)에 접속된다. 입력 버퍼 영역(315)은 복수의 동적, 휘발성 저장 소자(도시 생략)를 포함한다. 입력 버퍼 영역(315)의 데이터 출력 단자(317)는 저장 영역(321)의 데이터 입력 단자(319)에 접속된다. 저장 장치(321)는 복수의 정적 저장 소자 또는 래치(도시 생략)를 포함하는 비휘발성, 정적 FIFO이다. 저장 영역(321)의 데이터 출력 단자(323)는 메모리 장치(300)의 데 이터 출력 단자(303)에 접속된다. 비휘발성 FIFO(321)는 기존의 비휘발성, 정적 FIFO처럼 데이터를 저장한다. 이어서, 입력 버퍼 영역(315)은 저장 영역(315)을 통해 재전달될 공간을 기다리는 데이터를 임시로 저장하여 저장 영역(321)의 지연을 은닉하도록 동작한다.

기록 인에이블 단자(305)는 제 1 AND 게이트(325)의 제 1 입력 단자에 접속된다. 제 1 AND 게이트(325)의 제 2 입력 단자는 카운터(327)의 출력단에 접속된다. 제 1 AND 게이트(325)의 출력단은 입력 버퍼 영역(315)에 기록 인에이블 신호(wr_en1)를 제공한다. 입력 버퍼 영역(315)의 수락 플래그(accept 1)는 제 2 AND 게이트(329)의 제 1 입력단에 제공되고, 제 2 AND 게이트(329)의 제 2 입력단은 카운터(327)의 출력단에 접속된다. 제 2 AND 게이트(329)의 출력단은 FIFO 메모리장치(300)의 수락 단자(307) 및 제 3 AND 게이트(331)의 제 1 입력단에 접속된다. 제 3 AND 게이트(331)의 제 2 입력단은 FIFO 메모리 장치(300)의 기록 인에이블 단자(305)에 접속된다. 제 3 AND 게이트(331)의 출력단은 카운터(327)에 접속된다. 저장 영역(321)의 수락 플래그(accept 2)는 입력 버퍼 영역(315)의 판독 인에이블(rd_en1) 단자에 접속된다. 입력 버퍼 영역(315)의 유효 플래그(valid1)는 저장 영역(321)의 기록 인에이블 단자(wr_en2)에 접속된다.

FIFO 메모리 장치(300)의 판독 인에이블 단자(309)는 저장 영역(321)에 판독 인에이블(rd_en2)을 제공한다. 저장 영역(321)의 유효 플래그(valid2)는 FIFO 메모리 장치(300)의 유효 단자(311)에 제공된다. FIFO 메모리 장치(300)의 데이터 출력 단자(303)는 저장 영역(321)의 데이터 출력 단자에 접속된다. 저장 영 역(321)의 플래그(valid2) 및 판독 인에이블(rd_en2)은 제 4 AND 게이트(333)의 각각의 입력이다. 제 4 AND 게이트(333)의 출력단은 카운터(327)에 접속된다.

메모리 장치(300)는 기존 설계의 판독 인터페이스와 기록 인터페이스를 더 포함하지만 도 3에 도시되지는 않는다.

이제 본 발명의 제 1 실시예에 따른 메모리 장치(300)의 동작을 설명할 것이다.

판독 동작 동안, 판독 인터페이스는 단자(309)에서 판독 인에이블을 활성화(rd_en = 하이(high))함으로써 메모리 장치(300)로부터 데이터를 요청한다. FIFO 메모리 장치(300)는 단자(311)에서 플래그(valid)를 하이로 만듦으로써 데이터가 이용가능함을, 즉, 저장 FIFO(321)의 마지막 영역이 점유되었음을 나타낸다. rd_en과 valid가 둘 다 하이일 때, 데이터 워드는 FIFO 메모리 장치(300)의 데이터 출력 단자(303)에 전달된다. 기록 동작에서도 이와 유사하게, 기록 인터페이스는 단자(305)에서 wr_en을 하이로 만듦으로써 기록을 요청하고, 만일 FIFO 장치(300)가 데이터를 수용할 수 있으면, 즉, 입력 버퍼(315)의 제 1 영역이 비어 있으면, 단자(307)에서 플래그(accept)를 하이로 만들며, 워드 데이터는 입력 버퍼 영역(315)의 입력 단자(313)에 전달된다. 이어서 데이터는 마지막 사용 영역의 뒤에 도달할 때까지 입력 버퍼 영역(315)의 제 1 영역에 기록된다. 데이터가 입력 버퍼 영역(315)의 마지막 영역에 도달할 때, 플래그(valid1)는 활성화되고, 저장 영역(321)의 기록 인에이블(wr_en2)로서 제공된다(기록이 요청됨). 만일 제 1 저장 장치(321)의 제 1 영역이 비면, 플래그(accept2)는 하이이고, 입력 버퍼 영역(315) 의 판독 인에이블(rd_en1)이 하이가 되도록 하며, 입력 버퍼 영역(315)의 마지막 영역에 있는 데이터는 저장 FIFO(321)의 제 1 영역에 전달된다. 입력 버퍼 영역(315)에서, 데이터는 마지막 사용 영역의 뒤에 도달할 때까지 저장 장치(321)를 통해 리플한다.

FIFO 메모리 장치(300)는 입력 버퍼 영역과 저장 영역 중 비어있는 공간의 개수를 관리하는 카운터(327)를 더 포함한다. re_en과 valid가 모두 하이로서, 즉, 판독이 요청되고 데이터 워드가 출력 단자(303)에 전달되면, 카운터(327)의 콘텐츠는 증가하여 저장 영역(321) 내의 비어있는 공간을 나타낸다. 반대로 wr_en과 accept가 모두 하이로서, 즉, 기록이 요청되고 데이터가 입력 버퍼 영역(315)에 전달되면, 카운터는 감소하여 비어있는 공간이 현재 사용되고 있음을 나타낸다. 비어있는 공간이 존재하면, 카운터(327)의 콘텐츠는 양수이고, accept1은 하이이며(입력 버퍼(315)의 제 1 영역에 비어있는 공간이 존재함), 기록이 요청되면, 단자(307)에서 accept는 하이이고 입력 버퍼 영역(315)은 입력 단자(301)에서 데이터를 수신할 준비를 한다. 리셋시에, 카운터(327)는 저장 영역(321)의 크기와 동일하게 초기화된다.

카운터(327)는 FIFO 장치(300)에 공간이 존재하는 지의 여부에 대한 정보를 판독 인터페이스 및 기록 인터페이스에 제공하는 데 사용될 수 있다. 이것에 대한 구현예는 도 4에 도시된다.

본 발명의 제 2 실시예에 따른 FIFO 장치(400)는 도 3의 장치와 일치하고, 동일한 참조 번호가 동일한 구성 요소에 사용되었으며, 이들에 대한 상세한 설명은 여기에 포함되지 않는다.

제 2 실시예에서, 카운터(327)는 공간의 개수를 출력한다. 이것은 기록 인터페이스가 이용할 수 있는 단자(440) 상의 플래그(empty_space)로서 제공된다. 이 플래그는 FIFO의 크기와 공간의 개수 간의 차이가 출력되는 감산기(442)에도 제공된다. 만일 감산기(442)의 출력이 0이면, 판독 인터페이스에 대한 단자(444)에서 full_space 플래그가 출력된다. 카운터(327)의 출력값은 카운터의 출력이 적어도 하나의 공간(출력값이 0보다 큼)을 나타내면 1을 출력하고, 공간이 없음을 나타내면 0을 출력하는 디지타이저(digitizer)(446)에 의해 디지털화된다. 이것은 제 2 AND 게이트(329)로의 입력으로서 제공된다.

이상의 바람직한 실시예에 따른 FIFO 메모리 장치는 저장 FIFO의 지연을 은닉하는 추가 영역을 포함한다.

이들 추가 영역(휘발성 FIFO(315))은 임시 저장장치로서만 사용된다. 데이터는 이 큐(queue)에서 저장 영역(321) 내의 빈 아이템이 FIFO를 통해 출력으로 리플하는 데에 걸리는 최대 시간 동안만 저장된다. 이 시간은 휘발성 FIFO의 기억 시간보다 짧다(예컨대, PRLE/IC Design/DD&T 그룹의 정적, 비휘발성 FIFO에 있어서, 빈 아이템에 대한 리플 시간은 영역당 360 ps인 반면에, 동적 FIFO의 기억 시간은 1 ㎲임). 이에 따라, 휘발성 FIFO(315)는 리프레시 로직을 필요로 하지 않는다. 데이터가 휘발성 FIFO(315)에 존재하는 시간(최대 수십 ns)이 휘발성 FIFO 셀의 기억 시간보다 훨씬 짧으므로, 휘발성 메모리(315)의 리프레싱이 불필요해질 수 있다. 그러므로, 장치의 원가 및 크기를 더 감소시키는데에 리프레시 동작을 위한 추가 회로소자는 필요하지 않다.

본 발명의 바람직한 실시예에 따른 FIFO 메모리 장치의 예는 본 발명에서 이용될 때 크기가 비트당 2.8m²인 동적 셀과 크기가 비트당 7.5m²인 정적 셀을 필요로 한다. 결과적으로, 지연을 은닉하기 위한 비용이 63% 절감된다. 상술한 특정예, 즉 본 발명의 실시예에 따른 200MHz로 동작하는 32 영역 FIFO에 있어서, 총 FIFO 원가의 절감량은 6.3%이다. 본 발명의 실시에에 따른 500MHz로 동작하는 32 영역 FIFO에 있어서, 총 FIFO 원가의 절감량은 12.6%이다.

본 발명의 바람직한 실시예는 첨부하는 도면에 도시되었고, 이전의 상세한 설명에 설명되었지만, 본 발명은 개시된 실시예로 한정되지 않으며, 후속하는 특허 청구 범위에서 설명하는 본 발명의 범주로부터 벗어나지 않으면서 다수의 변경, 수정이 가능함은 물론이다.

Claims (7)

1. 저장 영역(a storage stage) 및 입력 영역(input stage)을 포함하되,

   상기 저장 영역은 복수의 비휘발성 저장 소자를 포함하고, 상기 입력 영역은 복수의 휘발성 저장 소자를 포함하는

   FIFO 메모리 장치.
2. 제 1 항에 있어서,

   상기 저장 영역은 비휘발성 FIFO 메모리 장치를 포함하는

   FIFO 메모리 장치.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 입력 영역은 휘발성 FIFO 메모리 장치를 포함하는

   FIFO 메모리 장치.
4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 메모리 장치는 상기 입력 영역 및/또는 상기 저장 영역의 상태를 모니 터링하는 수단을 더 포함하는

   FIFO 메모리 장치.
5. 제 4 항에 있어서,

   상기 모니터링 수단은 비어있는 공간(empty space)의 개수를 나타내는 카운터를 포함하는

   FIFO 메모리 장치.
6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,

   상기 입력 영역과 상기 저장 영역은 직렬로 연결되는

   FIFO 메모리 장치.
7. 제 1 항 내지 제 6 항 중 어느 한 항에 따른 메모리 장치를 적어도 하나 포함하는

   집적회로.

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