CN103575273A

CN103575273A - 具有双缓存结构的光子脉冲到达时间读出装置

Info

Publication number: CN103575273A
Application number: CN201310098232.0A
Authority: CN
Inventors: 刘彦明; 李小平; 谢楷; 方海燕; 孙海峰; 刘洋; 傅灵忠
Original assignee: Xidian University
Current assignee: Xidian University
Priority date: 2013-03-25
Filing date: 2013-03-25
Publication date: 2014-02-12

Abstract

本发明公开了一种具有双缓存结构的光子脉冲到达时间读出装置。主要解决现有读出装置读出的数据完整性差、数据传输和处理效率低的问题。整个装置由计数器模块（101）、脉冲捕获及数据锁存器模块（102）、高速异步先入先出队列（103）、大容量环形先入先出队列（104）和通信接口（105）依次连接构成。脉冲捕获及数据锁存器模块（102）在捕获到光子脉冲信号时对计数器基准时钟计数值进行锁存，再经过高速异步先入先出队列（103）和大容量环形先入先出队列（104）构成的双缓存结构进行两次缓存后，由通信接口（105）上传到计算机进行处理。本发明保证了数据的完整性，提高了数据传输和处理的速度和效率，可用于脉冲星导航系统中的光子脉冲到达时间测量和记录。

Description

具有双缓存结构的光子脉冲到达时间读出装置

技术领域

本发明属于电子设备技术领域，涉及一种光子脉冲到达时间读出装置，可用于脉冲星导航系统。

背景技术

在脉冲星导航系统中，脉冲到达时间的测量是脉冲星导航系统中的决定性因素。光子探测器对脉冲星发出的微弱信号进行探测得到光子脉冲，经过脉冲整形后送入到电子读出系统进行光子脉冲到达时间的测量和记录，进而通过脉冲星脉冲轮廓的构造原理完成脉冲轮廓的恢复，计算脉冲到达时间。

目前用于测量并记录光子脉冲到达时间的电子读出系统，其通常由微处理器实现，在微处理器内部通过编程实现光子脉冲的捕获、到达时间标定以及数据的存储和传输。这种系统存在的主要问题有：

1)由于光子脉冲到达的峰值速度高于通常处理器的数据存储速度和处理速度，当光子脉冲连续、高速到来时，会造成系统短时间内无法及时记录到达时间并上传，容易丢失部分光子脉冲的到达时间数据。

2)由于通常处理器与计算机进行通信的通信接口通信速率有限，当电子读出系统长时间运行时，光子脉冲到达时间数据量很大，难以保证将记录的光子到达时间数据高速和高效率地上传和处理。

发明内容

本发明的目的在于针对现有的光子脉冲到达时间读出系统中存在的问题，提出了一种具有双缓存结构的高速光子脉冲到达时间读出装置，以保证在数据写入速度较快情况下的数据完整性，并提高数据传输和处理的速度和效率。

为实现上述目的，本发明具有双缓存结构的光子脉冲到达时间读出装置，包括：计数器模块，脉冲捕获及数据锁存器模块和通信接口，其特征在于：

脉冲捕获及数据锁存器模块与通信接口之间连接有由高速异步先入先出队列和大容量环形先入先出队列构成的双缓冲存储器；

所述计数器模块，对计数器基准时钟进行计数；脉冲捕获及数据锁存器模块在捕获到光子脉冲信号时对计数器基准时钟计数值进行锁存，作为光子脉冲到达时间计数值；该光子脉冲到达时间计数值依次经过高速异步先入先出队列和大容量环形先入先出队列进行两次存储，再通过通信接口将存储的光子脉冲到达时间计数值数据上传到外部的计算机进行处理。

上述具有双缓存结构的光子脉冲到达时间读出装置，其特征在于：高速异步先入先出队列采用存储速度高于光子脉冲信号平均到达速度的异步存储器。

上述具有双缓存结构的光子脉冲到达时间读出装置，其特征在于：大容量环形先入先出队列采用能循环、重复存储的存储器，其存储容量大于单位时间内通信接口上传和处理的数据量。

本发明使用了双缓存结构对高速光子脉冲到达时间进行两次缓存，作为第一级缓存的高速异步先入先出队列能够即时地将高速到来的光子脉冲到达时间计数值数据存入存储器，避免因为数据写入速度较快而读取速度有限导致数据丢失；作为第二级缓存的大容量环形先入先出队列，能够将大量的光子脉冲到达时间计数值进行缓存，避免由于通信接口的通信速率较低而导致数据无法高速高效率地上传。因而本发明采用的这种双缓存结构，不仅保证了在数据写入速度较快情况下的数据完整性，而且提高了数据传输和处理的速度和效率。

附图说明

图1是本发明的结构框图。

具体实施方式

下面结合附图对本发明做进一步说明。

参照图1，本发明具有双缓存结构的高速光子脉冲达到时间读出装置主要由计数器模块101、脉冲捕获、数据锁存器模块102、高速异步先入先出队列103、大容量环形先入先出队列104和通信接口105依次连接构成。其中：计数器模块101、脉冲捕获及数据锁存器模块102和高速异步先入先出队列103由现场可编程门阵列FPGA实现，大容量环形先入先出队列104和通信接口105由微处理器实现。高速异步先入先出队列103和大容量环形先入先出队列104构成双缓存结构。

作为第一级缓冲的高速异步先入先出队列103，使用现场可编程门阵列FPGA中的内部存储器通过IP核实现。其中FPGA采用100MHz的主时钟，能够保证数据的高速写入，即时地将锁存的计数值进行存储。作为第二级缓冲的大容量环形先入先出队列104，使用微处理器的内部RAM资源构建一个长度为1024字节的大容量数组。当数据写指针移动到数组末尾时，将数据写指针重新移动起始位置，构成环形先入先出队列。通信接口105由微处理器内部的通用串行总线USB接口实现，进行与外部计算机的数据通信。

本实施例中，计数器基准时钟10由高精度高稳定度的50MHz有源晶振提供，其计数的时间分辨率为20ns；光子脉冲信号11采用频率为25MHz、峰峰值为3V、直流偏置为1.5V的方波信号，用来模拟实际中经过脉冲甄别器处理后的高速到达的光子脉冲信号。

本发明的工作原理如下：

计数器模块101的输入端连接外部的计数器基准时钟10，脉冲捕获及锁存器模块102的输入端连接外部的光子脉冲信号11；脉冲捕获及锁存器模块102在捕获到光子脉冲信号11时锁存计数器模块101的计数值，该计数值作为光子到达时间计数值传输到高速异步先入先出队列103进行第一级缓存；当该高速异步先入先出队列103非空，即数据读指针与数据写指针指向不同位置时，从中读取存储的光子脉冲到达时间计数值，传输到大容量环形先入先出队列104进行第二级缓存；经过两次缓存后的光子脉冲到达时间计数值通过通信接口105上传至计算机进行后续处理。

本发明的效果可通过以下实测数据进一步说明：

在计数器基准时钟频率为50MHz、模拟的光子脉冲信号频率为25MHz的实验条件下，计数器模块101对50MHz的计数器基准时钟进行计数，即每20ns计数值加1；脉冲捕获及锁存器模块102捕获模拟的25MHz光子脉冲信号并对基准时钟的计数值进行锁存；锁存的计数值数据经过由高速异步先入先出队列103和大容量环形先入先出队列104构成的双缓存结构进行两次缓存后，通过由USB接口实现的通信接口105将存储的计数值数据上传到计算机并记录。测试结果显示：计算机上记录的光子到达时间计数值数据按照等差数列规律连续递增，且相邻两个光子到达时间计数值之间相差为2。根据计数器基准时钟频率与光子脉冲信号频率的比例关系，表明在光子脉冲到达速度达到25MHz的情况下，数据无丢失，且能够准确地上传到计算机进行记录。

以上实测数据表明：本发明采用的这种双缓存结构，避免了因为数据写入速度较快而读取速度有限导致数据丢失，保证了数据的完整性，同时解决了由于通信接口的通信速率较低而导致数据无法高速高效率上传的问题，提高了数据传输和处理的速度和效率。

本实施例仅是对本发明的参考说明，并不构成对本发明内容的任何限制，显然对于本领域的专业人员来说，在了解本发明内容和原理后，都可能在不背离本发明原理、结构的情况下，进行形式和细节上的各种修正和改变，但是这些基于本发明思想的修正和改变在本发明的权利要求保护范围之内。

Claims

1.一种具有双缓存结构的光子脉冲到达时间读出装置，包括：计数器模块（101），脉冲捕获及数据锁存器模块（102）和通信接口（105），其特征在于：

脉冲捕获及数据锁存器模块（102）与通信接口（105）之间连接有由高速异步先入先出队列（103）和大容量环形先入先出队列（104）构成的双缓冲存储器；

所述计数器模块（101），对计数器基准时钟进行计数；脉冲捕获及数据锁存器模块（102）在捕获到光子脉冲信号时对计数器基准时钟计数值进行锁存，作为光子脉冲到达时间计数值；该光子脉冲到达时间计数值依次经过高速异步先入先出队列（103）和大容量环形先入先出队列（104）进行两次存储，再通过通信接口（105）将存储的光子脉冲到达时间计数值数据上传到外部的计算机进行处理。

2.根据权利要求1所述的具有双缓存结构的光子脉冲到达时间读出装置，其特征在于：高速异步先入先出队列（103）采用存储速度高于光子脉冲信号平均到达速度的异步存储器。

3.根据权利要求1所述的具有双缓存结构的光子脉冲到达时间读出装置，其特征在于：大容量环形先入先出队列（104）采用能循环、重复存储的存储器，其存储容量大于单位时间内通信接口上传和处理的数据量。