KR20070002839A - Method for manufacturing semiconductor device - Google Patents

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Abstract

A method for manufacturing a semiconductor device is provided to prevent the generation of leakage current by restraining a storage node contact spacer attack using a buffer insulating layer. A first interlayer dielectric(32) having a contact hole(33) is formed on a semiconductor substrate. A spacer(34) is formed at sidewalls of the contact hole. A contact plug(35) is formed in the contact hole. A buffer insulating layer(36) is formed on the entire surface of the resultant structure. An etch stop layer(37) made of the same material as the spacer is formed on the buffer insulating layer. A second interlayer dielectric(38) is formed on the etch stop layer. A hole(41) for opening an upper portion of the contact plug is formed on the resultant structure by etching selectively the second interlayer dielectric.

Description

반도체소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

도 1은 종래기술에 따른 반도체소자의 제조 방법을 간략히 도시한 공정 단면도,1 is a process cross-sectional view briefly showing a method of manufacturing a semiconductor device according to the prior art;

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.2A to 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 반도체 기판 32 : 제1층간절연막31 semiconductor substrate 32 first interlayer insulating film

33 : 스토리지노드콘택홀 34 : 스토리지노드콘택스페이서33: storage node contact hole 34: storage node contact spacer

35 : 스토리지노드콘택플러그 36 : 버퍼산화막35: storage node contact plug 36: buffer oxide film

37 : 식각정지절연막 38 : 제2층간절연막37: etch stop insulating film 38: second interlayer insulating film

39 : 하드마스크폴리실리콘 41 : 마스크39: hard mask polysilicon 41: mask

41 : 홀 42 : TiN 하부전극41: hole 42: TiN lower electrode

43 : 유전막 45 : TiN 상부전극43 dielectric layer 45 TiN upper electrode

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 스토리지노드콘택 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly to a method of manufacturing a storage node contact of a semiconductor device.

반도체소자의 최소 선폭이 감소하고 집적도가 증가하면서 캐패시터가 형성되는 면적도 점차 좁아져 가고 있다. 이렇듯 캐패시터가 형성되는 면적이 좁아지더라도 셀내 캐패시터는 셀당 최소한 요구하는 높은 캐패시턴스를 확보하여야 한다. 이와 같이 좁은 면적 상에 높은 캐패시턴스를 가지는 캐패시터를 형성하기 위해, 실리콘산화막(ε=3.8), 질화막(ε=7)을 대체하여 Ta2O5, Al2O3 또는 HfO2와 같은 높은 유전율을 가지는 물질을 유전체막으로 이용하는 방법, 하부전극의 면적을 효과적으로 증대시키기 위해 하부전극을 실린더(cylinder)형, 콘케이브(concave)형 등으로 입체화하거나 하부전극 표면에 MPS(Meta stable-Poly Silicon)를 성장시켜 하부전극의 유효 표면적을 1.7∼2배 정도 증가시키는 방법, 하부전극과 상부전극을 모두 금속막으로 형성하는 방법(Metal Insulator Metal; MIM) 등이 제안되었다.As the minimum line width of semiconductor devices decreases and the degree of integration increases, the area in which capacitors are formed is gradually narrowing. In this way, even if the area where the capacitor is formed is narrow, the capacitor in the cell must ensure the minimum required high capacitance per cell. In order to form a capacitor having a high capacitance on such a small area, a high dielectric constant such as Ta 2 O 5 , Al 2 O 3, or HfO 2 is substituted for the silicon oxide film (ε = 3.8) and the nitride film (ε = 7). Method of using a material having a dielectric material as a dielectric film, and in order to effectively increase the area of the lower electrode, the lower electrode is three-dimensionally formed into a cylinder type, a concave type, or a MPS (Meta stable-Poly Silicon) A method of increasing the effective surface area of the lower electrode by 1.7 to 2 times by growing it, and a method of forming both the lower electrode and the upper electrode with a metal film (Metal Insulator Metal; MIM) have been proposed.

현재 128M 이상의 집적도를 갖는 DRAM에서 통상적인 MIM 콘케이브 TiN 하부전극을 갖는 캐패시터를 갖는 반도체소자는 다음과 같다.Currently, semiconductor devices having a capacitor having a MIM concave TiN bottom electrode, which is typical in DRAMs having an integration density of 128 M or more, are as follows.

도 1은 종래기술에 따른 반도체소자의 제조 방법을 간략히 도시한 공정 단면도이다.1 is a process cross-sectional view briefly showing a method of manufacturing a semiconductor device according to the prior art.

도 1에 도시된 바와 같이, 반도체 기판(11) 상부에 제1층간절연막(12)을 형 성한 후, 제1층간절연막(12)을 식각하여 반도체 기판(11)의 표면을 개방시키는 스토리지노드콘택홀(도시 생략)을 형성한다.As illustrated in FIG. 1, after forming the first interlayer insulating layer 12 on the semiconductor substrate 11, the storage node contact for opening the surface of the semiconductor substrate 11 by etching the first interlayer insulating layer 12. A hole (not shown) is formed.

이어서, 스토리지노드콘택홀의 측벽에 접하는 스토리지노드콘택스페이서(13)를 형성한 후, 스토리지노드콘택스페이서(13)가 형성된 스토리지노드콘택홀 내부에 스토리지노드콘택플러그(14)를 매립시킨다. 여기서, 스토리지노드콘택스페이서(13)는 실리콘질화막으로 형성하고, 스토리지노드콘택플러그(14)는 폴리실리콘으로 형성한다.Subsequently, after forming the storage node contact spacer 13 in contact with the sidewall of the storage node contact hole, the storage node contact plug 14 is embedded in the storage node contact hole in which the storage node contact spacer 13 is formed. Here, the storage node contact spacer 13 is formed of a silicon nitride film, and the storage node contact plug 14 is formed of polysilicon.

다음으로, 스토리지노드콘택플러그(14)를 포함한 제1층간절연막(12) 상에 식각정지절연막(15)을 형성한 후, 식각정지절연막(15) 상에 제2층간절연막(16)을 형성한다. 여기서, 식각정지절연막(15)은 실리콘질화막으로 형성한다.Next, after the etch stop insulating film 15 is formed on the first interlayer insulating film 12 including the storage node contact plug 14, a second interlayer insulating film 16 is formed on the etch stop insulating film 15. . Here, the etch stop insulating film 15 is formed of a silicon nitride film.

다음으로, 제2층간절연막(16)과 식각정지절연막(15)을 차례로 건식식각하여 스토리지노드콘택플러그(14) 상부를 개방시키는 홀(Trench hole, 17)을 형성한다.Next, the second interlayer insulating layer 16 and the etch stop insulating layer 15 are sequentially etched to form a hole 17 for opening the upper portion of the storage node contact plug 14.

그러나, 종래기술은 홀(17) 형성시 실리콘질화막으로 형성한 식각정지절연막(15)을 식각하는 과정에서 식각정지절연막(15)과 동일하게 실리콘질화막으로 형성한 스토리지노드콘택스페이서(13)가 과도식각(Over etch)되는 스토리지노드콘택스페이서 어택이 발생한다. 이러한 스토리지노드콘택스페이서 어택에 의해 스토리지노드콘택플러그(14) 주변에서 스토리지노드콘택스페이서(13)만 추가로 좁은 공간을 가지고 과도하게 식각되어(1000Å∼1500Å) 매우 가파른 프로파일의 틈(Crevasse, 18)이 발생한다. However, according to the related art, in the process of etching the etch stop insulating film 15 formed of the silicon nitride film when the hole 17 is formed, the storage node contact spacer 13 formed of the silicon nitride film in the same manner as the etch stop insulating film 15 is excessive. An over-etched storage node contact spacer attack occurs. The storage node contact spacer attack causes only the storage node contact spacer 13 to be etched excessively with an additional small space around the storage node contact plug 14 (1000 스토리지 to 1500 14), resulting in a very steep profile gap (Crevasse, 18). This happens.

위와 같이 가파른 틈(28)이 발생된 상태에서 후속 공정으로, 하부전극, 유전 막 및 상부전극을 형성하게 되면, 하부전극(TiN이라 가정)이 틈(18)을 채우지 못하게 되면서 누설전류가 발생하는 원인이 된다.If the lower electrode, the dielectric film and the upper electrode are formed in a subsequent process in the state where the steep gap 28 is generated as described above, the lower electrode (assuming TiN) does not fill the gap 18 and a leakage current is generated. Cause.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 식각정지절연막 식각과정의 스토리지노드콘택스페이서 어택에 의한 틈으로 인해 초래되는 캐패시터의 누설전류를 방지할 수 있는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, a method of manufacturing a semiconductor device that can prevent the leakage current of the capacitor caused by the gap caused by the storage node contact attack during the etching stop insulating film etching process. The purpose is to provide.

상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체 기판 상에 콘택홀을 갖는 제1층간절연막을 형성하는 단계, 상기 콘택홀의 측벽에 스페이서를 형성하는 단계, 상기 콘택홀의 내부에 상기 스페이서에 의해 에워쌓이는 콘택플러그를 형성하는 단계, 상기 콘택플러그를 포함한 전면에 버퍼절연막을 형성하는 단계, 상기 버퍼절연막 상에 상기 스페이서와 동일계열의 물질로 식각정지절연막을 형성하는 단계, 상기 식각정지절연막 상에 제2층간절연막을 형성하는 단계, 상기 제2층간절연막을 식각하여 상기 콘택플러그의 상부를 개방시키는 홀을 형성하는 단계, 상기 홀 아래의 식각정지절연막과 버퍼산화막을 순차적으로 식각하여 적어도 상기 콘택플러그의 표면을 노출시키는 단계, 상기 홀의 내부에 상기 콘택플러그와 연결되는 하부전극을 형성하는 단계, 및 상기 하부전극 상에 유전막과 상부전 극을 차례로 형성하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a semiconductor device according to the present invention for achieving the above object comprises the steps of forming a first interlayer insulating film having a contact hole on a semiconductor substrate, forming a spacer on the sidewall of the contact hole, the spacer inside the contact hole Forming a contact plug enclosed by the contact plug; forming a buffer insulating film on the entire surface including the contact plug; forming an etch stop insulating film on the buffer insulating film by using the same material as the spacer; Forming a second interlayer dielectric layer on the substrate; forming a hole to open the upper portion of the contact plug by etching the second interlayer dielectric layer; and sequentially etching the etch stop insulating layer and the buffer oxide layer under the hole Exposing a surface of the contact plug, the contact plug being connected to the inside of the hole; Forming a negative electrode, and is characterized in that it comprises a step of forming on the lower electrode and then a dielectric film and an upper electrode.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 2a에 도시된 바와 같이, 반도체 기판(31) 상부에 제1층간절연막(32)을 형성한다. 이때, 도시되지 않았지만, 제1층간절연막(32) 형성전에는 잘 알려진 바와 같이, 트랜지스터 및 비트라인과 같은 여러 소자들이 형성될 것이며, 이에 따라 제1층간절연막(32)은 다층 구조의 층간절연막일 수 있다.As shown in FIG. 2A, a first interlayer insulating film 32 is formed on the semiconductor substrate 31. At this time, although not shown, as is well known before the formation of the first interlayer insulating film 32, various elements such as transistors and bit lines will be formed. Accordingly, the first interlayer insulating film 32 may be an interlayer insulating film having a multilayer structure. have.

다음으로, 제1층간절연막(32) 상에 감광막을 이용한 콘택마스크(도시 생략)를 형성한 후, 콘택마스크를 식각배리어로 제1층간절연막(32)을 식각하여 반도체 기판(31)의 표면을 개방시키는 스토리지노드콘택홀(33)을 형성한다. 이때, 스토리지노드콘택홀(33)이 개방되는 반도체 기판(31)은 소스/드레인접합일 수 있다.Next, after forming a contact mask (not shown) using a photoresist film on the first interlayer insulating film 32, the first interlayer insulating film 32 is etched using the contact mask as an etch barrier to etch the surface of the semiconductor substrate 31. The storage node contact hole 33 to be opened is formed. In this case, the semiconductor substrate 31 in which the storage node contact hole 33 is opened may be a source / drain junction.

이어서, 스토리지노드콘택홀(33)의 측벽에 접하는 스토리지노드콘택스페이서(34)를 형성한다. 이때, 스토리지노드콘택스페이서(34)는 스토리지노드콘택홀(33)을 포함한 전면에 실리콘질화막(Silicon nitride, Si3N4)을 증착한 후, 반도체 기판(31)의 표면이 드러나도록 에치백하여 측벽(side wall) 형태로 형성한 것이다.Subsequently, a storage node contact spacer 34 in contact with the sidewall of the storage node contact hole 33 is formed. In this case, the storage node contact spacer 34 deposits silicon nitride (Si 3 N 4 ) on the entire surface including the storage node contact hole 33 and then etches back to expose the surface of the semiconductor substrate 31. It is formed in the form of a side wall (side wall).

다음으로, 스토리지노드콘택스페이서(34)가 형성된 스토리지노드콘택홀(33) 내부에 스토리지노드콘택플러그(35)를 매립시킨다. Next, the storage node contact plug 35 is embedded in the storage node contact hole 33 in which the storage node contact spacer 34 is formed.

이때, 스토리지노드콘택플러그(35)는 스토리지노드콘택스페이서(34)가 형성된 스토리지노드콘택홀(33)을 채울때까지 전면에 폴리실리콘막을 증착한 후, TCMP(Touch Chemical Mechanical Polishing) 공정을 통해 폴리실리콘막을 일부 연마해주고, 연속해서 전면 건식식각을 진행하여 형성한다.At this time, the storage node contact plug 35 deposits a polysilicon film on the front surface until the storage node contact hole 33 in which the storage node contact spacer 34 is formed is deposited, and then the polysilicon layer is subjected to a TCMP (Touch Chemical Mechanical Polishing) process. The silicon film is partially polished, and is formed by performing dry etching on the whole surface continuously.

이어서, 스토리지노드콘택플러그(35)가 형성된 제1층간절연막(32) 상부에 버퍼절연막(36)을 형성한 후, 버퍼절연막(36) 상에 식각정지절연막(37)을 형성한다. 이때, 버퍼절연막(36)은 스토리지노드콘택스페이서와 식각정지절연막 사이의 버퍼 역할을 하는 것으로 PETEOS, BPSG 또는 HDP 산화막 중에서 선택되는 산화막을 500Å∼2000Å 두께로 형성한다. 그리고, 식각정지절연막(37)은 질화막으로 형성한다.Subsequently, after the buffer insulating layer 36 is formed on the first interlayer insulating layer 32 on which the storage node contact plug 35 is formed, an etch stop insulating layer 37 is formed on the buffer insulating layer 36. At this time, the buffer insulating film 36 serves as a buffer between the storage node contact spacer and the etch stop insulating film to form an oxide film selected from PETEOS, BPSG, or HDP oxide film with a thickness of 500 kPa to 2000 kPa. The etch stop insulating film 37 is formed of a nitride film.

이어서, 식각정지절연막(37) 상에 제2층간절연막(38)을 형성한다. 이때, 제2층간절연막(38)은 스토리지노드가 형성될 3차원 구조를 제공하기 위한 절연막('SN 절연막'이라고도 함)으로서, PSG를 먼저 증착한 후 PE-TEOS를 증착하여 PE-TEOS/PSG의 이중층 구조로 형성한다.Subsequently, a second interlayer insulating film 38 is formed on the etch stop insulating film 37. In this case, the second interlayer insulating film 38 is an insulating film (also referred to as an 'SN insulating film') for providing a three-dimensional structure in which a storage node is to be formed. It is formed in a double layer structure.

다음으로, 제2층간절연막(38) 상에 하드마스크폴리실리콘(39)을 형성한다.Next, a hard mask polysilicon 39 is formed on the second interlayer insulating film 38.

도 2b에 도시된 바와 같이, 하드마스크폴리실리콘(39) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 마스크(40)를 형성한다. 이때, 마스크(40)는 'SN 마스크'라고도 한다. 그리고, 하드마스크폴리실리콘(39)은 ArF 감광막의 낮은 두께로 인한 식각마진 부족을 해결할 수 있는 물질이다. 따라서, 마스크(40)로 사용되 는 감광막은 ArF 감광막이다.As shown in FIG. 2B, a photosensitive film is applied on the hard mask polysilicon 39 and patterned by exposure and development to form a mask 40. In this case, the mask 40 is also referred to as an 'SN mask'. In addition, the hard mask polysilicon 39 is a material that can solve the lack of etching margin due to the low thickness of the ArF photosensitive film. Therefore, the photosensitive film used as the mask 40 is an ArF photosensitive film.

다음으로, 마스크(40)를 식각배리어로 하여 하드마스크폴리실리콘(39)을 식각한다. 이때, 하드마스크폴리실리콘(39) 식각시 Cl2/HBr 가스조합을 사용하며, 이러한 가스조합을 사용하면 ArF 감광막인 마스크(40)의 변형이 없으며, ArF 감광막의 낮은 두께로 인한 식각마진 부족을 해결할 수 있는 물질이다. 참고로, 80nm급의 스토리지노드는 20000Å 이상의 높이를 가질뿐만 아니라 ArF 감광막을 사용하므로 플루오린 계열의 플라즈마를 이용할 경우 패턴 변형이 발생한다.Next, the hard mask polysilicon 39 is etched using the mask 40 as an etching barrier. In this case, when etching the hard mask polysilicon 39, a Cl 2 / HBr gas combination is used. When the gas combination is used, there is no deformation of the mask 40, which is an ArF photosensitive film, and an insufficient etching margin due to the low thickness of the ArF photosensitive film. It is a substance that can be solved. For reference, a storage node of 80nm class has a height of more than 20000Å and uses an ArF photosensitive film, so pattern deformation occurs when using a fluorine-based plasma.

더불어, Cl2/HBr 가스조합에 선택비를 높이고 프로파일을 수직하게 유지하기 위해 O2, N2, 또는 O2/N2 중에서 선택되는 가스를 첨가가스로 추가한다.In addition, a gas selected from O 2 , N 2 , or O 2 / N 2 is added as an additive gas to increase the selectivity and maintain the profile vertical to the Cl 2 / HBr gas combination.

도 2c에 도시된 바와 같이, 마스크(40)를 스트립한 후 하드마스크폴리실리콘(39)을 식각배리어로 제2층간절연막(38)을 식각하여 스토리지노드가 형성될 3차원 구조의 홀(41)을 형성한다. As shown in FIG. 2C, after the mask 40 is stripped, the second interlayer insulating layer 38 is etched using the hard mask polysilicon 39 as an etch barrier to form a storage node in which a storage node is formed. To form.

여기서, 홀(41)의 형성은 마스크(40)를 스트립한 후에 진행하는데, 마스크(40)를 스트립하지 않는 경우에는 제2층간절연막(38) 식각시 감광막에 의한 폴리머 형성의 가능성이 있고, 폴리머는 홀(41)의 바텀(Bottom) CD 감소와 홀 휨현상(Hole Bending)을 유발하게 된다. Here, the hole 41 is formed after the mask 40 is stripped. If the mask 40 is not stripped, there is a possibility of forming a polymer by the photosensitive film when the second interlayer insulating film 38 is etched. This causes the bottom CD of the hole 41 and hole bending.

따라서, 하드마스크폴리실리콘(39) 식각후에 반드시 마스크(40)를 제거하기 위한 스트립공정을 진행하고, 더불어 하드마스크폴리실리콘(39) 식각시 발생된 폴리머를 완전히 제거하기 위해 습식세정을 추가로 진행한다.Therefore, after etching the hard mask polysilicon 39, the strip process is necessarily performed to remove the mask 40, and in addition, wet cleaning is further performed to completely remove the polymer generated during the hard mask polysilicon 39 etching. do.

그리고, 홀(41) 형성을 위한 제2층간절연막(38)의 식각 공정은, 플루오린계 가스를 주로 하는 플라즈마를 이용하여 식각하며, 플루오린계 플라즈마는 C와 F 비율이 높은 C4F6, C4F8 또는 C4F4 중에서 선택되고, 폴리머 제거가 용이하도록 산소 가스를 첨가하고, 프로파일 개선을 위해 C3F8을 첨가가스로 추가한다. The etching process of the second interlayer insulating film 38 for forming the holes 41 is etched using a plasma mainly containing a fluorine-based gas, and the fluorine-based plasma is C 4 F 6 , C having a high C and F ratio. Choose from 4 F 8 or C 4 F 4 , add oxygen gas to facilitate polymer removal, and add C 3 F 8 as additive gas to improve profile.

도 2d에 도시된 바와 같이, 하드마스크폴리실리콘(39)을 제거한다. 이때, 하드마스크폴리실리콘(39)은 Cl2/HBr을 주로 하는 플라즈마를 이용하여 제거한다.As shown in FIG. 2D, the hard mask polysilicon 39 is removed. At this time, the hard mask polysilicon 39 is removed using a plasma mainly containing Cl 2 / HBr.

이어서, 제2층간절연막(38) 식각시 식각스톱층 역할을 했던 식각정지절연막(37)을 식각한다. 위와 같은 식각정지절연막(37)의 식각은 불소를 주로 하는 가스를 사용하여 식각하는데, 예를 들어, CHF4 베이스의 가스를 이용하여 진행한다.Subsequently, the etch stop insulating layer 37, which served as an etch stop layer during etching of the second interlayer insulating layer 38, is etched. The etching of the etch stop insulating film 37 as described above is etched using a gas mainly composed of fluorine, for example, by using a gas of CHF 4 base.

이러한 식각정지절연막(37) 식각시 하부에는 버퍼산화막(36)이 존재하므로 스토리지노드콘택스페이서의 어택이 방지된다.When the etch stop insulating layer 37 is etched, the buffer oxide layer 36 is disposed at the lower portion thereof, thereby preventing attack of the storage node contact spacer.

다음으로, 식각정지절연막(37) 아래의 버퍼산화막(36)을 식각하여 스토리지노드콘택플러그(35)의 표면을 노출시킨다. 이때, 버퍼산화막(36)의 식각은 질화막에 대한 선택비가 높은 가스, 예를 들어 C4F8, C4F6 또는 C3F8 중에서 선택된 어느 하나를 주로 하는 식각가스를 이용하여 스토리지노드콘택플러그(35) 및 스토리지노드콘택스페이서(34)의 어택없이 버퍼산화막(36)만을 식각한다. 한편, 버퍼산화막(36) 식각시 홀(41) 아래의 제1층간절연막(32)이 일부 식각될 수 있으나, 스토리지노드콘택플러그(35) 및 스토리지노드콘택스페이서(34)는 식각되지 않는다.Next, the buffer oxide layer 36 under the etch stop insulating layer 37 is etched to expose the surface of the storage node contact plug 35. In this case, the etching of the buffer oxide layer 36 may include a storage node contact using a gas having a high selectivity to the nitride layer, for example, an etching gas mainly selected from C 4 F 8 , C 4 F 6, or C 3 F 8 . Only the buffer oxide layer 36 is etched without attack of the plug 35 and the storage node contact spacer 34. Meanwhile, when the buffer oxide layer 36 is etched, the first interlayer dielectric layer 32 under the hole 41 may be partially etched, but the storage node contact plug 35 and the storage node contact spacer 34 are not etched.

도 2e에 도시된 바와 같이, 하부전극 분리(Storage node isolation) 공정을 진행하여 홀(41)의 내부에 스토리지노드콘택플러그(35)와 연결되는 TiN 하부전극(42)을 형성한다. As illustrated in FIG. 2E, a storage node isolation process is performed to form a TiN lower electrode 42 connected to the storage node contact plug 35 in the hole 41.

상기 TiN 하부전극(42)을 형성하기 위한 하부전극 분리 공정은, 홀(41)을 포함한 제2층간절연막(38) 상에 CVD, PVD 또는 ALD 방법을 이용하여 TiN을 증착하고, 홀(41)을 제외한 제2층간절연막(38)의 표면 상부에 형성된 TiN을 화학적기계적연마(CMP) 또는 에치백으로 제거하여 TiN 하부전극(42)을 형성하는 것이다. 여기서, 화학적기계적연마 또는 에치백 공정시에 연마재나 식각된 입자 등의 파티클이 TiN 하부전극(42)의 내부에 부착되는 등의 우려가 있으므로, 스텝커버리지 특성이 좋은 감광막으로 홀(41)의 내부를 모두 채운 후에, 제2층간절연막(38)의 표면이 노출될 때까지 TiN을 화학적기계적연마 또는 에치백을 수행하고, 감광막을 애싱(ashing)하여 제거하는 것이 좋다. In the lower electrode separation process for forming the TiN lower electrode 42, TiN is deposited on the second interlayer insulating layer 38 including the hole 41 by CVD, PVD, or ALD, and the hole 41 is formed. The TiN lower electrode 42 is formed by removing TiN formed on the upper surface of the second interlayer insulating film 38 except for using chemical mechanical polishing (CMP) or etch back. Here, since the particles such as abrasives or etched particles may adhere to the inside of the TiN lower electrode 42 during chemical mechanical polishing or etch back process, the inside of the hole 41 is a photosensitive film having good step coverage characteristics. After filling all of them, it is preferable to perform chemical mechanical polishing or etch back of TiN until the surface of the second interlayer insulating film 38 is exposed, and to remove the ash by ashing the photosensitive film.

다음으로, TiN 하부전극(42) 상에 유전막(43)과 TiN 상부전극(44)을 순차적으로 형성하여 캐패시터를 완성한다. 이때, 유전막(43)은 ONO, HfO2, Al2O3 또는 Ta2O5 중에서 선택되며, TiN 상부전극(44)은 CVD, PVD 또는 ALD 방법을 이용한다.Next, the dielectric film 43 and the TiN upper electrode 44 are sequentially formed on the TiN lower electrode 42 to complete the capacitor. In this case, the dielectric film 43 is selected from ONO, HfO 2 , Al 2 O 3 or Ta 2 O 5 , and the TiN upper electrode 44 uses a CVD, PVD or ALD method.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 스토리지노드콘택플러그 주변의 스토리지노드콘택스페이서 어택을 근본적으로 방지하므로써 누설전류소스를 제거하여 캐패시터의 수율을 향상시킬 수 있는 효과가 있다.The present invention described above has an effect of improving the yield of the capacitor by eliminating the leakage current source by essentially preventing the storage node contact spacer attack around the storage node contact plug.

Claims (13)

반도체 기판 상에 콘택홀을 갖는 제1층간절연막을 형성하는 단계;Forming a first interlayer insulating film having a contact hole on the semiconductor substrate; 상기 콘택홀의 측벽에 스페이서를 형성하는 단계;Forming a spacer on sidewalls of the contact hole; 상기 콘택홀의 내부에 상기 스페이서에 의해 에워쌓이는 콘택플러그를 형성하는 단계;Forming a contact plug surrounded by the spacer in the contact hole; 상기 콘택플러그를 포함한 전면에 버퍼절연막을 형성하는 단계;Forming a buffer insulating film on the entire surface of the contact plug; 상기 버퍼절연막 상에 상기 스페이서와 동일계열의 물질로 식각정지절연막을 형성하는 단계;Forming an etch stop insulating film on the buffer insulating film using a material in the same series as the spacer; 상기 식각정지절연막 상에 제2층간절연막을 형성하는 단계;Forming a second interlayer insulating film on the etch stop insulating film; 상기 제2층간절연막을 식각하여 상기 콘택플러그의 상부를 개방시키는 홀을 형성하는 단계;Etching the second interlayer insulating film to form a hole for opening an upper portion of the contact plug; 상기 홀 아래의 식각정지절연막과 버퍼산화막을 순차적으로 식각하여 적어도 상기 콘택플러그의 표면을 노출시키는 단계; Sequentially etching the etch stop insulating film and the buffer oxide film under the hole to expose at least the surface of the contact plug; 상기 홀의 내부에 상기 콘택플러그와 연결되는 하부전극을 형성하는 단계; 및Forming a lower electrode connected to the contact plug in the hole; And 상기 하부전극 상에 유전막과 상부전극을 차례로 형성하는 단계Sequentially forming a dielectric film and an upper electrode on the lower electrode 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 버퍼절연막은,The buffer insulating film, PETEOS, BPSG 또는 HDP 산화막 중에서 선택되는 산화막으로 형성하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device formed of an oxide film selected from PETEOS, BPSG or HDP oxide films. 제2항에 있어서,The method of claim 2, 상기 버퍼절연막은,The buffer insulating film, 500Å∼2000Å 두께로 형성하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device, which is formed to a thickness of 500 kV to 2000 kV. 제1항에 있어서,The method of claim 1, 상기 홀 아래의 버퍼절연막을 식각하는 단계는,Etching the buffer insulating layer under the hole, C4F6, C4F8, C3F8 또는 C5F8 중에서 선택되는 어느 하나의 제1가스를 사용하는 반도체소자의 제조 방법.A method for manufacturing a semiconductor device using any one of the first gases selected from C 4 F 6 , C 4 F 8 , C 3 F 8, or C 5 F 8 . 제4항에 있어서,The method of claim 4, wherein 상기 제1가스에 CH2F2 또는 O2 중에서 선택되는 제2가스를 첨가하는 반도체소 자의 제조 방법.The method of manufacturing a semiconductor device to add a second gas selected from CH 2 F 2 or O 2 to the first gas. 제1항에 있어서,The method of claim 1, 상기 홀 아래의 버퍼절연막을 식각하는 단계는,Etching the buffer insulating layer under the hole, C2F6 가스를 주식각가스로 이용하고, 상기 C2F6 가스에 O2를 첨가하는 반도체소자의 제조 방법.Using a C 2 F 6 gas to each gas CO and method for manufacturing a semiconductor device of the addition of O 2 to the C 2 F 6 gas. 제1항에 있어서,The method of claim 1, 상기 버퍼산화막 식각후에,After etching the buffer oxide layer, 콘택저항을 개선할 목적으로 LET를 진행하는 단계를 더 포함하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device further comprising the step of performing a LET for the purpose of improving the contact resistance. 제7항에 있어서,The method of claim 7, wherein 상기 LET는,The LET is, 식각가스를 NF3/He/O2 베이스의 플라즈마를 이용하여 10Å∼100Å의 식각타겟으로 진행하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device in which the etching gas is advanced to an etching target of 10 Pa to 100 Pa using NF 3 / He / O 2 base plasma. 제1항에 있어서,The method of claim 1, 상기 홀을 형성하는 단계는,Forming the hole, 상기 제2층간절연막 상에 하드마스크폴리실리콘을 형성하는 단계;Forming a hard mask polysilicon on the second interlayer insulating film; 상기 하드마스크폴리실리콘 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 마스크를 형성하는 단계;Forming a mask by applying a photoresist film on the hard mask polysilicon and patterning it by exposure and development; 상기 마스크를 식각배리어로 하여 상기 하드마스크폴리실리콘을 식각하는 단계;Etching the hard mask polysilicon using the mask as an etching barrier; 상기 마스크를 스트립하는 단계;Stripping the mask; 상기 하드마스크폴리실리콘을 식각배리어로 하여 상기 제2층간절연막을 식각하여 상기 홀을 형성하는 단계; 및Etching the second interlayer dielectric layer using the hard mask polysilicon as an etching barrier to form the holes; And 상기 하드마스크폴리실리콘을 제거하는 단계Removing the hardmask polysilicon 를 포함하는 반도체소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제9항에 있어서,The method of claim 9, 상기 하드마스크폴리실리콘을 식각하는 단계는,Etching the hard mask polysilicon, Cl2/HBr 가스조합을 사용하여 식각하며, 상기 Cl2/HBr 가스조합에 O2, N2, 또는 O2/N2 중에서 선택되는 가스를 첨가가스로 추가하는 반도체소자의 제조 방법.Cl 2 / HBr, and etching using a gas combination, method of producing a semiconductor device to add to the Cl 2 / HBr gas combination of O 2, N 2, or O 2 / N 2 gas added gas is selected from the. 제9항에 있어서,The method of claim 9, 상기 제2층간절연막을 식각하는 단계는,The etching of the second interlayer insulating film may include: C4F6, C4F8 또는 C4F4 중에서 선택되는 플라즈마를 사용하고, 산소 가스 및 C3F8을 첨가가스로 추가하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device, wherein an oxygen gas and C 3 F 8 are added as an additive gas by using a plasma selected from C 4 F 6 , C 4 F 8, or C 4 F 4 . 제9항에 있어서,The method of claim 9, 상기 하드마스크폴리실리콘을 제거하는 단계는,Removing the hard mask polysilicon, Cl2/HBr을 주로 하는 플라즈마를 이용하여 제거하는 반도체소자의 제조 방법.A method for manufacturing a semiconductor device, wherein the semiconductor element is removed using plasma mainly containing Cl 2 / HBr. 제1항에 있어서,The method of claim 1, 상기 홀 아래의 식각정지절연막을 식각하는 단계는,Etching the etch stop insulating film under the hole, CHF3 베이스의 가스를 이용하여 식각하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device that is etched using a CHF 3 base gas.
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