KR20070002556A - Shift register and liquid crystal display using the same - Google Patents

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Abstract

A shift register and a liquid crystal display device using the same are provided to improve reliability of a gate driving circuit by stabilizing a gate output waveform by enhancing output characteristic of a Q node. A shift register includes plural stages. Each of the stages receives a high driving voltage(VDD), a low driving voltage(VSS), a start pulse(Vst), a clock signal, a previous stage output signal, and a next stage output signal. The stage is driven by the start pulse or the previous stage output signal and outputs the clock signal as an output signal through a Q node. The stage is reset by the next stage output signal and discharges the output signal through a QB node. The stages are connected to the respective gate lines. The Q nodes of the stages, except for an n-th stage, are charged with the high driving voltage, and the Q node of the stage, which is connected to the n-th gate line, is charged with the start pulse or the previous stage output signal.

Description

쉬프트 레지스터와 이를 이용한 액정표시장치{SHIFT REGISTER AND LIQUID CRYSTAL DISPLAY USING THE SAME}SHIFT REGISTER AND LIQUID CRYSTAL DISPLAY USING THE SAME}

도 1은 종래의 액정표시장치를 나타내는 도면.1 is a view showing a conventional liquid crystal display device.

도 2는 종래의 게이트 구동회로를 나타내는 도면.2 is a view showing a conventional gate driving circuit.

도 3은 도 2의 스테이지 회로 구성을 나타내는 도면.3 is a diagram illustrating a stage circuit configuration of FIG. 2.

도 4는 도 3 및 도 5에 도시된 회로도의 구동 파형을 나타내는 도면.4 shows driving waveforms of the circuit diagrams shown in FIGS. 3 and 5;

도 5는 도 2의 스테이지 회로 구성의 다른 예를 나타내는 도면.5 is a diagram illustrating another example of the stage circuit configuration of FIG. 2.

도 6은 본 발명에 따른 쉬프트 레지스터를 나타내는 도면.6 illustrates a shift register in accordance with the present invention.

도 7a는 도 6의 n번째 게이트라인에 연결되는 다이오드 구조의 스테이지 회로 구성 중에서 Q 노드를 개략적으로 나타내는 도면.FIG. 7A schematically illustrates a Q node in a stage circuit configuration of a diode structure connected to the nth gate line of FIG. 6; FIG.

도 7b는 도 6에서 고전위 구동전압(Vdd)으로 충전되는 스테이지의 Q 노드를 개략적으로 나타내는 도면.FIG. 7b schematically illustrates a Q node of a stage charged with a high potential drive voltage Vdd in FIG. 6; FIG.

도 8은 도 6에서 고전위 구동전압(Vdd)으로 충전되는 스테이지의 회로 구성을 나타내는 도면.FIG. 8 is a diagram illustrating a circuit configuration of a stage charged with a high potential driving voltage Vdd in FIG. 6.

도 9a 및 도 9b는 도 8 및 도 10에 도시된 회로도의 구동 파형을 나타내는 도면.9A and 9B show driving waveforms of the circuit diagrams shown in FIGS. 8 and 10.

도 10은 도 6의 n번째 게이트라인에 연결되는 다이오드 구조의 스테이지 회로 구성을 나타내는 도면.FIG. 10 is a diagram illustrating a stage circuit configuration of a diode structure connected to the n-th gate line of FIG. 6. FIG.

<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing

11 : 데이터 구동회로 12 : 게이트 구동회로11 data driving circuit 12 gate driving circuit

13 : 액정표시패널13 liquid crystal display panel

본 발명은 액정표시장치에 관한 것으로, 특히 게이트 구동회로의 충전 특성과 신뢰성을 향상시킬 수 있는 쉬프트 레지스터와 이를 이용한 액정표시장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display, and more particularly, to a shift register capable of improving charging characteristics and reliability of a gate driving circuit and a liquid crystal display using the same.

액정표시장치는 사무기기의 표시소자부터 컴퓨터의 모니터, 나아가 최근의 공정기술과 구동기술의 발전에 힘입어 대화면의 텔레비전(Television)에 이르기까지 광범위하게 이용되고 있는 평판 표시장치이다. 이러한 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시장치는 액정셀들이 매트릭스 형태로 배열된 액정표시패널과, 액정표시패널을 구동하기 위한 구동 회로를 구비한다.Liquid crystal displays are widely used in display devices of office equipment, monitors of computers, and even large-screen televisions with the recent development of process and driving technologies. Such a liquid crystal display device displays an image by adjusting the light transmittance of the liquid crystal using an electric field. To this end, the liquid crystal display device includes a liquid crystal display panel in which liquid crystal cells are arranged in a matrix, and a driving circuit for driving the liquid crystal display panel.

도 1을 참조하면, 종래의 액정표시장치는 m×n개의 액정셀들(Clc)이 매트릭 스 타입으로 배열되고 m개의 데이터라인들(D1 내지 Dm)과 n개의 게이트라인들(G1 내지 Gn)이 교차되며 그 교차부에 박막 트랜지스터(TFT)가 접속된 액정표시패널(13)과, 액정표시패널(13)의 데이터라인들(D1 내지 Dm)에 데이터를 공급하는 데이터 구동회로(11)와, 게이트라인들(G1 내지 Gn)에 스캔 펄스를 공급하는 게이트 구동회로(12)를 구비한다.Referring to FIG. 1, in the conventional LCD, m × n liquid crystal cells Clc are arranged in a matrix type, m data lines D1 to Dm and n gate lines G1 to Gn. Intersecting the liquid crystal display panel 13 to which the thin film transistor TFT is connected, and the data driving circuit 11 to supply data to the data lines D1 to Dm of the liquid crystal display panel 13. And a gate driving circuit 12 supplying a scan pulse to the gate lines G1 to Gn.

액정표시패널(13)은 박막 트랜지스터 어레이가 형성된 박막 트랜지스터 기판과 컬러 필터 어레이가 형성된 컬러 필터 기판이 액정 층을 사이에 두고 합착 되어 형성된다. 이 액정표시패널(13)의 박막 트랜지스터 기판에 형성된 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)은 상호 직교 된다. 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)의 교차부에 접속된 박막 트랜지스터(TFT)는 게이트라인(G1 내지 Gn)의 스캔 펄스에 응답하여 데이터라인(D1 내지 Dn)을 통해 공급된 데이터 전압을 액정셀(Clc)의 화소 전극에 공급하게 된다. 컬러 필터 기판에는 블랙 매트릭스, 컬러 필터 및 공통 전극 등이 형성된다. 이에 따라, 액정셀(Clc)은 화소 전극에 공급된 데이터 전압과, 공통 전극에 공급된 공통 전압과의 전위차에 의해 유전 이방성을 갖는 액정이 회전하여 광 투과율을 조절하게 된다. 그리고 액정표시패널(13)의 박막트랜지스터 기판과 컬러 필터 기판상에는 광축이 직교하는 편광판이 부착되고, 액정 층과 접하는 내측면 상에는 액정의 프리틸트각을 결정하는 배향막이 더 형성된다. 또한, 액정셀(Clc) 각각에는 스토리지 캐패시터(Cst)가 더 형성된다. 스토리지 캐패시터(Cst)는 화소 전극과 전단 게이트라인 사이에 형성되거나, 화소 전극과 도시하지 않은 공통 라인 사이에 형성되어 액정셀 (Clc)에 충전된 데이터 전압을 일정하게 유지시킨다.The liquid crystal display panel 13 is formed by bonding a thin film transistor substrate on which a thin film transistor array is formed and a color filter substrate on which a color filter array is formed, with the liquid crystal layer interposed therebetween. The data lines D1 to Dm and the gate lines G1 to Gn formed on the thin film transistor substrate of the liquid crystal display panel 13 are perpendicular to each other. The thin film transistor TFT connected to the intersection of the data lines D1 to Dm and the gate lines G1 to Gn may connect the data lines D1 to Dn in response to a scan pulse of the gate lines G1 to Gn. The supplied data voltage is supplied to the pixel electrode of the liquid crystal cell Clc. A black matrix, a color filter, a common electrode, and the like are formed on the color filter substrate. Accordingly, in the liquid crystal cell Clc, the liquid crystal having dielectric anisotropy is rotated to adjust the light transmittance by a potential difference between the data voltage supplied to the pixel electrode and the common voltage supplied to the common electrode. On the thin film transistor substrate and the color filter substrate of the liquid crystal display panel 13, a polarizing plate having an optical axis orthogonal to each other is attached, and an alignment layer for determining the pretilt angle of the liquid crystal is further formed on the inner side of the liquid crystal layer. In addition, a storage capacitor Cst is further formed in each of the liquid crystal cells Clc. The storage capacitor Cst is formed between the pixel electrode and the front gate line, or is formed between the pixel electrode and a common line (not shown) to keep the data voltage charged in the liquid crystal cell Clc constant.

데이터 구동회로(11)는 입력된 디지털 비디오 데이터를 감마 전압을 이용하여 아날로그 데이터 전압으로 변환하고 데이터라인들(D1 내지 Dm)에 공급한다.The data driving circuit 11 converts the input digital video data into an analog data voltage using a gamma voltage and supplies it to the data lines D1 to Dm.

게이트 구동회로(12)는 스캔 펄스를 게이트라인들(G1 내지 Gn)에 순차적으로 공급하여 데이터가 공급될 액정셀(Clc)의 수평 라인을 선택한다.The gate driving circuit 12 sequentially supplies scan pulses to the gate lines G1 to Gn to select a horizontal line of the liquid crystal cell Clc to which data is to be supplied.

구체적으로, 게이트 구동회로(12)는 도 2에 도시된 바와 같이 게이트라인들(G1 내지 Gn)에 순차적으로 스캔 펄스를 공급하기 위하여 스타트펄스(Vst) 입력 라인에 종속적으로 접속된 스테이지들을 포함한다. 도 2에 도시된 스테이지에는 고전위 및 저전위 구동전압(Vdd, Vss)과 함께 클럭신호(CLK)가 공통으로 공급되고, 스타트펄스(Vst) 또는 이전 단 및 다음 단 스테이지의 출력신호가 공급된다. 각 스테이지의 출력신호는 다음 단 스테이지의 시작 신호 및 이전 단 스테이지의 리셋 신호로 작용한다. 각 스테이지들의 회로 구성은 동일하며, 클럭신호(CLK)로는 위상이 서로 다른 적어도 2개의 클럭신호가 공급된다.Specifically, the gate driving circuit 12 includes stages that are dependently connected to the start pulse Vst input line to sequentially supply scan pulses to the gate lines G1 to Gn as shown in FIG. 2. . The clock signal CLK is commonly supplied to the stage shown in FIG. 2 together with the high potential and low potential driving voltages Vdd and Vss, and the output signals of the start pulse Vst or the previous stage and the next stage are supplied. . The output signal of each stage serves as a start signal of the next stage and a reset signal of the previous stage. The circuit configuration of each stage is the same, and at least two clock signals having different phases are supplied to the clock signal CLK.

도 3 및 도 5는 도 2에 도시된 제1 스테이지의 회로 구성의 예를 나타낸다.3 and 5 show an example of the circuit configuration of the first stage shown in FIG.

도 3을 참조하면, 제1 스테이지는 Q 노드의 제어에 의해 제1 클럭 신호(CLK1)를 첫 번째 게이트라인(GL1)으로 출력하는 풀-업 트랜지스터(T6)와 QB 노드의 제어에 의해 저전위 구동전압(Vss)을 첫 번째 게이트라인(GL1)으로 출력하는 풀-다운 트랜지스터(T7)로 구성된 출력 버퍼와, Q 노드와 QB 노드를 제어하는 제1 내지 제5a 트랜지스터(T1 내지 T5a)로 구성된 제어부를 구비한다. 이러한 제1 스테이지에는 고전위 구동전압 및 저전위 구동전압(Vdd, Vss)과 스타트 펄스(Vst)가 공 급되고, 도 4에 도시된 바와 같이 위상이 서로 다른 제1 및 제2 클럭 신호(CLK1, CLK2)가 공급된다. 이하, 제1 스테이지의 동작 과정을 도 4에 도시된 구동 파형을 참조하여 상세히 설명하기로 한다.Referring to FIG. 3, the first stage has a low potential under the control of the QB node and the pull-up transistor T6 that outputs the first clock signal CLK1 to the first gate line GL1 under the control of the Q node. An output buffer consisting of a pull-down transistor T7 for outputting a driving voltage Vss to the first gate line GL1, and first to fifth a transistors T1 to T5a for controlling the Q node and the QB node. A control unit is provided. The first stage is supplied with the high potential driving voltage, the low potential driving voltages Vdd and Vss, and the start pulse Vst, and the first and second clock signals CLK1 having different phases as shown in FIG. 4. , CLK2) is supplied. Hereinafter, an operation process of the first stage will be described in detail with reference to the driving waveform shown in FIG. 4.

도 4를 참조하면, A 기간에서 스타트 펄스(Vst)의 하이 전압에 의해 제1 트랜지스터(T1)가 턴-온되어 고전위 구동전압(Vdd)의 하이 전압이 Q 노드로 프리-차지된다. Q 노드로 프리-차지된 하이 전압에 의해 풀-업 트랜지스터(T6)가 턴-온되어 제1 클럭 신호(CLK1)의 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트라인(GL1)에 공급된다. 이때, 스타트 펄스(Vst)의 하이 전압에 따라 턴-온된 제5 트랜지스터(T5)와 Q 노드의 하이 전압에 따라 턴-온된 제5a 트랜지스터(T5a)에 의해 QB 노드는 로우 전압 상태가 되어 제3 및 풀-다운 트랜지스터(T3, T7)가 턴-오프된다.Referring to FIG. 4, in the period A, the first transistor T1 is turned on by the high voltage of the start pulse Vst, and the high voltage of the high potential driving voltage Vdd is pre-charged to the Q node. The pull-up transistor T6 is turned on by the high voltage pre-charged to the Q node, and the low voltage of the first clock signal CLK1 is supplied to the first gate line GL1 as the output signal Vg_out1. . At this time, the QB node is in a low voltage state by the fifth transistor T5 turned on according to the high voltage of the start pulse Vst and the fifth a transistor T5a turned on according to the high voltage of the Q node. And the pull-down transistors T3 and T7 are turned off.

B 기간에서 스타트 펄스(Vst)의 로우 전압에 의해 제1 트랜지스터(T1)가 턴-오프되므로 Q 노드는 하이 전압 상태로 플로팅되고, 풀-업 트랜지스터(T6)는 턴-온 상태를 유지한다. 이때, 제1 클럭 신호(CLK1)의 하이 전압에 의해 Q 노드는 풀-업 트랜지스터(T6)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 A 기간보다 더 높은 전압으로 충전된다. 이에 따라, 풀-업 트랜지스터(T6)가 확실하게 턴-온됨으로써 제1 클럭 신호(CLK1)의 하이 전압이 출력 신호(Vg_out1)로 첫 번째 게이트라인(GL1)에 빠르게 공급된다. 한편, Q 노드에 의해 턴-온된 제5a 트랜지스터(T5a)를 통해 방전된 QB 노드는 로우 전압 상태를 유지한다.Since the first transistor T1 is turned off by the low voltage of the start pulse Vst in the period B, the Q node is floated to a high voltage state, and the pull-up transistor T6 remains turned on. At this time, due to the high voltage of the first clock signal CLK1, the Q node is bootstrapping due to the parasitic capacitance formed by the overlap of the gate electrode and the drain electrode of the pull-up transistor T6, and is higher than the period A. Charged to voltage. Accordingly, the pull-up transistor T6 is reliably turned on so that the high voltage of the first clock signal CLK1 is quickly supplied to the first gate line GL1 as the output signal Vg_out1. Meanwhile, the QB node discharged through the 5a transistor T5a turned on by the Q node maintains a low voltage state.

C 기간에서는 다음 스테이지 게이트 출력 신호(Vg_out2)의 하이 전압에 의해 제3a 트랜지스터(T3a)가 턴-온되고, 제2 클럭 신호(CLK2)의 하이 전압에 의해 턴-온된 제4 트랜지스터(T4)를 통해 고전위 구동전압(Vdd)이 공급되어 QB 노드는 하이 전압 상태가 되고 제3 및 풀-다운 트랜지스터(T3, T7)를 턴-온시킨다. 턴-온된 제3 및 제3a 트랜지스터에 의해 Q 노드는 빠르게 방전되고, 턴-온된 풀-다운 트랜지스터(T7)에 의해 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트라인(GL1)에 공급된다.In the C period, the third transistor T3a is turned on by the high voltage of the next stage gate output signal Vg_out2 and the fourth transistor T4 turned on by the high voltage of the second clock signal CLK2. The high potential driving voltage Vdd is supplied to turn the QB node into a high voltage state and turn on the third and pull-down transistors T3 and T7. The Q node is quickly discharged by the turned-on third and third a transistors, and a low voltage is supplied to the first gate line GL1 as the output signal Vg_out1 by the turned-on pull-down transistor T7.

D 기간에서는 C 기간에서 하이 전압 상태로 플로팅된 QB 노드가 플로팅 상태를 유지하여 제3 및 풀-다운 트랜지스터(T3 및 T7)를 턴-온시킨다. 이로 인해 Q 노드는 방전되어 로우 전압 상태를 유지하고 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트라인(GL1)에 공급된다. 다음 프레임에서 스타트 펄스(Vst)가 공급될 때까지 출력 신호(Vg_out1)는 D 기간의 로우 전압 상태를 유지한다.In the D period, the QB node floated to the high voltage state in the C period maintains the floating state to turn on the third and pull-down transistors T3 and T7. As a result, the Q node is discharged to maintain the low voltage state, and the low voltage is supplied to the first gate line GL1 as the output signal Vg_out1. The output signal Vg_out1 maintains the low voltage state of the D period until the start pulse Vst is supplied in the next frame.

제1 스테이지 외의 다른 스테이지들은 회로 구성이 동일하고, 스타트 펄스(Vst) 대신 이전 단 스테이지의 출력 신호를 공급받는다.The stages other than the first stage have the same circuit configuration and are supplied with the output signal of the previous stage instead of the start pulse Vst.

도 5는 제1 트랜지스터(T1)가 스타트 펄스(Vst) 또는 이전 단 스테이지 출력 신호에 의해 턴-온되어 도 3에서 고전위 구동전압(Vdd)의 하이 전압으로 Q 노드를 충전시켰던 것과는 달리 스타트 펄스(Vst) 또는 이전 단 스테이지의 하이 전압으로 Q 노드를 턴-온시키는 다이오드 구조이다. 나머지 회로 구성과 구동 파형은 도 3 및 도 4와 동일하다.FIG. 5 shows a start pulse unlike the first transistor T1 is turned on by a start pulse Vst or a previous stage output signal to charge a Q node with a high voltage of the high potential driving voltage Vdd in FIG. 3. (Vst) or diode structure that turns on the Q node with the high voltage of the previous stage. The remaining circuit configuration and drive waveforms are the same as in FIGS. 3 and 4.

도 3의 회로에서는, 이전 단 스테이지의 출력 신호가 제1 트랜지스터(T1)의 게이트 전극에만 인가되지만, 도 5의 회로에서는, 제1 트랜지스터(T1)의 게이트 전 극에 인가되어 제1 트랜지스터(T1)를 턴-온시킬 뿐만아니라, 제1 트랜지스터(T1)를 통해 Q 노드를 충전시킨다. 이로 인해, 현재 스테이지의 Q 노드 충전은 이전 스테이지의 풀-업 트랜지스터(T6)에 부하로 작용하여 이전 스테이지의 출력 특성에 저하가 발생할 수 있다. 따라서, 고해상도 및 대형 액정표시장치에서는 도 3의 회로를 적용하는 것이 유리하다. 하지만, 내장 게이트 구동회로를 구동하는 중에 주변의 전기적 간섭에 의한 노이즈가 게이트라인에 발생할 수 있다. 도 3에서 이러한 노이즈는 현재 단 스테이지의 출력 신호가 다음 단 스테이지의 시작 신호로 작용함으로써 다음 단 스테이지로 전파되어 구동 회로의 신뢰성을 저하시킨다. 즉, 노이즈에 의해 제1 트랜지스터(T1)가 턴-온이 되었을 때에도 고전위 구동전압(Vdd)에 의해 Q 노드가 충전된다. 이에 반해, 도 5에서는 노이즈가 제1 트랜지스터(T1)를 턴-온시키고, Q 노드 충전 소스로도 작용해야 하기 때문에 이전 스테이지의 노이즈에 의한 Q 노드 간섭이 도 3에 비해 상대적으로 적다.In the circuit of FIG. 3, the output signal of the previous stage is applied only to the gate electrode of the first transistor T1. In the circuit of FIG. 5, the output signal of the first stage T1 is applied to the gate electrode of the first transistor T1. ) Turns on, as well as charging the Q node through the first transistor (T1). As a result, the Q node charging of the current stage acts as a load on the pull-up transistor T6 of the previous stage, which may cause a decrease in output characteristics of the previous stage. Therefore, it is advantageous to apply the circuit of FIG. 3 in a high resolution and large liquid crystal display. However, while driving the embedded gate driving circuit, noise due to surrounding electrical interference may occur in the gate line. In FIG. 3, the noise is propagated to the next stage by output signal of the current stage being the start signal of the next stage, thereby lowering the reliability of the driving circuit. That is, even when the first transistor T1 is turned on by the noise, the Q node is charged by the high potential driving voltage Vdd. In contrast, in FIG. 5, since the noise must turn on the first transistor T1 and also act as a Q node charging source, the Q node interference due to the noise of the previous stage is relatively smaller than in FIG. 3.

고해상도 액정표시패널에 구동회로를 내장하는 경우, 액정표시패널의 크기와 해상도가 증가함에 따라 게이트라인 수가 증가하여 각 게이트라인들의 구동 시간 및 신호의 충전 시간이 감소하기 때문에, 출력 특성의 향상을 위해서는 Q 노드의 충전 특성을 향상시켜야 한다. 하지만 상술한 바와 같이 종래의 게이트 구동회로를 통해 Q 노드의 충전 특성 및 구동회로의 신뢰성을 향상시키는 것에는 한계가 있다.In the case of embedding the driving circuit in the high-resolution liquid crystal display panel, as the size and resolution of the liquid crystal display panel increase, the number of gate lines increases so that the driving time of each gate line and the charging time of the signal are reduced. The charging characteristics of the Q node should be improved. However, as described above, there is a limit in improving the charging characteristic of the Q node and the reliability of the driving circuit through the conventional gate driving circuit.

따라서, 본 발명의 목적은 게이트 구동회로의 충전 특성과 신뢰성을 향상시킬 수 있는 쉬프트 레지스터와 이를 이용한 액정표시장치를 제공함에 있다.Accordingly, an object of the present invention is to provide a shift register and a liquid crystal display device using the same which can improve charging characteristics and reliability of a gate driving circuit.

상기 목적을 달성하기 위하여, 본 발명에 따른 쉬프트 레지스터는 고전위 구동전압에 드레인단자가 접속되고 제1 Q 노드에 소스단자가 접속되어 게이트단자에 인가되는 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나에 응답하여 상기 제1 Q 노드를 충전시키는 제1 Q 노드 충전 트랜지스터를 포함하고 상기 제1 Q 노드의 충전에 의해 출력을 발생하는 제1 스테이지와; 상기 제1 스테이지의 출력단자에 드레인단자 및 게이트단자가 공통으로 접속되고 제2 Q 노드에 소스단자가 접속되어 상기 제1 스테이지의 출력신호에 응답하여 상기 제2 Q 노드를 충전시키는 제2 Q 노드 충전 트랜지스터를 포함하고 상기 제2 Q 노드의 충전에 의해 출력을 발생하는 제2 스테이지를 구비한다.In order to achieve the above object, the shift register according to the present invention has any one of a start pulse and a previous stage output signal applied to a gate terminal by connecting a drain terminal to a high potential driving voltage and a source terminal to a first Q node. A first stage comprising a first Q node charging transistor for responsive to the first Q node and generating an output by charging the first Q node; A second Q node for connecting the drain terminal and the gate terminal to the output terminal of the first stage in common and the source terminal to the second Q node to charge the second Q node in response to the output signal of the first stage. And a second stage including a charge transistor and generating an output by charging of the second Q node.

상기 제2 스테이지는 상기 제1 스테이지의 사이에 일정한 간격으로 적어도 하나 이상이 배치된다.At least one second stage is disposed at regular intervals between the first stages.

상기 제1 및 제2 스테이지는 비정질 실리콘 트랜지스터를 이용한다.The first and second stages use amorphous silicon transistors.

상기 제1 및 제2 스테이지는 출력 단자에 출력 신호를 공급하는 출력 버퍼와; 상기 출력 버퍼를 제어하는 제어부를 더 구비한다.The first and second stages include an output buffer for supplying an output signal to an output terminal; A control unit for controlling the output buffer is further provided.

상기 출력 버퍼는 제1 및 제2 Q 노드에 의해 제어되어 클럭 신호에 따라 상기 출력 단자에 하이 전압과 로우 전압 중 어느 하나를 공급하는 풀-업 트랜지스터 와; QB_O 노드에 의해 제어되어 상기 출력 단자에 저전위 구동전압을 공급하는 제1 풀-다운 트랜지스터와; QB_E 노드에 의해 제어되어 상기 출력 단자에 저전위 구동전압을 공급하는 제2 풀-다운 트랜지스터를 구비한다.The output buffer is controlled by first and second Q nodes to supply one of a high voltage and a low voltage to the output terminal according to a clock signal; A first pull-down transistor controlled by a QB_O node to supply a low potential drive voltage to the output terminal; And a second pull-down transistor controlled by the QB_E node to supply a low potential drive voltage to the output terminal.

상기 제어부는 상기 제1 및 제2 Q 노드를 방전시키기 위한 제1 제어부와; 상기 QB_O 노드를 충방전시키기 위한 제2 제어부와; 상기 QB_E 노드를 충방전시키기 위한 제3 제어부를 포함한다.The control unit includes a first control unit for discharging the first and second Q nodes; A second control unit for charging and discharging the QB_O node; And a third controller for charging and discharging the QB_E node.

상기 제1 제어부는 다음 단 스테이지 출력 신호를 공급받아 턴-온됨으로써 상기 제1 및 제2 Q 노드를 방전시키는 제3a 트랜지스터와; 상기 QB_O 노드의 하이 전압을 공급받아 턴-온됨으로써 상기 제1 및 제2 Q 노드를 방전시키는 제3_O 트랜지스터와; 상기 QB_E 노드의 하이 전압을 공급받아 턴-온됨으로써 상기 제1 및 제2 Q 노드를 방전시키는 제3_E 트랜지스터를 구비한다.The first controller may include a third a transistor configured to receive a next stage output signal and be turned on to discharge the first and second Q nodes; A third_O transistor configured to discharge the first and second Q nodes by being turned on by receiving a high voltage of the QB_O node; And a third_E transistor configured to discharge the first and second Q nodes by being turned on by receiving the high voltage of the QB_E node.

상기 제2 제어부는 오드 프레임 고전위 구동전압을 공급받아 턴-온됨으로써 오드 프레임 고전위 구동전압을 T4_O 노드로 공급하는 제4a_O 트랜지스터와; 상기 T4_O 노드로부터 하이 전압을 공급받아 턴-온됨으로써 QB_O 노드를 오드 프레임 고전위 구동전압으로 충전시키는 제4_O 트랜지스터와; 상기 제1 및 제2 Q 노드의 하이 전압을 공급받아 턴-온됨으로써 상기 T4_O 노드를 방전시키는 제4b_O 트랜지스터와; 상기 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온됨으로써 상기 T4_O 노드를 방전시키는 제4c_O 및 제4d_O 트랜지스터와; 다음 단 스테이지 출력 신호를 공급받아 턴-온됨으로써 상기 QB_O 노드에 오드 프레임 고전위 구동전압을 공급하는 제4e_O 트랜지스터와; 상기 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온됨으로써 상기 QB_O 노드를 방전시키는 제5_O 트랜지스터와; 상기 제1 및 제2 노드의 하이 전압을 공급받아 턴-온됨으로써 QB_O 노드를 방전시키는 제5a_O 트랜지스터와; 상기 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온됨으로써 상기 QB_O 노드를 방전시키는 제5i_O 트랜지스터를 구비한다.The second control unit includes: a 4a_O transistor for supplying an odd frame high potential driving voltage to the T4_O node by being turned on by receiving the odd frame high potential driving voltage; A fourth_O transistor configured to receive a high voltage from the T4_O node and turn on to charge the QB_O node to an odd frame high potential driving voltage; A fourth b_O transistor configured to discharge the T4_O node by being turned on by receiving high voltages of the first and second Q nodes; A fourth c_O and a fourth d_O transistor configured to receive one of the start pulse and the previous stage output signal to turn on to discharge the T4_O node; A fourth e_O transistor for supplying an odd frame high potential driving voltage to the QB_O node by being turned on by receiving a next stage output signal; A fifth O transistor which discharges the QB_O node by being turned on by receiving one of the start pulse and the previous stage output signal; A fifth a_O transistor configured to discharge the QB_O node by being turned on by receiving high voltages of the first and second nodes; And a fifth i_O transistor configured to receive one of the start pulse and the previous stage output signal to turn on to discharge the QB_O node.

상기 제3 제어부는 이븐 프레임 고전위 구동전압을 공급받아 턴-온됨으로써 이븐 프레임 고전위 구동전압을 T4_E 노드로 공급하는 제4a_E 트랜지스터와; 상기 T4_E 노드로부터 하이 전압을 공급받아 턴-온됨으로써 QB_E 노드를 이븐 프레임 고전위 구동전압으로 충전시키는 제4_E 트랜지스터와; 상기 제1 및 제2 Q 노드의 하이 전압을 공급받아 턴-온됨으로써 상기 T4_E 노드를 방전시키는 제4b_E 트랜지스터와; 상기 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온됨으로써 상기 T4_E 노드를 방전시키는 제4c_E 및 제4d_E 트랜지스터와; 다음 단 스테이지 출력 신호를 공급받아 턴-온됨으로써 상기 QB_E 노드에 이븐 프레임 고전위 구동전압을 공급하는 제4e_E 트랜지스터와; 상기 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온됨으로써 상기 QB_E 노드를 방전시키는 제5_E 트랜지스터와; 상기 제1 및 제2 노드의 하이 전압을 공급받아 턴-온됨으로써 QB_E 노드를 방전시키는 제5a_E 트랜지스터와; 상기 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온됨으로써 상기 QB_E 노드를 방전시키는 제5i_E 트랜지스터를 구비한다.The third controller comprises: a 4a_E transistor for supplying an even frame high potential drive voltage to a T4_E node by being turned on by receiving an even frame high potential drive voltage; A fourth_E transistor configured to charge a QB_E node with an even frame high potential driving voltage by being turned on by receiving a high voltage from the T4_E node; A fourth b_E transistor configured to discharge the T4_E node by being turned on by receiving high voltages of the first and second Q nodes; A fourth c_E and a fourth d_E transistor configured to receive one of the start pulse and the previous stage output signal to turn on to discharge the T4_E node; A fourth e_E transistor for supplying an even frame high potential driving voltage to the QB_E node by being turned on by receiving a next stage output signal; A fifth_E transistor configured to receive one of the start pulse and the previous stage output signal to turn on to discharge the QB_E node; A fifth a_E transistor configured to discharge the QB_E node by being turned on by receiving high voltages of the first and second nodes; And a fifth i_E transistor configured to receive one of the start pulse and the previous stage output signal to turn on to discharge the QB_E node.

상기 제1 및 제2 스테이지는 오드 프레임의 경우에는 오드 프레임 고전위 구 동전압을 공급받고 이븐 프레임의 경우에는 이븐 프레임 고전위 구동전압을 공급받는다.The first and second stages are supplied with an odd frame high potential driving voltage in the case of an odd frame and an even frame high potential driving voltage in the case of an even frame.

본 발명에 따른 액정표시장치는 다수의 게이트라인들과 다수의 데이터라인들이 교차되고 다수의 액정셀들이 배치되는 액정표시패널과; 고전위 구동전압에 드레인단자가 접속되고 제1 Q 노드에 소스단자가 접속되어 게이트단자에 인가되는 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나에 응답하여 상기 제1 Q 노드를 충전시키는 제1 Q 노드 충전 트랜지스터를 포함하고 상기 제1 Q 노드의 충전에 의해 출력을 발생하는 제1 스테이지와, 상기 제1 스테이지의 출력단자에 드레인단자 및 게이트단자가 공통으로 접속되고 제2 Q 노드에 소스단자가 접속되어 상기 제1 스테이지의 출력신호에 응답하여 상기 제2 Q 노드를 충전시키는 제2 Q 노드 충전 트랜지스터를 포함하고 상기 제2 Q 노드의 충전에 의해 출력을 발생하는 제2 스테이지를 구비하는 쉬프트 레지스터를 통해 상기 게이트라인들에 게이트펄스를 순차적으로 공급하는 게이트 구동부와; 상기 데이터라인들에 데이터 전압을 공급하기 위한 데이터 구동회로를 구비한다.The liquid crystal display according to the present invention comprises: a liquid crystal display panel in which a plurality of gate lines and a plurality of data lines intersect and a plurality of liquid crystal cells are disposed; A first Q that charges the first Q node in response to any one of a start pulse and a previous stage output signal applied to a gate terminal with a drain terminal connected to a high potential driving voltage and a source terminal connected to a first Q node. A first stage including a node charging transistor and generating an output by charging the first Q node, a drain terminal and a gate terminal are commonly connected to an output terminal of the first stage, and a source terminal is connected to a second Q node. A shift register connected to a second Q node charging transistor configured to charge the second Q node in response to an output signal of the first stage and having a second stage generating an output by charging of the second Q node. A gate driver sequentially supplying gate pulses to the gate lines through the gate lines; And a data driving circuit for supplying a data voltage to the data lines.

상기 제2 스테이지는 상기 제1 스테이지의 사이에 일정한 간격으로 적어도 하나 이상이 배치된다.At least one second stage is disposed at regular intervals between the first stages.

상기 제1 및 제2 스테이지는 상기 액정표시패널에 내장된다.The first and second stages are embedded in the liquid crystal display panel.

상기 제1 및 제2 스테이지는 비정질 실리콘 트랜지스터를 이용한다.The first and second stages use amorphous silicon transistors.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above object will be apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.

이하, 본 발명의 바람직한 실시 예를 도 6 내지 도 10을 참조하여 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described with reference to FIGS. 6 to 10.

도 6은 본 발명에 따른 쉬프트 레지스터를 개략적으로 나타내는 도면이다.6 schematically illustrates a shift register according to the present invention.

도 6을 참조하면, 본 발명에 따른 쉬프트 레지스터의 각 스테이지들은 고전위 구동전압(Vdd), 저전위 구동전압(Vss), 스타트 펄스(Vst) 또는 이전 단 스테이지의 출력 신호, 다음 단 스테이지의 출력 신호 및 클럭 신호들을 공급받고, 스타트 펄스(Vst) 또는 이전 단 스테이지의 출력 신호로 구동을 시작하여 각 스테이지의 Q 노드에 의해 클럭 신호를 출력 신호로 출력한다. 또한 각 스테이지들은 다음 단 스테이지의 출력 신호로 리셋되어 QB 노드에 의해 출력 신호를 방전시킨다. 각 스테이지는 각 게이트라인에 연결되고 n번째 스테이지를 제외한 각 스테이지의 Q 노드는 고전위 구동전압(Vdd)에 의해 충전된다. n번째 게이트라인에 연결된 스테이지의 Q 노드는 스타트 펄스(Vst) 또는 이전 단 스테이지의 출력 신호에 의해 충전된다. n번째 스테이지와 같은 다이오드 구조의 스테이지는 고전위 구동전압(Vdd)으로 Q 노드가 충전되는 스테이지들의 사이에 같은 간격으로 배치된다.6, each stage of the shift register according to the present invention is a high potential driving voltage (Vdd), a low potential driving voltage (Vss), a start pulse (Vst) or the output signal of the previous stage, the output of the next stage The signal and clock signals are supplied, and driving starts with the start pulse Vst or the output signal of the previous stage, and outputs the clock signal as an output signal by the Q node of each stage. Each stage is also reset to the output signal of the next stage to discharge the output signal by the QB node. Each stage is connected to each gate line, and the Q node of each stage except the nth stage is charged by the high potential driving voltage Vdd. The Q node of the stage connected to the nth gate line is charged by the start pulse Vst or the output signal of the previous stage. Stages of the diode structure like the nth stage are arranged at equal intervals between stages in which the Q node is charged with the high potential driving voltage Vdd.

도 7a는 도 6의 n번째 게이트라인에 연결되는 다이오드 구조의 스테이지 회로 구성 중에서 Q 노드를 개략적으로 나타내는 도면이다.FIG. 7A is a diagram schematically illustrating a Q node in a stage circuit configuration of a diode structure connected to the n-th gate line of FIG. 6.

도 7a를 참조하면, 제1 트랜지스터(T1)의 게이트 단자와 드레인 단자가 모두 스타트 펄스(Vst) 또는 이전 단 스테이지 출력 신호에 연결되어 있음을 알 수 있다. 이와 같은 구조에서는 제1 트랜지스터(T1)에 의해 이전 단 스테이지의 풀-업 트랜지스터와 현재 단 스테이지의 Q 노드가 연결됨으로써 현재 단 스테이지의 Q 노 드가 이전 단 스테이지의 풀-업 트랜지스터에 부하로 작용한다. 하지만, 이전 단 스테이지에서 노이즈가 발생하였을 때, 이전 단 스테이지의 노이즈가 제1 트랜지스터(T1)의 턴-온 신호와 Q 노드 충전 신호로 작용해야 하기 때문에 이로 인한 Q 노드 간섭이 적다.Referring to FIG. 7A, it can be seen that both the gate terminal and the drain terminal of the first transistor T1 are connected to the start pulse Vst or the previous stage output signal. In such a structure, the first node T1 connects the pull-up transistor of the previous stage to the Q node of the current stage, so that the Q node of the stage of the current stage acts as a load on the pull-up transistor of the stage of the previous stage. . However, when the noise occurs in the previous stage, since the noise of the previous stage must act as the turn-on signal of the first transistor T1 and the Q node charging signal, there is less Q node interference.

도 7b는 도 6에서 n번째 스테이지를 제외한 나머지 스테이지, 즉 고전위 구동전압(Vdd)으로 충전되는 스테이지의 Q 노드를 개략적으로 나타내는 도면이다.FIG. 7B is a diagram schematically illustrating a Q node of a stage other than the nth stage in FIG. 6, that is, a stage charged with a high potential driving voltage Vdd.

도 7b를 참조하면, 제1 트랜지스터(T1)의 게이트 단자는 스타트 펄스(Vst) 또는 이전 단 스테이지의 출력 신호에 연결되고, 드레인 단자는 고전위 구동전압(Vdd)에 연결되어 있음을 알 수 있다. 이와 같은 구조에서는 Q 노드가 이전 단 스테이지의 풀-업 트랜지스터와 연결되지 않기 때문에 도 7a에서처럼 Q 노드가 이전 단 스테이지의 풀-업 트랜지스터에 부하로 작용하지 않는다. 하지만, 이전 단 스테이지의 노이즈에 의해 제1 트랜지스터(T1)가 턴-온되었을 때 노이즈와는 별도로 고전위 구동전압(Vdd)가 제1 트랜지스터(T1)를 통해 Q 노드를 충전시키기 때문에, 도 7a의 다이오드 구조 스테이지에 비하여 상대적으로 노이즈에 취약하다.Referring to FIG. 7B, it can be seen that the gate terminal of the first transistor T1 is connected to the start pulse Vst or the output signal of the previous stage, and the drain terminal is connected to the high potential driving voltage Vdd. . In this structure, since the Q node is not connected to the pull-up transistor of the previous stage, the Q node does not act as a load on the pull-up transistor of the previous stage. However, since the high potential driving voltage Vdd charges the Q node through the first transistor T1 separately from the noise when the first transistor T1 is turned on by the noise of the previous stage, FIG. 7A. It is relatively vulnerable to noise compared to the diode structure stage.

따라서, 본 발명은 도 6에서 상술한 바와 같이, 도 7a 및 도 7b에 따른 스테이지를 병용하여 배치함으로써 두 스테이지의 장점을 이용하여 구동회로의 신뢰성을 향상시킬 수 있다. 이때, 고해상도 액정표시장치의 패널에 게이트 구동회로를 내장하는 경우, 액정표시패널의 크기와 해상도가 증가함에 따라 게이트라인 수가 증가하여 각 게이트라인들의 구동 시간 및 신호의 충전 시간이 감소한다. 따라서, 출력 특성을 향상시키기 위해서는 Q 노드의 충전 특성을 향상시켜야 하고 이를 위 해 도 7b와 같이 고전위 구동전압(Vdd)를 통해 Q 노드를 충전시키는 회로 구조를 적용하여야 한다. 하지만, 도 7b는 상술한 바와 같이 노이즈에 취약한 문제점이 있기 때문에, 기본적으로 도 7b의 회로 구성을 가지는 스테이지들을 사용하고 부분적으로 도 7a의 다이오드 회로 구성을 가지는 스테이지를 배치함으로써 Q 노드의 충전을 향상시킴과 아울러 노이즈에 따른 문제점을 완화시킬 수 있다. 즉, Q 노드의 충전을 향상시킴으로써 출력 특성을 향상시키고, 다이오드 구조의 스테이지를 통해 노이즈가 아래 단으로 전파되는 것을 억제하여 노이즈에 따른 문제점을 완화시킴으로써 구동회로의 신뢰성을 향상시킬 수 있다. 예를 들어, 1024×768 해상도의 액정표시패널에서, 다이오드 구조의 스테이지를 1개 사용할 때에는 전체 768단의 스테이지 중에서 384번째 단에 적용한다. 적용하는 다이오드 구조의 스테이지의 갯수는 액정표시장치의 특성에 따라 각각 다르게 할 수 있다.Accordingly, the present invention can improve the reliability of the driving circuit by using the advantages of the two stages by arranging the stages according to FIGS. 7A and 7B in parallel as described above with reference to FIG. 6. In this case, when the gate driving circuit is embedded in the panel of the high-resolution liquid crystal display device, as the size and resolution of the liquid crystal display panel increase, the number of gate lines increases to decrease the driving time of each gate line and the charging time of the signal. Therefore, in order to improve the output characteristic, the charging characteristic of the Q node should be improved, and for this, a circuit structure for charging the Q node through the high potential driving voltage Vdd should be applied. However, since FIG. 7B has a problem that is vulnerable to noise as described above, the charging of the Q node is improved by using stages having the circuit configuration of FIG. 7B and arranging stages having the diode circuit configuration of FIG. 7A in part. In addition to this problem, noise can be alleviated. That is, the reliability of the driving circuit can be improved by improving the output characteristics by improving the charging of the Q node, suppressing the propagation of noise through the stage of the diode structure to the lower stage, and alleviating the problems caused by the noise. For example, in a liquid crystal display panel having a resolution of 1024x768, when one stage of the diode structure is used, it is applied to the 384th stage among the stages of the entire 768 stages. The number of stages of the diode structure to be applied may vary depending on the characteristics of the liquid crystal display.

도 8 및 도 10는 도 6의 n번째 스테이지를 제외한 임의의 i번째 스테이지와 n번째 스테이지의 회로 구성의 예를 각각 나타내는 도면이다.8 and 10 are diagrams each showing an example of a circuit configuration of any i-th stage and n-th stage except for the n-th stage of FIG. 6.

도 8을 참조하면, i번째 스테이지는 Q 노드의 제어에 의해 제1 클럭 신호(CLK1)를 출력하는 풀-업 트랜지스터(T6)와 QB_O 및 QB_E 노드의 제어에 의해 저전위 구동전압(Vss)을 프레임마다 교번 출력하는 오드 프레임 풀-다운 및 이븐 프레임 풀-다운 트랜지스터(T7_O, T7_E)로 구성된 출력 버퍼와, Q 노드와 QB_O 및 QB_E 노드를 제어하는 제1 내지 제5i_O 트랜지스터(T1 내지 T5i_O)로 구성된 제어부를 구비한다. 이러한 i번째 스테이지에는 고전위 구동전압 및 저전위 구동전압(Vdd, Vss)과 스타트 펄스(Vst) 또는 이전 단 스테이지 출력 신호가 공급되고, 도 9a 및 도 9b에 도시된 바와 같은 위상의 제1 클럭 신호(CLK1)가 공급된다. 이하, i번째 스테이지의 동작 과정을 도 9a 및 도 9b에 도시된 구동 파형을 참조하여 상세히 설명하기로 한다.Referring to FIG. 8, the i-th stage receives the pull-up transistor T6 outputting the first clock signal CLK1 under the control of the Q node, and the low potential driving voltage Vss under the control of the QB_O and QB_E nodes. Output buffers consisting of odd frame pull-down and even frame pull-down transistors T7_O and T7_E alternately output each frame, and first to fifth i_O transistors T1 to T5i_O controlling Q nodes and QB_O and QB_E nodes. It is provided with the configured control part. The i-th stage is supplied with a high potential driving voltage and a low potential driving voltage (Vdd, Vss) and a start pulse (Vst) or a previous stage output signal, and has a first clock having a phase as shown in FIGS. 9A and 9B. The signal CLK1 is supplied. Hereinafter, an operation process of the i th stage will be described in detail with reference to the driving waveforms shown in FIGS. 9A and 9B.

도 9a는 도 8의 오드(Odd) 프레임 기간을 나타내는 구동 파형이다.FIG. 9A is a drive waveform showing the odd frame period of FIG. 8.

도 9a를 참조하면, A_O 기간에서는 스타트 펄스(Vst) 또는 이전 단 스테이지 출력 신호의 하이 전압에 의해 제1 트랜지스터(T1)가 턴-온되어 고전위 구동전압(Vdd) 하이 전압이 Q 노드로 프리-차지된다. Q 노드로 프리-차지된 하이 전압에 의해 풀-업 트랜지스터(T6)가 턴-온되어 제1 클럭 신호(CLK1)의 로우 전압이 출력된다. 이때, 스타트 펄스(Vst) 또는 이전 단 스테이지의 하이 전압에 따라 제4d_O, 제4d_E, 제5_O, 제5_E, 제4c_O, 제4c_E, 제5i_O 및 제5i_E 트랜지스터(T4d_O, T4d_E, T5_O, T5_E, T4c_O, T4c_E, T5i_O, T5i_E)가 턴-온되고, Q 노드의 하이 전압에 따라 제4b_O, 제4b_E, 제5a_O 및 제5a_E 트랜지스터(T4b_O, T4b_E, T5a_O, T5a_E)가 턴-온된다.Referring to FIG. 9A, in the A_O period, the first transistor T1 is turned on by the high voltage of the start pulse Vst or the previous stage output signal, so that the high potential driving voltage Vdd is high to the Q node. -It is charged. The pull-up transistor T6 is turned on by the high voltage pre-charged to the Q node, and the low voltage of the first clock signal CLK1 is output. At this time, the 4d_O, 4d_E, 5_O, 5_E, 4c_O, 4c_E, 5i_O, and 5i_E transistors T4d_O, T4d_E, T5_O, T5_E, and T4c_O according to the high voltage of the start pulse Vst or the previous stage. , T4c_E, T5i_O, and T5i_E are turned on, and the 4b_O, 4b_E, 5a_O, and 5a_E transistors T4b_O, T4b_E, T5a_O, and T5a_E are turned on according to the high voltage of the Q node.

한편, 오드 프레임 고전위 구동전압(Vdd_O)에 의해 제4a_O 트랜지스터(T4a_O)가 턴-온되고, 제4b_O, 제4c_O 및 제4d_O 트랜지스터(T4b_O, T4c_O, T4d_O)를 통해 공급된 로우 전압으로 인해 제4_O 트랜지스터(T4_O)는 턴-오프된다. 이때, 턴-오프된 제4_O 트랜지스터(T4_O)는 오드 프레임 고전위 구동전압(Vdd_O)의 하이 전압이 QB_O 노드로 공급되는 것을 차단한다. 또한, 상술한 바와 같이 턴-온된 제5_O 및 제5a_O 트랜지스터(T5_O, T5a_O)는 QB_O 노드에 로우 전압을 공급하고, 턴-온된 제5_E 및 제5a_E 트랜지스터(T5_E, T5a_E)는 QB_E 노드에 로우 전압을 공급한다. 즉, QB_O 및 QB_E 노드는 방전되어 로우 전압 상태를 유지함으로써 제3_O, 제3_E, 오드 프레임 풀-다운 및 이븐 프레임 풀-다운 트랜지스터(T3_O, T3_E, T7_O, T7_E)를 턴-오프시켜 제3_O 및 제3_E 트랜지스터(T3_O, T3_E)를 통한 Q 노드의 방전 경로를 차단한다. 턴-온된 제5i_O 및 제5i_E 트랜지스터(T5i_O, T5i_E)는 QB_O 노드와 QB_E 노드의 방전 상태를 확실하게 유지한다.On the other hand, the fourth a_O transistor T4a_O is turned on by the odd frame high potential driving voltage Vdd_O, and the fourth a_O transistor T4a_O is turned on. The 4_O transistor T4_O is turned off. At this time, the turned-off fourth_O transistor T4_O blocks the high voltage of the odd frame high potential driving voltage Vdd_O from being supplied to the QB_O node. In addition, as described above, the turned on fifth and fifth transistors T5_O and T5a_O supply a low voltage to the QB_O node, and the turned on fifth_E and fifth a_E transistors T5_E and T5a_E provide a low voltage to the QB_E node. To supply. That is, the QB_O and QB_E nodes are discharged to maintain a low voltage state, thereby turning off the third_O, third_E, odd frame pull-down and even frame pull-down transistors T3_O, T3_E, T7_O, and T7_E to turn off the third_O and QB_E nodes. The discharge path of the Q node through the third_E transistors T3_O and T3_E is blocked. The turned-on 5i_O and 5i_E transistors T5i_O and T5i_E reliably maintain the discharge states of the QB_O node and the QB_E node.

B_O 기간에서 스타트 펄스(Vst) 및 이전 단 스테이지의 로우 전압에 의해 제1 트랜지스터(T1)가 턴-오프되므로 Q 노드는 하이 전압 상태로 플로팅되고, 풀-업 트랜지스터(T6)는 턴-온 상태를 유지한다. 이때, 제1 클럭 신호(CLK1)의 하이 전압에 의해 Q 노드는 풀-업 트랜지스터(T6)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 A_O 기간보다 더 높은 전압으로 충전된다. 이에 따라, 풀-업 트랜지스터(T6)가 확실하게 턴-온됨으로써 제1 클럭 신호(CLK1)의 하이 전압이 빠르게 출력된다. 한편, Q 노드에 의해 턴-온된 제5a_O 및 제5a_E 트랜지스터(T5a_O, T5a_E)를 통해 방전된 QB_O 및 QB_E 노드는 로우 전압 상태를 계속 유지한다. 또한, 제4a_O 트랜지스터(T4a_O)는 오드 프레임 고전위 구동전압(Vdd_O)에 의해 턴-온되지만, Q 노드에 의해 턴-온된 제4b_O 트랜지스터(T4b_O)를 통해 로우 전압이 제4_O 트랜지스터(T4_O)에 공급된다. 즉 제4_O 트랜지스터(T4_O)가 턴-오프되어 오드 프레임 고전위 구동전압(Vdd_O)이 QB_O 노드로 공급되는 것을 차단한다.In the B_O period, since the first transistor T1 is turned off by the start pulse Vst and the low voltage of the previous stage, the Q node is floated to a high voltage state, and the pull-up transistor T6 is turned on. Keep it. At this time, due to the high voltage of the first clock signal CLK1, the Q node is bootstrapping due to the parasitic capacitance formed by the overlap of the gate electrode and the drain electrode of the pull-up transistor T6, and is higher than the A_O period. Charged to voltage. Accordingly, the pull-up transistor T6 is reliably turned on so that the high voltage of the first clock signal CLK1 is outputted quickly. Meanwhile, the QB_O and QB_E nodes discharged through the 5a_O and 5a_E transistors T5a_O and T5a_E turned on by the Q node maintain the low voltage state. In addition, although the fourth a_O transistor T4a_O is turned on by the odd frame high potential driving voltage Vdd_O, a low voltage is applied to the fourth_O transistor T4_O through the fourth b_O transistor T4b_O turned on by the Q node. Supplied. That is, the fourth_O transistor T4_O is turned off to block the supply of the odd frame high potential driving voltage Vdd_O to the QB_O node.

C_O 기간에서는 다음 단 스테이지 출력 신호, 즉 리셋 신호(Reset)의 하이 전압에 의해 제3a 트랜지스터(T3a)가 턴-온되어 B_O 기간까지 하이 전압 상태를 유 지하던 Q 노드에 로우 전압을 공급하여 방전시킨다. 이때, Q 노드에 게이트 전극이 연결된 제5a_O 및 제5a_E 트랜지스터(T5a_O, T5a_E)가 턴-오프되어 QB_O 및 QB_E 노드의 방전 경로를 차단한다. 또한, Q 노드에 의해 제4b_O 트랜지스터(T4b_O)가 턴-오프되어 오드 프레임 고전위 구동전압(Vdd_O)의 하이 전압이 제4_O 트랜지스터(T4_O)와 리셋 신호(Reset)에 의해 턴-온된 제4e_O 트랜지스터(T4e_O)를 통해 QB_O 노드에 공급된다. 하이 상태의 QB_O 노드는 제3_O 및 오드 프레임 풀-다운 트랜지스터(T3_O, T7_O)를 턴-온시킨다. 제3_O 트랜지스터(T3_O)는 제3a 트랜지스터(T3a)와 함께 Q 노드를 방전시키고, 오드 프레임 풀-다운 트랜지스터(T7_O)는 로우 전압을 출력한다.In the C_O period, the third stage transistor T3a is turned on by the high voltage of the next stage output signal, that is, the reset signal Reset, and the low voltage is supplied to the Q node that maintained the high voltage state until the B_O period, thereby discharging. Let's do it. At this time, the 5a_O and 5a_E transistors T5a_O and T5a_E having the gate electrode connected to the Q node are turned off to block the discharge paths of the QB_O and QB_E nodes. In addition, the fourth e_O transistor in which the fourth b_O transistor T4b_O is turned off by the Q node and the high voltage of the odd frame high potential driving voltage Vdd_O is turned on by the fourth_O transistor T4_O and the reset signal Reset is reset. It is supplied to the QB_O node via (T4e_O). The high QB_O node turns on the third_O and odd frame pull-down transistors T3_O and T7_O. The third_O transistor T3_O discharges the Q node together with the thirda transistor T3a, and the odd frame pull-down transistor T7_O outputs a low voltage.

D_O 기간에서는 다음 단 스테이지 출력 신호, 즉 리셋 신호(Reset)가 로우 전압 상태로 반전되어 제3a 및 제4e_O 트랜지스터(T3a, T4e_O)를 턴-오프시킨다. 한편, 오드 프레임 고전위 구동전압(Vdd_O)의 하이 전압을 통해 제4_O 및 제4a_O 트랜지스터는 턴-온 상태를 유지하여 QB_O 노드가 하이 전압 상태를 유지할 수 있도록 한다. 제3_O 및 오드 프레임 풀-다운 트랜지스터(T3_O, T7_O)는 QB_O 노드에 의해 턴-온된다. 제3_O 트랜지스터(T3_O)는 Q 노드를 방전시켜 로우 전압 상태를 유지시키고, 오드 프레임 풀-다운 트랜지스터(T7_O)는 로우 전압을 남은 오드 프레임 기간 동안 출력한다.In the D_O period, the next stage output signal, that is, the reset signal Reset is inverted to a low voltage state to turn off the third and fourth e_O transistors T3a and T4e_O. On the other hand, through the high voltage of the odd frame high potential driving voltage (Vdd_O), the fourth_O and fourth-a_O transistor maintains the turn-on state so that the QB_O node can maintain the high voltage state. The third_O and odd frame pull-down transistors T3_O and T7_O are turned on by the QB_O node. The third_O transistor T3_O discharges the Q node to maintain a low voltage state, and the odd frame pull-down transistor T7_O outputs a low voltage for the remaining odd frame period.

도 9b는 도 8의 이븐(Even) 프레임 기간을 나타내는 구동 파형이다.FIG. 9B is a drive waveform illustrating the even frame period of FIG. 8.

도 9b를 참조하면, A_E 기간에서는 스타트 펄스(Vst) 또는 이전 단 스테이지 출력 신호의 하이 전압에 의해 제1 트랜지스터(T1)가 턴-온되어 고전위 구동전압 (Vdd)의 하이 전압이 Q 노드로 프리-차지된다. Q 노드로 프리-차지된 하이 전압에 의해 풀-업 트랜지스터(T6)가 턴-온되어 제1 클럭 신호(CLK1)의 로우 전압이 출력된다. 이때, 스타트 펄스(Vst) 또는 이전 단 스테이지 출력 신호의 하이 전압에 따라 제4d_O, 제4d_E, 제5_O, 제5_E, 제4c_O , 제4c_E, 제5i_O 및 제5i_E 트랜지스터(T4d_O, T4d_E, T5_O, T5_E, T4c_O, T4c_E, T5i_O, T5i_E)가 턴-온되고, Q 노드의 하이 전압에 따라 제4b_O, 제4b_E, 제5a_O 및 제5a_E 트랜지스터(T4b_O, T4b_E, T5a_O, T5a_E)가 턴-온된다.9B, in the A_E period, the first transistor T1 is turned on by the high voltage of the start pulse Vst or the previous stage output signal, so that the high voltage of the high potential driving voltage Vdd is transferred to the Q node. Pre-charged. The pull-up transistor T6 is turned on by the high voltage pre-charged to the Q node, and the low voltage of the first clock signal CLK1 is output. In this case, the 4d_O, 4d_E, 5_O, 5_E, 4c_O, 4c_E, 5i_O, and 5i_E transistors T4d_O, T4d_E, T5_O, and T5_E according to the high voltage of the start pulse Vst or the previous stage output signal. , T4c_O, T4c_E, T5i_O, and T5i_E are turned on, and the 4b_O, 4b_E, 5a_O, and 5a_E transistors T4b_O, T4b_E, T5a_O, and T5a_E are turned on according to the high voltage of the Q node.

한편, 이븐 프레임 고전위 구동전압(Vdd_E)에 의해 제4a_E 트랜지스터(T4a_E)가 턴-온되고, 제4b_E, 제4c_E 및 제4d_E 트랜지스터(T4b_E, T4c_E, T4d_E)를 통해 공급된 로우 전압으로 인해 제4_E 트랜지스터(T4_E)는 턴-오프된다. 이때, 턴-오프된 제4_E 트랜지스터(T4_E)는 이븐 프레임 고전위 구동전압(Vdd_E)의 하이 전압이 QB_E 노드로 공급되는 것을 차단한다. 또한, 상술한 바와 같이 턴-온된 제5_E 및 제5a_E 트랜지스터(T5_E, T5a_E)는 QB_E 노드에 로우 전압을 공급하고, 턴-온된 제5_O 및 제5a_O 트랜지스터(T5_O, T5a_O)는 QB_O 노드에 로우 전압을 공급한다. 즉, QB_O 및 QB_E 노드는 방전되어 로우 전압 상태를 유지함으로써 제3_O, 제3_E, 오드 프레임 풀-다운 및 이븐 프레임 풀-다운 트랜지스터(T3_O, T3_E, T7_O, T7_E)를 턴-오프시켜 제3_O 및 제3_E 트랜지스터(T3_O, T3_E)를 통한 Q 노드의 방전 경로를 차단한다. 턴-온된 제5i_O 및 제5i_E 트랜지스터(T5i_O, T5i_E)는 QB_O 노드와 QB_E 노드의 방전 상태를 확실하게 유지한다.On the other hand, the fourth a_E transistor T4a_E is turned on by the even frame high potential driving voltage Vdd_E, and the fourth a_E transistor T4a_E is turned on. The 4_E transistor T4_E is turned off. At this time, the turned-off fourth_E transistor T4_E blocks the high voltage of the even frame high potential driving voltage Vdd_E from being supplied to the QB_E node. In addition, as described above, the turned-on fifth_E and fifth-a transistors T5_E and T5a_E supply a low voltage to the QB_E node, and the turned-on fifth_O and fifth a_O transistors T5_O and T5a_O provide a low voltage to the QB_O node. To supply. That is, the QB_O and QB_E nodes are discharged to maintain a low voltage state, thereby turning off the third_O, third_E, odd frame pull-down and even frame pull-down transistors T3_O, T3_E, T7_O, and T7_E to turn off the third_O and QB_E nodes. The discharge path of the Q node through the third_E transistors T3_O and T3_E is blocked. The turned-on 5i_O and 5i_E transistors T5i_O and T5i_E reliably maintain the discharge states of the QB_O node and the QB_E node.

B_E 기간에서 스타트 펄스(Vst) 또는 이전 단 스테이지 출력 신호의 로우 전 압에 의해 제1 트랜지스터(T1)가 턴-오프되므로 Q 노드는 하이 전압 상태로 플로팅되고, 풀-업 트랜지스터(T6)는 턴-온 상태를 유지한다. 이때, 제1 클럭 신호(CLK1)의 하이 전압에 의해 Q 노드는 풀-업 트랜지스터(T6)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 A_E 기간보다 더 높은 전압으로 충전된다. 이에 따라, 풀-업 트랜지스터(T6)가 확실하게 턴-온됨으로써 제1 클럭 신호(CLK1)의 하이 전압이 빠르게 출력된다. 한편, Q 노드에 의해 턴-온된 제5a_O 및 제5a_E 트랜지스터(T5a_O, T5a_E)를 통해 방전된 QB_O 및 QB_E 노드는 로우 전압 상태를 계속 유지한다. 또한, 제4a_E 트랜지스터(T4a_E)는 이븐 프레임 고전위 구동전압(Vdd_E)에 의해 턴-온되지만, Q 노드에 의해 턴-온된 제4b_E 트랜지스터(T4b_E)를 통해 로우 전압이 제4_E 트랜지스터(T4_E)에 공급된다. 즉 제4_E 트랜지스터(T4_E)가 턴-오프되어 이븐 프레임 고전위 구동전압(Vdd_E)이 QB_E 노드로 공급되는 것을 차단한다.In the B_E period, since the first transistor T1 is turned off by the start pulse Vst or the low voltage of the previous stage output signal, the Q node is floated to the high voltage state, and the pull-up transistor T6 is turned off. Keep it on. At this time, due to the high voltage of the first clock signal CLK1, the Q node is bootstrapping due to the parasitic capacitance formed by the overlap of the gate electrode and the drain electrode of the pull-up transistor T6, and is higher than the A_E period. Charged to voltage. Accordingly, the pull-up transistor T6 is reliably turned on so that the high voltage of the first clock signal CLK1 is outputted quickly. Meanwhile, the QB_O and QB_E nodes discharged through the 5a_O and 5a_E transistors T5a_O and T5a_E turned on by the Q node maintain the low voltage state. In addition, although the fourth a_E transistor T4a_E is turned on by the even frame high potential driving voltage Vdd_E, a low voltage is applied to the fourth_E transistor T4_E through the fourth b_E transistor T4b_E turned on by the Q node. Supplied. That is, the fourth_E transistor T4_E is turned off to block the even frame high potential driving voltage Vdd_E from being supplied to the QB_E node.

C_E 기간에서는 다음 단 스테이지 출력 신호, 즉 리셋 신호(Reset)의 하이 전압에 의해 제3a 트랜지스터(T3a)가 턴-온되어 B_E 기간까지 하이 전압 상태를 유지하던 Q 노드에 로우 전압을 공급하여 방전시킨다. 이때, Q 노드에 게이트 전극이 연결된 제5a_O 및 제5a_E 트랜지스터(T5a_O, T5a_E)가 턴-오프되어 QB_O 및 QB_E 노드의 방전 경로를 차단한다. 또한, Q 노드에 의해 제4b_E 트랜지스터(T4b_E)가 턴-오프되어 이븐 프레임 고전위 구동전압(Vdd_E)의 하이 전압이 제4_E 트랜지스터(T4_E)와 리셋 신호(Reset)에 의해 턴-온된 제4e_E 트랜지스터(T4e_E)를 통해 QB_O 노드에 공급된다. 하이 상태의 QB_E 노드는 제3_E 및 오드 프레임 풀- 다운 트랜지스터(T3_E, T7_E)를 턴-온시킨다. 제3_E 트랜지스터(T3_E)는 제3a 트랜지스터(T3a)와 함께 Q 노드를 방전시키고, 이븐 프레임 풀-다운 트랜지스터(T7_E)는 로우 전압을 출력한다.In the C_E period, the third stage transistor T3a is turned on by the high voltage of the next stage output signal, that is, the reset signal Reset, and the low voltage is supplied to the Q node which was maintained at the high voltage state until the B_E period, thereby discharging. . At this time, the 5a_O and 5a_E transistors T5a_O and T5a_E having the gate electrode connected to the Q node are turned off to block the discharge paths of the QB_O and QB_E nodes. In addition, the 4e_E transistor in which the 4b_E transistor T4b_E is turned off by the Q node so that the high voltage of the even frame high potential driving voltage Vdd_E is turned on by the 4_E transistor T4_E and the reset signal Reset. It is supplied to the QB_O node via (T4e_E). The high QB_E node turns on the third_E and odd frame pull-down transistors T3_E and T7_E. The third_E transistor T3_E discharges the Q node together with the thirda transistor T3a, and the even frame pull-down transistor T7_E outputs a low voltage.

D_E 기간에서는 다음 단 스테이지 출력 신호, 즉 리셋 신호(Reset)가 로우 전압 상태로 반전되어 제3a 및 제4e_O 트랜지스터(T3a, T4e_E)를 턴-오프시킨다. 한편, 이븐 프레임 고전위 구동전압(Vdd_E)의 하이 전압을 통해 제4_E 및 제4a_E 트랜지스터는 턴-온 상태를 유지하여 QB_E 노드가 하이 전압 상태를 유지할 수 있도록 한다. 제3_E 및 이븐 프레임 풀-다운 트랜지스터(T3_E, T7_E)는 QB_E 노드에 의해 턴-온된다. 제3_E 트랜지스터(T3_E)는 Q 노드를 방전시켜 로우 전압 상태를 유지시키고, 이븐 프레임 풀-다운 트랜지스터(T7_E)는 로우 전압을 남은 이븐 프레임 기간 동안 출력한다.In the D_E period, the next stage output signal, that is, the reset signal Reset is inverted to a low voltage state to turn off the third and fourth e_O transistors T3a and T4e_E. Meanwhile, through the high voltage of the even frame high potential driving voltage Vdd_E, the fourth_E and fourtha_E transistors are turned on so that the QB_E node can maintain the high voltage state. The third_E and even frame pull-down transistors T3_E and T7_E are turned on by the QB_E node. The third_E transistor T3_E discharges the Q node to maintain a low voltage state, and the even frame pull-down transistor T7_E outputs a low voltage for the remaining even frame period.

도 10은 도 8의 회로도에서 제1 트랜지스터(T1)의 게이트 단자는 스타트 펄스(Vst) 또는 이전 단 스테이지 출력 신호에 연결하고, 드레인 단자는 고전위 구동전압(Vdd)에 연결했던 것과는 달리 제1 트랜지스터(T1)의 게이트 단자와 드레인 단자를 모두 스타트 펄스(Vst) 또는 이전 단 스테이지 출력 신호에 연결하는 것을 제외하고 도 8의 회로도와 모든 구성과 동작이 동일하다.FIG. 10 illustrates that the gate terminal of the first transistor T1 is connected to the start pulse Vst or the previous stage output signal and the drain terminal is connected to the high potential driving voltage Vdd in the circuit diagram of FIG. 8. The circuit diagram of FIG. 8 is identical in all configurations and operations except that both the gate terminal and the drain terminal of the transistor T1 are connected to the start pulse Vst or the previous stage output signal.

본 발명에 따른 쉬프트 레지스터는 도 8의 회로 구성을 가진 스테이지를 기본적으로 배치하고, 동일한 간격으로 도 10의 다이오드 회로 구성을 가진 스테이지를 배치함으로써, 도 8의 스테이지를 통해 Q 노드의 특성을 향상시키고, 도 10의 스테이지를 통해 다음 단 스테이지로의 노이즈 전파를 완화시킨다.The shift register according to the present invention basically arranges the stage having the circuit configuration of FIG. 8 and arranges the stage having the diode circuit configuration of FIG. 10 at equal intervals, thereby improving the characteristics of the Q node through the stage of FIG. The noise propagation to the next stage is relaxed through the stage of FIG. 10.

이와 같이, 본 발명에 따른 쉬프트 레지스터는 구동회로의 구성에 관계 없이 고전위 구동전압에 의해 Q 노드가 충전되는 구동회로, 즉 Q 노드의 충전 트랜지스터의 게이트 전극이 스타트 펄스 또는 이전 단 스테이지 출력 단자에 연결되고 드레인 전극이 고전위 구동전압에 연결된 구동회로에 적용할 수 있다.As described above, the shift register according to the present invention is a driving circuit in which the Q node is charged by the high potential driving voltage, that is, the gate electrode of the charging transistor of the Q node is connected to the start pulse or the previous stage output terminal regardless of the driving circuit configuration. It can be applied to a driving circuit connected to the drain electrode connected to the high potential driving voltage.

상술한 바와 같이, 본 발명에 따른 쉬프트 레지스터와 이를 이용한 액정표시장치는 고전위 구동전압을 통해 Q 노드를 충전시키는 회로 구성의 스테이지와 스타트 펄스 또는 이전 단 스테이지 출력 신호를 통해 Q 노드를 충전시키는 회로 구성의 스테이지를 병용 배치함으로써, Q 노드의 출력 특성을 향상시켜 게이트 출력 파형을 안정화하고 게이트 구동회로의 신뢰성을 향상시킬 수 있다.As described above, the shift register and the liquid crystal display using the same according to the present invention are a circuit for charging the Q node through the stage and start pulse or the previous stage output signal of the circuit configuration for charging the Q node through the high potential driving voltage. By arranging the stages of the configuration in parallel, the output characteristics of the Q node can be improved to stabilize the gate output waveform and improve the reliability of the gate driving circuit.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (15)

고전위 구동전압에 드레인단자가 접속되고 제1 Q 노드에 소스단자가 접속되어 게이트단자에 인가되는 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나에 응답하여 상기 제1 Q 노드를 충전시키는 제1 Q 노드 충전 트랜지스터를 포함하고 상기 제1 Q 노드의 충전에 의해 출력을 발생하는 제1 스테이지와; A first Q that charges the first Q node in response to any one of a start pulse and a previous stage output signal applied to a gate terminal with a drain terminal connected to a high potential driving voltage and a source terminal connected to a first Q node. A first stage comprising a node charging transistor and generating an output by charging said first Q node; 상기 제1 스테이지의 출력단자에 드레인단자 및 게이트단자가 공통으로 접속되고 제2 Q 노드에 소스단자가 접속되어 상기 제1 스테이지의 출력신호에 응답하여 상기 제2 Q 노드를 충전시키는 제2 Q 노드 충전 트랜지스터를 포함하고 상기 제2 Q 노드의 충전에 의해 출력을 발생하는 제2 스테이지를 구비하는 것을 특징으로 하는 쉬프트 레지스터.A second Q node for connecting the drain terminal and the gate terminal to the output terminal of the first stage in common and the source terminal to the second Q node to charge the second Q node in response to the output signal of the first stage. And a second stage including a charge transistor and generating an output by charging said second Q node. 제1 항에 있어서,According to claim 1, 상기 제2 스테이지는,The second stage, 상기 제1 스테이지의 사이에 일정한 간격으로 적어도 하나 이상이 배치되는 것을 특징으로 하는 쉬프트 레지스터.The shift register, characterized in that at least one or more are arranged between the first stage at regular intervals. 제1 항에 있어서,According to claim 1, 상기 제1 및 제2 스테이지는,The first and second stages, 비정질 실리콘 트랜지스터를 이용하는 것을 특징으로 하는 쉬프트 레지스터.A shift register characterized by using an amorphous silicon transistor. 제1 항에 있어서,According to claim 1, 상기 제1 및 제2 스테이지는,The first and second stages, 출력 단자에 출력 신호를 공급하는 출력 버퍼와;An output buffer for supplying an output signal to the output terminal; 상기 출력 버퍼를 제어하는 제어부를 더 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a control unit for controlling the output buffer. 제4 항에 있어서,The method of claim 4, wherein 상기 출력 버퍼는,The output buffer, 제1 및 제2 Q 노드에 의해 제어되어 클럭 신호에 따라 상기 출력 단자에 하이 전압과 로우 전압 중 어느 하나를 공급하는 풀-업 트랜지스터와;A pull-up transistor controlled by first and second Q nodes to supply one of a high voltage and a low voltage to the output terminal according to a clock signal; QB 노드에 의해 제어되어 상기 출력 단자에 저전위 구동전압을 공급하는 풀-다운 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a pull-down transistor controlled by a QB node to supply a low potential drive voltage to the output terminal. 제5 항에 있어서,The method of claim 5, 상기 풀-다운 트랜지스터는,The pull-down transistor, QB_O 노드에 의해 제어되어 상기 출력 단자에 저전위 구동전압을 공급하는 제1 풀-다운 트랜지스터와;A first pull-down transistor controlled by a QB_O node to supply a low potential drive voltage to the output terminal; QB_E 노드에 의해 제어되어 상기 출력 단자에 저전위 구동전압을 공급하는 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 쉬프트 레지스터.And a second pull-down transistor controlled by a QB_E node to supply a low potential drive voltage to the output terminal. 제6 항에 있어서,The method of claim 6, 상기 제어부는,The control unit, 상기 제1 및 제2 Q 노드를 방전시키기 위한 제1 제어부와;A first control unit for discharging the first and second Q nodes; 상기 QB_O 노드를 충방전시키기 위한 제2 제어부와;A second control unit for charging and discharging the QB_O node; 상기 QB_E 노드를 충방전시키기 위한 제3 제어부를 포함하는 것을 특징으로 하는 쉬프트 레지스터.And a third controller for charging and discharging the QB_E node. 제7 항에 있어서,The method of claim 7, wherein 상기 제1 제어부는,The first control unit, 다음 단 스테이지 출력 신호를 공급받아 턴-온됨으로써 상기 제1 및 제2 Q 노드를 방전시키는 제3a 트랜지스터와;A third a transistor configured to receive and turn on a next stage output signal to discharge the first and second Q nodes; 상기 QB_O 노드의 하이 전압을 공급받아 턴-온됨으로써 상기 제1 및 제2 Q 노드를 방전시키는 제3_O 트랜지스터와;A third_O transistor configured to discharge the first and second Q nodes by being turned on by receiving a high voltage of the QB_O node; 상기 QB_E 노드의 하이 전압을 공급받아 턴-온됨으로써 상기 제1 및 제2 Q 노드를 방전시키는 제3_E 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a third_E transistor configured to discharge the first and second Q nodes by being turned on by receiving a high voltage of the QB_E node. 제8 항에 있어서,The method of claim 8, 상기 제2 제어부는,The second control unit, 오드 프레임 고전위 구동전압을 공급받아 턴-온됨으로써 오드 프레임 고전위 구동전압을 T4_O 노드로 공급하는 제4a_O 트랜지스터와;A fourth a_O transistor configured to receive an odd frame high potential driving voltage and to be turned on to supply the odd frame high potential driving voltage to a T4_O node; 상기 T4_O 노드로부터 하이 전압을 공급받아 턴-온됨으로써 QB_O 노드를 오드 프레임 고전위 구동전압으로 충전시키는 제4_O 트랜지스터와;A fourth_O transistor configured to receive a high voltage from the T4_O node and turn on to charge the QB_O node to an odd frame high potential driving voltage; 상기 제1 및 제2 Q 노드의 하이 전압을 공급받아 턴-온됨으로써 상기 T4_O 노드를 방전시키는 제4b_O 트랜지스터와;A fourth b_O transistor configured to discharge the T4_O node by being turned on by receiving high voltages of the first and second Q nodes; 상기 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온됨으로써 상기 T4_O 노드를 방전시키는 제4c_O 및 제4d_O 트랜지스터와;A fourth c_O and a fourth d_O transistor configured to receive one of the start pulse and the previous stage output signal to turn on to discharge the T4_O node; 다음 단 스테이지 출력 신호를 공급받아 턴-온됨으로써 상기 QB_O 노드에 오드 프레임 고전위 구동전압을 공급하는 제4e_O 트랜지스터와;A fourth e_O transistor for supplying an odd frame high potential driving voltage to the QB_O node by being turned on by receiving a next stage output signal; 상기 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온됨으로써 상기 QB_O 노드를 방전시키는 제5_O 트랜지스터와;A fifth O transistor which discharges the QB_O node by being turned on by receiving one of the start pulse and the previous stage output signal; 상기 제1 및 제2 노드의 하이 전압을 공급받아 턴-온됨으로써 QB_O 노드를 방전시키는 제5a_O 트랜지스터와;A fifth a_O transistor configured to discharge the QB_O node by being turned on by receiving high voltages of the first and second nodes; 상기 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온됨으로써 상기 QB_O 노드를 방전시키는 제5i_O 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a fifth i_O transistor configured to receive the one of the start pulse and the previous stage output signal to be turned on to discharge the QB_O node. 제9 항에 있어서,The method of claim 9, 상기 제3 제어부는,The third control unit, 이븐 프레임 고전위 구동전압을 공급받아 턴-온됨으로써 이븐 프레임 고전위 구동전압을 T4_E 노드로 공급하는 제4a_E 트랜지스터와;A fourth a_E transistor configured to receive the even frame high potential driving voltage and to be turned on to supply the even frame high potential driving voltage to the T4_E node; 상기 T4_E 노드로부터 하이 전압을 공급받아 턴-온됨으로써 QB_E 노드를 이븐 프레임 고전위 구동전압으로 충전시키는 제4_E 트랜지스터와;A fourth_E transistor configured to charge a QB_E node with an even frame high potential driving voltage by being turned on by receiving a high voltage from the T4_E node; 상기 제1 및 제2 Q 노드의 하이 전압을 공급받아 턴-온됨으로써 상기 T4_E 노드를 방전시키는 제4b_E 트랜지스터와;A fourth b_E transistor configured to discharge the T4_E node by being turned on by receiving high voltages of the first and second Q nodes; 상기 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온됨으로써 상기 T4_E 노드를 방전시키는 제4c_E 및 제4d_E 트랜지스터와;A fourth c_E and a fourth d_E transistor configured to receive one of the start pulse and the previous stage output signal to turn on to discharge the T4_E node; 다음 단 스테이지 출력 신호를 공급받아 턴-온됨으로써 상기 QB_E 노드에 이븐 프레임 고전위 구동전압을 공급하는 제4e_E 트랜지스터와;A fourth e_E transistor for supplying an even frame high potential driving voltage to the QB_E node by being turned on by receiving a next stage output signal; 상기 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온됨으로써 상기 QB_E 노드를 방전시키는 제5_E 트랜지스터와;A fifth_E transistor configured to receive one of the start pulse and the previous stage output signal to turn on to discharge the QB_E node; 상기 제1 및 제2 노드의 하이 전압을 공급받아 턴-온됨으로써 QB_E 노드를 방전시키는 제5a_E 트랜지스터와;A fifth a_E transistor configured to discharge the QB_E node by being turned on by receiving high voltages of the first and second nodes; 상기 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온됨으로써 상기 QB_E 노드를 방전시키는 제5i_E 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a fifth i_E transistor configured to receive the one of the start pulse and the previous stage output signal to be turned on to discharge the QB_E node. 제10 항에 있어서,The method of claim 10, 상기 제1 및 제2 스테이지는,The first and second stages, 오드 프레임의 경우에는 오드 프레임 고전위 구동전압을 공급받고,In the case of an odd frame, an odd frame high potential driving voltage is supplied, 이븐 프레임의 경우에는 이븐 프레임 고전위 구동전압을 공급받는 것을 특징으로 하는 쉬프트 레지스터.In the case of the even frame, the shift register is characterized by receiving an even frame high potential driving voltage. 다수의 게이트라인들과 다수의 데이터라인들이 교차되고 다수의 액정셀들이 배치되는 액정표시패널과; A liquid crystal display panel in which a plurality of gate lines and a plurality of data lines intersect and a plurality of liquid crystal cells are disposed; 고전위 구동전압에 드레인단자가 접속되고 제1 Q 노드에 소스단자가 접속되어 게이트단자에 인가되는 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나에 응답하여 상기 제1 Q 노드를 충전시키는 제1 Q 노드 충전 트랜지스터를 포함하고 상기 제1 Q 노드의 충전에 의해 출력을 발생하는 제1 스테이지와, 상기 제1 스테이지의 출력단자에 드레인단자 및 게이트단자가 공통으로 접속되고 제2 Q 노드에 소스단자가 접속되어 상기 제1 스테이지의 출력신호에 응답하여 상기 제2 Q 노드를 충전시키는 제2 Q 노드 충전 트랜지스터를 포함하고 상기 제2 Q 노드의 충전에 의해 출력을 발생하는 제2 스테이지를 구비하는 쉬프트 레지스터를 통해 상기 게이트라인들에 게이트펄스를 순차적으로 공급하는 게이트 구동부와;A first Q that charges the first Q node in response to any one of a start pulse and a previous stage output signal applied to a gate terminal with a drain terminal connected to a high potential driving voltage and a source terminal connected to a first Q node. A first stage including a node charging transistor and generating an output by charging the first Q node, a drain terminal and a gate terminal are commonly connected to an output terminal of the first stage, and a source terminal is connected to a second Q node. A shift register connected to a second Q node charging transistor configured to charge the second Q node in response to an output signal of the first stage and having a second stage generating an output by charging of the second Q node. A gate driver sequentially supplying gate pulses to the gate lines through the gate lines; 상기 데이터라인들에 데이터 전압을 공급하기 위한 데이터 구동회로를 구비하는 것을 특징으로 하는 액정표시장치.And a data driving circuit for supplying data voltages to the data lines. 제12 항에 있어서,The method of claim 12, 상기 제2 스테이지는,The second stage, 상기 제1 스테이지의 사이에 일정한 간격으로 적어도 하나 이상이 배치되는 것을 특징으로 하는 액정표시장치.At least one liquid crystal display device is disposed between the first stages at regular intervals. 제12 항에 있어서,The method of claim 12, 상기 제1 및 제2 스테이지는,The first and second stages, 상기 액정표시패널에 내장되는 것을 특징으로 하는 액정표시장치.And a liquid crystal display panel embedded in the liquid crystal display panel. 제14 항에 있어서,The method of claim 14, 상기 제1 및 제2 스테이지는,The first and second stages, 비정질 실리콘 트랜지스터를 이용하는 것을 특징으로 하는 액정표시장치.A liquid crystal display device comprising an amorphous silicon transistor.
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