KR20070001714A - 액정표시장치의 제조방법 - Google Patents

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KR20070001714A KR1020050057338A KR20050057338A KR20070001714A KR 20070001714 A KR20070001714 A KR 20070001714A KR 1020050057338 A KR1020050057338 A KR 1020050057338A KR 20050057338 A KR20050057338 A KR 20050057338A KR 20070001714 A KR20070001714 A KR 20070001714A
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Abstract

본 발명의 액정표시장치의 제조방법은 투명전극의 패터닝시 투명 도전물질의 잔사(殘渣)가 남지 않도록 함으로써 소자의 불량을 감소시키기 위한 것으로, 기판 위에 게이트전극과 게이트라인을 형성하는 단계; 상기 기판 위에 제 1 절연막을 형성하는 단계; 상기 게이트전극 상부에 액티브층과 소오스/드레인전극을 형성하며 상기 게이트라인과 실질적으로 교차하는 데이터라인을 형성하는 단계; 상기 기판 위에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막의 일부 영역을 제거하여 상기 드레인전극의 일부를 노출시키는 콘택홀을 형성하는 단계; 상기 기판 위에 제 1 영역을 오픈시키는 제 1 감광막을 형성하는 단계; 상기 기판 위에 투명 도전막을 형성하는 단계; 상기 기판 위에 제 2 감광막을 형성하는 단계; 상기 제 1 영역을 제외한 제 2 영역의 투명 도전막이 노출되도록 상기 제 2 감광막의 일부를 제거하는 단계; 상기 노출된 투명 도전막을 제거하는 단계; 및 상기 남아있는 감광막을 제거하는 단계를 포함한다.
액정표시장치, 투명전극, 잔사

Description

액정표시장치의 제조방법{METHOD OF FABRICATING LIQUID CRYSTAL DISPLAY DEVICE}
도 1은 일반적인 횡전계방식 액정표시장치의 어레이 기판 일부를 나타내는 평면도.
도 2는 본 발명의 실시예에 따른 횡전계방식 액정표시장치의 어레이 기판 일부를 나타내는 평면도.
도 3a 내지 도 3d는 도 2에 도시된 어레이 기판의 II-II'선에 따른 제조공정을 순차적으로 나타내는 단면도.
도 4a 내지 도 4d는 도 3b에 도시된 제 2 마스크공정을 구체적으로 나타내는 단면도.
도 5a 내지 도 5e는 도 3d에 도시된 제 4 마스크공정을 통해 투명전극을 형성하는 과정을 구체적으로 나타내는 단면도.
** 도면의 주요부분에 대한 부호의 설명 **
110 : 어레이 기판 108 : 공통전극
108L : 공통전극라인 116 : 게이트라인
117 : 데이터라인 118 : 화소전극
118 : 화소전극라인 140 : 콘택홀
170~370 : 감광막
본 발명은 액정표시장치의 제조방법에 관한 것으로, 보다 상세하게는 투명전극 형성시 투명 도전물질의 잔사가 남지 않도록 패터닝한 액정표시장치의 제조방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.
이때, 상기 액정표시장치에 일반적으로 사용되는 구동방식으로 네마틱상의 액정분자를 기판에 대해 수직 방향으로 구동시키는 트위스티드 네마틱(Twisted Nematic; TN)방식이 있으나, 상기 방식의 액정표시장치는 시야각이 90도 정도로 좁다는 단점을 가지고 있다. 이것은 액정분자의 굴절률 이방성(refractive anisotropy)에 기인하는 것으로 기판과 수평하게 배향된 액정분자가 액정표시패널에 전압이 인가될 때 기판과 거의 수직방향으로 배향되기 때문이다.
이에 액정분자를 기판에 대해 수평한 방향으로 구동시켜 시야각을 170도 이상으로 향상시킨 횡전계방식이 있으며, 이를 자세히 설명하면 다음과 같다.
도 1은 일반적인 횡전계방식 액정표시장치의 어레이 기판 일부를 나타내는 평면도로써, 실제의 액정표시장치에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 MㅧN개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 단지 한 화소만을 나타내었다.
도면에 도시된 바와 같이, 투명한 유리기판(10) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(16)과 데이터라인(17)이 형성되어 있으며, 상기 게이트라인(16)과 데이터라인(17)의 교차영역에는 스위칭소자인 박막 트랜지스터(Thin Film Transistor; TFT)(20)가 형성되어 있다.
이때, 상기 박막 트랜지스터(20)는 게이트라인(16)에 연결된 게이트전극(21), 데이터라인(17)에 연결된 소오스전극(22) 및 화소전극라인(18L)에 연결된 드레인전극(23)으로 구성된다. 또한, 상기 박막 트랜지스터(20)는 게이트전극(21)과 소오스/드레인전극(22, 23)의 절연을 위한 제 1 절연막(미도시) 및 상기 게이트전극(21)에 공급되는 게이트전압에 의해 소오스전극(22)과 드레인전극(23) 간에 전도채널(conductive channel)을 형성하는 액티브층(미도시)을 포함한다.
상기 화소영역 내에는 횡전계를 발생시키기 위한 공통전극(8)과 화소전극(18)이 데이터라인(17)의 길이방향으로 교대로 배치되어 있다. 이때, 상기 화소전극(18)은 드레인전극(23)과 연결된 화소전극라인(18L)과 제 2 절연막(미도시)에 형성된 콘택홀(40)을 통해 전기적으로 접속하며, 상기 공통전극(8)은 게이트라인(16) 과 평행하게 배치된 공통전극라인(8L)과 연결되어 있다.
또한, 상기 화소전극(18)은 인듐-틴-옥사이드(Indium Tin Oxide; ITO)와 같은 투명한 도전물질로 형성되어 있다.
이와 같이 구성되는 상기 액정표시장치는 투명 도전물질로 화소전극(18)을 형성하는 과정에서 상기 투명 도전물질의 식각시 상기 화소전극(18)영역 이외의 영역에 상기 투명 도전물질의 잔사(50)가 남아 있게 되는 경우가 발생한다. 이는 일반적으로 화소전극(18)의 패터닝시 비정질 ITO 전면에 감광막을 형성하고 마스크를 통해 상기 감광막을 패터닝한 후, 그 하부의 노출된 ITO를 식각하게 되는데, 이때 상기 감광막 형성시 열에 의해 일부의 ITO가 결정화됨으로써 식각시 완전히 제거되지 않고 ITO 잔사(50)로 남아 있게 된다. 즉, 130℃에서 진행되는 하드 베이킹(hard baking)공정에서 국부적으로 ITO 박막이 결정화되는 현상이 발생하게 되고 상기 ITO의 상(phase)에 따라 식각시 불균일한 식각속도를 가져와 다결정 ITO 일부가 식각되지 않고 잔사(50)로 남아 있게 된다.
이러한 결정성 ITO는 강산으로 습식식각을 통해 제거하여야 하는데, 식각 속도가 매우 느려 식각시간이 많이 소요되는 문제점이 있다. 또한, 강산을 이용한 장시간의 식각으로 상기 강산의 접촉에 따른 하부층이 손상을 받게 되는 문제점이 발생하게 된다.
참고로, 상기의 잔사는 비정질 ITO와 다결정 ITO가 함께 존재함에 따라 식각이 불균일하게 되어 에칭이 안되고 남아있는 ITO 조각을 의미한다.
상기 남아 있는 ITO 잔사(50)는 액정표시장치의 화상품질을 저하시키게 하 며, 소자에 불량을 발생시키는 원인으로 작용하는 문제점을 가지고 있다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 투명전극 형성시 투명 도전물질의 잔사가 남지 않도록 한 액정표시장치의 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적을 달성하기 위하여, 본 발명의 액정표시장치의 제조방법은 기판 위에 게이트전극과 게이트라인을 형성하는 단계; 상기 기판 위에 제 1 절연막을 형성하는 단계; 상기 게이트전극 상부에 액티브층과 소오스/드레인전극을 형성하며 상기 게이트라인과 실질적으로 교차하는 데이터라인을 형성하는 단계; 상기 기판 위에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막의 일부 영역을 제거하여 상기 드레인전극의 일부를 노출시키는 콘택홀을 형성하는 단계; 상기 기판 위에 제 1 영역을 오픈시키는 제 1 감광막을 형성하는 단계; 상기 기판 위에 투명 도전막을 형성하는 단계; 상기 기판 위에 제 2 감광막을 형성하는 단계; 상기 제 1 영역을 제외한 제 2 영역의 투명 도전막이 노출되도록 상기 제 2 감광막의 일부를 제거하는 단계; 상기 노출된 투명 도전막을 제거하는 단계; 및 상기 남아있는 감광막을 제거하는 단계를 포함한다.
이하, 상기와 같이 구성되는 본 발명의 액정표시장치의 제조방법의 바 람직한 실시예를 도면을 참조하여 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 횡전계방식 액정표시장치의 어레이 기판 일부를 나타내는 평면도로써, 실제의 액정표시장치에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 MㅧN개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 단지 한 화소만을 나타내었다.
이때, 본 실시예는 횡전계방식의 액정표시장치를 예를 들어 설명하고 있으나 본 발명이 이에 한정되는 것은 아니며, 본 발명은 TN방식의 액정표시장치에도 적용될 수 있다.
도면에 도시된 바와 같이, 투명한 유리기판(110) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(116)과 데이터라인(117)이 형성되어 있으며, 상기 게이트라인(116)과 데이터라인(117)의 교차영역에는 스위칭소자인 박막 트랜지스터(120)가 형성되어 있다.
이때, 상기 박막 트랜지스터(120)는 게이트라인(116)에 연결된 게이트전극(121), 데이터라인(117)에 연결된 소오스전극(122) 및 화소전극라인(118L)에 연결된 드레인전극(123)으로 구성된다. 또한, 상기 박막 트랜지스터(120)는 게이트전극(121)과 소오스/드레인전극(122, 123)의 절연을 위한 제 1 절연막(미도시) 및 게이트전극(121)에 공급되는 게이트전압에 의해 소오스전극(122)과 드레인전극(123) 간에 전도채널을 형성하는 액티브층(미도시)을 포함한다.
상기 화소영역 내에는 횡전계를 발생시키기 위한 공통전극(108)과 화소전극(118)이 교대로 배치되어 있다. 이때, 상기 화소전극(118)은 화소전극라인(118L)과 콘택홀(140)을 통해 전기적으로 접속하며, 상기 공통전극(108)은 게이트라인(116)과 평행하게 배치된 공통전극라인(108L)과 연결되어 있다.
이때, 본 실시예에서는 게이트배선, 즉 게이트전극(121)과 게이트라인(116)을 형성할 때 상기 게이트배선용 불투명 도전물질로 공통전극(108)을 형성하고 ITO와 같은 투명한 도전물질로 화소전극(118)을 형성한 경우를 예를 들어 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니며 본 발명은 상기 공통전극(108)과 화소전극(118)을 모두 투명 도전물질로 형성한 2ITO 구조의 액정표시장치에도 적용 할 수 있다.
한편, ITO로 이루어진 본 실시예의 화소전극(118)은 상기 ITO 패터닝공정을 개선함으로써 전술한 소자 불량을 일으키는 ITO 잔사가 남아있지 않게 되는데, 이를 다음의 어레이 기판의 제조공정을 통해 상세히 설명한다.
도 3a 내지 도 3d는 도 2에 도시된 어레이 기판의 II-II'선에 따른 제조공정을 순차적으로 나타내는 단면도이다.
이때, 본 실시예는 4번의 마스크공정, 즉 4번의 포토리소그래피공정을 이용하여 어레이 기판을 형성하는 4마스크공정을 예로 들어 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니며 본 발명은 마스크공정의 수에 관계없이 적용될 수 있다.
먼저, 도 3a에 도시된 바와 같이, 유리와 같이 투명한 절연물질로 이루어진 기판(110) 위에 게이트전극(121)과 게이트라인(미도시) 및 공통전극(108)과 공통전극라인(미도시)을 형성한다.
이때, 상기 게이트전극(121), 게이트라인, 공통전극(108) 및 공통전극라인은 제 1 도전물질을 기판(110) 전면에 증착한 후 포토리소그래피공정(제 1 마스크공정)을 통해 패터닝하여 형성하게 된다.
여기서, 상기 제 1 도전물질로 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 게이트전극(121), 게이트라인, 공통전극(108) 및 공통전극라인은 상기 저저항 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수도 있다.
그리고, 도 3b에 도시된 바와 같이, 상기 게이트전극(121), 게이트라인, 공통전극(108) 및 공통전극라인이 형성된 기판(110) 전면에 차례대로 제 1 절연막(115A), 비정질 실리콘 박막, n+ 비정질 실리콘 박막 및 제 2 도전물질을 증착한다. 이후, 포토리소그래피공정(제 2 마스크공정)을 통해 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 제 2 도전물질을 선택적으로 패터닝함으로써 비정질 실리콘 박막으로 이루어진 액티브층(120')과 제 2 도전물질로 이루어진 소오스전극(122)과 드레인전극(123) 및 데이터라인(117)을 형성한다.
이때, 상기 제 2 마스크공정은 회절노광을 이용함으로써 한번의 마스크공정으로 액티브층(120')과 소오스/드레인전극(122, 123) 및 데이터라인(117)을 동시에 형성할 수 있게 되며, 이를 도면을 참조하여 상세히 설명한다.
도 4a 내지 도 4d는 도 3b에 도시된 제 2 마스크공정을 구체적으로 나타내는 단면도이다.
도 4a에 도시된 바와 같이, 상기 게이트전극(121), 게이트라인, 공통전극(108) 및 공통전극라인이 형성된 기판(110) 전면에 차례대로 제 1 절연막(115A), 비정질 실리콘 박막(120), n+ 비정질 실리콘 박막(130) 및 제 2 도전물질로 이루어진 제 1 도전막(150)을 형성한다.
그리고, 도 4b에 도시된 바와 같이, 상기 기판(110) 전면에 포토레지스트와 같은 감광성물질로 이루어진 제 1 감광막(170)을 형성하고, 슬릿영역을 포함하는 회절마스크(180)를 통해 상기 제 1 감광막(170)에 광을 조사한다.
이때, 상기 회절마스크(180)에는 광을 모두 투과시키는 제 1 투과영역(I)과 광의 일부만 투과시키는 제 2 투과영역(II) 및 조사된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 마스크(180)를 투과한 빛만이 제 1 감광막(170)에 조사되게 된다.
본 실시예에 사용한 회절마스크(180)는 제 2 투과영역(II)이 슬릿구조를 가지며, 상기 제 2 투과영역(II)을 통해 조사되는 노광량은 빛을 모두 투과시키는 제 1 투과영역(I)에 조사된 노광량보다 적게 된다. 따라서, 제 1 감광막(170)을 도포한 후 상기 제 1 감광막(170)에 부분적으로 슬릿영역(II)이 마련된 마스크(180)를 사용하여 노광, 현상하게 되면 상기 슬릿영역(II)에 남아있는 감광막의 두께와 제 1 투과영역(I) 또는 차단영역(III)에 남아있는 감광막의 두께가 다르게 되게된다.
이때, 상기 제 1 감광막(170)으로 포지티브 타입의 포토레지스트를 사용하는 경우에는 상기 슬릿영역(II)에 남아있는 감광막의 두께는 차단영역(III)에 남아있는 감광막의 두께보다 적게 되며, 네거티브 타입의 포토레지를 사용하는 경우에는 상기 슬릿영역(II)에 남아있는 감광막의 두께는 제 1 투과영역(I)에 남아있는 감광막의 두께보다 적게 되게된다.
이때, 본 실시예에서는 포지티브 타입의 포토레지스트를 사용하였으나, 본 발명이 이에 한정되는 것은 아니며, 네거티브 타입의 포토레지스트를 사용할 수도 있다.
이어서, 상기 회절마스크(180)를 통해 노광된 제 1 감광막(170)을 현상하고 나면(제 2 마스크공정), 도 4c에 도시된 바와 같이, 상기 차단영역(III) 및 제 2 투과영역(II)을 통해 모든 광이 차단되거나 광이 일부가 차단된 영역에는 소정 두께의 감광막패턴(170A~170C)이 남아있게 되고, 광이 모두 조사된 제 1 투과영역(I)영역에는 감광막이 제거되어 상기 제 1 도전막(150) 표면이 노출되게 된다.
이때, 상기 차단영역(III)을 통해 형성된 제 1 감광막패턴(170A)과 제 2 감광막패턴(170B)은 제 2 투과영역(II)에 형성된 제 3 감광막패턴(170C)보다 두껍게 형성되게 된다.
즉, 도면 좌측의 소오스/드레인전극영역(즉, 후술할 식각공정을 통해 소오스전극과 드레인전극이 형성될 영역) 상부에는 제 1 두께의 제 1 감광막패턴(170A)이 남아있고 도면 우측의 데이터라인영역(즉, 후술할 식각공정을 통해 데이터라인이 형성될 영역) 상부의 소정영역에는 제 1 두께의 제 2 감광막패턴(170B)이 남아있게 되며, 상기 소오스전극영역과 드레인전극영역 사이에는 제 2 두께의 제 3 감광막패턴(170C)이 남아있게 된다.
이후, 상기와 같이 형성된 감광막패턴(170A~170C)을 마스크로 하여, 그 하부 의 제 1 도전막(150)과 n+ 비정질 실리콘 박막(130) 및 비정질 실리콘 박막(120)을 선택적으로 제거함으로써 상기 게이트전극(121) 상부에 비정질 실리콘 박막으로 이루어진 액티브층(120')을 형성하고 상기 데이터라인영역에 상기 제 1 도전막(150)으로 이루어진 데이터라인(117)을 형성한다.
이때, 상기 액티브층(120') 상부에는 n+ 비정질 실리콘 박막으로 이루어진 제 1 n+ 비정질 실리콘 박막패턴(130')과 제 1 도전막으로 이루어진 제 1 도전막패턴(150')이 형성되어 있으며, 상기 데이터라인(117) 하부에는 상기 데이터라인(117)과 동일한 형태로 패터닝된 제 2 비정질 실리콘 박막패턴(120")과 제 2 n+ 비정질 실리콘 박막패턴(130")이 형성되어 있게 된다.
그리고, 애슁(ashing)공정을 진행하여 상기 제 2 투과영역(II)의 제 3 감광막패턴(170C)을 완전히 제거하게 되면, 도 4d에 도시된 바와 같이, 상기 차단영역의 제 1 감광막패턴(170A)과 제 2 감광막패턴(170B)은 상기 제 2 투과영역(II)의 제 3 감광막패턴(170C) 두께만큼 제거된 제 3 두께의 제 4 감광막패턴(170A')과 제 5 감광막패턴(170B')으로 남아있게 된다.
이후, 상기 남아있는 감광막패턴(170A', 170B')을 마스크로 하여, 그 하부의 제 1 도전막 패턴(150')과 제 1 n+ 비정질 실리콘 박막패턴(130')을 선택적으로 제거하게 되면, 상기 액티브층(120') 상부에 상기 제 1 도전막 패턴(150')으로 이루어진 소오스전극(122)과 드레인전극(123)이 형성되게 된다.
이때, 상기 제 1 n+ 비정질 실리콘 박막패턴(130')도 동일한 형태로 패터닝되어 상기 소오스/드레인전극(122, 123)과 액티브층(120')의 소정영역 사이를 오믹 콘택(ohmic contact)시키는 오믹 콘택층(125)을 형성하게 된다.
이와 같이 액티브층(120')과 소오스/드레인전극(122, 123) 및 데이터라인(117)은 회절노광을 이용함으로써 한번의 마스크공정을 통해 형성할 수 있게 되어 마스크수를 감소시킬 수 있게된다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 상기 소오스/드레인전극(122, 123) 및 데이터라인(117)을 상기 액티브층(120')과는 다른 별도의 마스크공정, 즉 두 번의 마스크공정을 통해 상기 액티브층(120')과 소오스/드레인전극(122, 123) 및 데이터라인(117) 형성할 수도 있다.
다음으로, 도 3c에 도시된 바와 같이, 상기 기판(110) 전면에 제 2 절연막(115B)을 형성한다. 그리고, 포토리소그래피공정(제 3 마스크공정)을 이용하여 상기 제 2 절연막(115B)을 선택적으로 패터닝함으로써 상기 드레인전극(123)의 일부를 노출시키는 콘택홀(140)을 형성한다.
그리고, 도 3d에 도시된 바와 같이, 상기 기판(110) 위에 상기 콘택홀(140)을 통해 상기 드레인전극(123)과 전기적으로 접속하는 화소전극(118)을 형성한다.
상기 화소전극(118)은 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO) 등과 같은 투과율이 뛰어난 투명한 도전물질로 형성할 수 있다.
이때, 본 실시예의 화소전극(118)은 ITO 패터닝시 전술한 ITO 잔사가 남아있게 되는 문제를 해결하고자 제 2 감광막을 먼저 형성한 다음 상기 ITO와 같은 투명 도전막을 증착하게 된다. 이때, 상기 제 2 감광막은 화소전극(118)이 형성될 부분이 오픈 되도록 패턴닝되게 된다. 이후, 제 3 감광막을 전면에 형성한 다음 애슁공 정을 통해 상기 투명 도전막이 외부로 노출되도록 상기 제 3 감광막을 제거한다. 그리고, 상기 노출된 ITO를 식각한 후 남아있는 제 2, 제 3 감광막을 제거하게 되면 ITO로 이루어진 화소전극(118) 이외 영역의 ITO 잔사들은 상기 감광막과 함께 제거되기 때문에 전술한 ITO 잔사가 남아있지 않게 된다.
이하, 도면을 참조하여 상기 제 4 마스크공정을 상세히 설명한다.
도 5a 내지 도 5e는 도 3d에 도시된 제 4 마스크공정을 통해 투명전극을 형성하는 과정을 구체적으로 나타내는 단면도이다.
도 5a에 도시된 바와 같이, 제 2 절연막(115B) 형성된 기판(110) 위에 감광성물질로 이루어진 제 2 감광막(270)을 형성한다. 이때, 상기 제 2 감광막(270)은 전술한 바와 같이 ITO가 증착되는 부분(즉, 화소전극이 형성될 영역(A, B))이 오픈 되도록 패턴닝되게 된다.
다음으로, 도 5b에 도시된 바와 같이, 상기 제 2 감광막(270)이 형성된 기판(110) 전면에 ITO와 같은 투명한 도전물질로 제 2 도전막(250)을 형성한다.
이때, 상기 화소전극이 형성될 영역(A, B)에는 상기 제 2 감광막(270)이 형성되어 있지 않아 상기 A영역과 B영역에 형성된 제 2 도전막(250)은 다른 영역과 단차를 가지게 된다.
그리고, 도 5c에 도시된 바와 같이, 상기 제 2 도전막(250)이 형성된 기판(110) 전면에 감광성물질로 이루어진 제 3 감광막(370)을 형성한다. 이때, 상기 제 3 감광막(370)은 상기 화소전극이 형성될 영역(A, B)과 다른 영역 상부가 실질적으로 평탄화되도록 형성되게 된다.
이후, 도 5d에 도시된 바와 같이, 상기 제 3 감광막(370)의 일부를 제거하는 애슁공정을 진행하여 상기 A영역과 B영역 이외 영역의 상기 제 2 도전막(250)이 외부로 노출되도록 한다. 이때, 상기 애슁공정을 통해 그 두께의 일부가 제거된 감광막패턴(370')은 상기 A영역과 B영역 상부에만 남아있게 된다.
그리고, 상기 노출된 제 2 도전막(250)을 선택적으로 제거하게 되면, 도 5e에 도시된 바와 같이 상기 콘택홀(140)을 통해 드레인전극(123)과 전기적으로 접속하는 화소전극(118)이 형성되게 된다.
이때, 상기 제 2 도전막(250)의 식각시 ITO 잔사가 제거되지 않고 남아있게 되더라도, 이후의 감광막(270, 370') 스트립(strip)공정을 통해 완전히 제거되게 된다.
즉, 상기 남아있는 제 2 감광막(270)과 감광막패턴(370')을 제거하게 되면 상기 A영역과 B영역 이외 영역의 ITO 잔사들은 상기 제 2 감광막(270)과 감광막패턴(370')과 함께 제거되기 때문에 전술한 ITO 잔사 문제가 발생하지 않게 된다.
이때, 본 실시예는 4번의 마스크공정을 이용하여 어레이 기판을 제작한 4마스크공정을 예를 들어 설명하고 있으나, 전술한 바와 같이 본 발명이 이에 한정되는 것은 아니며 본 발명은 마스크공정의 수에 관계없이 적용된다.
또한, 상기 실시예에서는 액티브층으로 비정질 실리콘 박막을 이용한 비정질 실리콘 박막 트랜지스터를 예를 들어 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니며 본 발명은 상기 액티브층으로 다결정 실리콘 박막을 이용한 다결정 실리콘 박막 트랜지스터를 구비한 액정표시장치에도 적용된다.
이와 같은 본 발명은 상기 공통전극(108)과 화소전극(118)을 지그재그(또는, 헤링본(herringbone))구조로 형성한 경우에도 적용될 수 있는데, 이와 같이 공통전극(108)과 화소전극(118)의 지그재그 형상으로 이루어진 구조는 한 화소에 위치하는 액정이 모두 한 방향으로 배열되지 않고 서로 다른 방향으로 배열되게 함으로써 멀티도메인(multi domain)을 유도할 수 있게 된다. 즉, 멀티도메인 구조로 인해 액정의 복굴절(birefringence) 특성에 의한 이상 광을 서로 상쇄시키기 때문에 칼라쉬프트(color shift) 현상을 최소화 할 수 있는 장점을 가진다. 이때, 상기 지그재그 구조의 구부러진 각도는 액정의 배향방향에 대해 1∼30도 정도로 할 수 있다.
또한, 본 발명은 액정표시장치의 모드, 즉 트위스티드 네마틱 모드, 횡전계 모드 및 수직배향(Vertical Alignment; VA) 모드 등 모드에 관계없이 적용 가능하다.
또한, 본 발명은 액정표시장치뿐만 아니라 박막 트랜지스터를 이용하여 제작하는 다른 표시장치, 예를 들면 구동 트랜지스터에 유기전계발광소자(Organic Light Emitting Diodes; OLED)가 연결된 유기전계발광 디스플레이장치에도 이용될 수 있다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
상술한 바와 같이, 본 발명에 따른 액정표시장치의 제조방법은 ITO 잔사가 제거된 투명전극의 형성으로 액정표시패널의 화상품질이 향상되는 효과를 제공한다.
또한, 본 발명에 따른 액정표시장치의 제조방법은 상기와 같은 ITO 잔사의 제거로 소자 불량의 감소에 따른 수율이 향상되는 효과를 제공한다.

Claims (12)

  1. 기판 위에 게이트전극과 게이트라인을 형성하는 단계;
    상기 기판 위에 제 1 절연막을 형성하는 단계;
    상기 게이트전극 상부에 액티브층과 소오스/드레인전극을 형성하며 상기 게이트라인과 실질적으로 교차하는 데이터라인을 형성하는 단계;
    상기 기판 위에 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막의 일부 영역을 제거하여 상기 드레인전극의 일부를 노출시키는 콘택홀을 형성하는 단계;
    상기 기판 위에 제 1 영역을 오픈시키는 제 1 감광막을 형성하는 단계;
    상기 기판 위에 투명 도전막을 형성하는 단계;
    상기 기판 위에 제 2 감광막을 형성하는 단계;
    상기 제 1 영역을 제외한 제 2 영역의 투명 도전막이 노출되도록 상기 제 2 감광막의 일부를 제거하는 단계;
    상기 노출된 투명 도전막을 제거하는 단계; 및
    상기 남아있는 감광막을 제거하는 단계를 포함하는 액정표시장치의 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 영역은 화소전극이 형성될 영역인 것을 특징으로 하는 액정표시장치의 제조방법.
  3. 제 2 항에 있어서, 상기 제 1 영역은 공통전극이 형성될 영역을 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  4. 제 1 항에 있어서, 상기 제 2 영역의 노출된 투명 도전막을 선택적으로 제거하여 상기 기판 위에 화소전극을 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  5. 제 4 항에 있어서, 상기 제 2 영역의 노출된 투명 도전막을 선택적으로 제거하여 상기 기판 위에 공통전극을 추가로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  6. 제 4 항에 있어서, 상기 화소전극은 상기 콘택홀을 통해 드레인전극과 전기적으로 접속하는 것을 특징으로 하는 액정표시장치의 제조방법.
  7. 제 5 항에 있어서, 상기 화소전극과 공통전극은 교대로 배치되는 것을 특징으로 하는 액정표시장치의 제조방법.
  8. 제 1 항에 있어서, 상기 투명 도전막은 인듐-틴-옥사이드 또는 인듐-징크-옥사이드로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  9. 제 1 항에 있어서, 애슁공정을 통해 상기 제 2 감광막의 일부를 제거하는 것을 특징으로 하는 액정표시장치의 제조방법.
  10. 제 1 항에 있어서, 상기 남아있는 감광막을 제거할 때 상기 감광막 위의 투명 도전막 잔사도 함께 제거되는 것을 특징으로 하는 액정표시장치의 제조방법.
  11. 제 1 항에 있어서, 상기 게이트전극과 게이트라인을 형성할 때 상기 기판 위에 공통전극라인을 추가로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  12. 제 11 항에 있어서, 상기 공통전극라인과 연결되며 상기 데이터라인 방향으로 배열되는 공통전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
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