KR20070001552A - Manufacturing method of metal line of semiconductor device - Google Patents
Manufacturing method of metal line of semiconductor device Download PDFInfo
- Publication number
- KR20070001552A KR20070001552A KR1020050057111A KR20050057111A KR20070001552A KR 20070001552 A KR20070001552 A KR 20070001552A KR 1020050057111 A KR1020050057111 A KR 1020050057111A KR 20050057111 A KR20050057111 A KR 20050057111A KR 20070001552 A KR20070001552 A KR 20070001552A
- Authority
- KR
- South Korea
- Prior art keywords
- photoresist pattern
- metal wiring
- semiconductor device
- metal layer
- manufacturing
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
Abstract
Description
도 1a 내지 도 1d는 종래 기술에 따른 반도체소자의 금속배선 제조공정도. 1A to 1D are diagrams illustrating a manufacturing process of a metal wiring of a semiconductor device according to the prior art.
도 2a 내지 도 2d는 본 발명에 따른 반도체소자의 금속배선 제조공정도. 2a to 2d is a process diagram of the metallization of the semiconductor device according to the present invention.
<도면의 주요 부분에 대한 부호의 설명> <Explanation of symbols for the main parts of the drawings>
10, 30 : 층간절연막 12, 32 : 장벽금속층 10, 30: interlayer
14, 34 : 금속층 16, 36 : 감광막 패턴 14, 34
18, 38 : Cl 이온 20 : 부식 잔류물 18, 38
본 발명은 반도체소자의 금속배선 제조방법에 관한 것으로서, 특히 금속배선 식각후 H2O 플라즈마로 잔류 Cl 이온을 효과적으로 제거하여 금속배선이 대기중의 수분에 부식되는 것을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 금속배선 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a metal wiring of a semiconductor device, and in particular, to effectively remove residual Cl ions with H2O plasma after etching the metal wiring to prevent the metal wiring from corroding to moisture in the air, thereby improving process yield and device operation reliability. The present invention relates to a metal wiring manufacturing method of a semiconductor device that can be improved.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다. The recent trend of high integration of semiconductor devices has been greatly influenced by the development of fine pattern formation technology, and the miniaturization of photoresist patterns, which are widely used as masks such as etching or ion implantation processes, are essential in the manufacturing process of semiconductor devices.
이러한 감광막 패턴의 분해능(R)은 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다. The resolution R of this photosensitive film pattern is proportional to the light source wavelength? And the process variable k of the reduced exposure apparatus used, and inversely proportional to the lens aperture (NA, numerical aperture) of the exposure apparatus.
여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키는 방법이 사용되고, 또한 공정 상의 방법으로는 위상반전마스크(phase shift mask)를 사용하거나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 삼층레지스트 방법 또는 실리레이션 방법 등이 개발되어 사용되고 있다. In this case, a method of reducing the wavelength of the light source is used to improve the optical resolution of the reduced exposure apparatus, and a separate thin film capable of using a phase shift mask or improving image contrast as a process method. The C.E.contrast enhancement layer (CEL) method, the three-layer resist method, the silicidation method, etc. which form this on a wafer are developed and used.
특히 반도체소자의 배선간 연결이나, 전력 공급 및 신호전달등에 사용되는 금속배선은 제조 단계에서 금속 부식 현상이 발생하여 제품의 수명 및 동작 속도를 급격히 감소시켜 소자의 신뢰성을 떨어뜨린다. In particular, metal wiring used for interconnection of semiconductor devices, power supply, signal transmission, etc., causes metal corrosion at the manufacturing stage, which drastically decreases the lifespan and operation speed of the product, thereby reducing the reliability of the device.
도 1a 내지 도 1d는 종래 기술에 따른 반도체소자의 금속배선 제조 공정도이다. 1A to 1D are diagrams illustrating a process of manufacturing metal wirings of a semiconductor device according to the prior art.
먼저, 소정의 하부 구조물을 구비하는 반도체기판(도시되지 않음)상에 층간절연막(10)을 도포하고 그 상부를 평탄화시킨 후, 상기 층간절연막(10) 상에 장벽금속층(12)과 Al 재질의 금속층(14)을 순차적으로 형성한다. First, the interlayer
그후, 상기 금속층(14)상에 금속배선 마스크인 감광막 패턴(16)을 형성하고, 상기 감광막 패턴(16)을 마스크로 노출되어 있는 금속층(14)과 장벽금속층(12)을 순차적으로 식각하여 금속배선을 형성한다. 이때 상기 구조의 표면에 금속 부식의 주원인이 되는 Cl 이온(18) 잔류물이 다량 남게 된다. 여기서 상기 식각 공정은 Cl 가스와 측벽 보호용의 BCl3 가스나, 폴리머 가스인 CHF3 또는 N2 가스등을 사용하여 식각한다. (도 1a 참조). Thereafter, a
그다음 상기 감광막 패턴(16)을 대기 중에 노출시키기 전에 H2O 플라즈마 처리를 실시하여 웨이퍼 상에 잔류중인 Cl 이온(18)을 HCl로 변화시켜 제거되도록 한다. 이때에도 소량의 Cl 이온(18)이 웨이퍼 상에 잔류하며 감광막 패턴(16)의 내부에도 Cl 이온(18)이 남게된다. (도 1b 참조). Then, before exposing the
그후, 상기 감광막 패턴(16)은 O2/N2 플라즈마로 제거하여 상기 금속층(14) 패턴과 장벽금속층(12) 패턴으로된 금속배선을 완성한다. 이때 감광막 패턴(16) 내부에 남아 있거나 웨이퍼 표면에 잔류하던 Cl 이온(18)이 소량 잔류하게 된다. (도 1c 참조). Thereafter, the
그다음 상기 구조의 웨이퍼를 솔벤트 용액으로 세정하게 되는데, 대기 중에 금속배선이 노출되는 시간 정도에 따라 대기중의 습기와 반응하여 부식되어 부식 잔류물(20)이 생성된다. (도 1d 참조). Then, the wafer of the structure is cleaned with a solvent solution, which reacts with moisture in the air according to the time of exposure of the metal wiring in the air to produce a
상기와 같은 종래 기술에 따른 반도체소자의 금속배선 제조방법은 금속배선 패턴닝 후에 H2O 플라즈마 처리를 실시하나 감광막 패턴 내부에도 Cl 이온이 잔류하므로 Cl 이온의 완전한 제거가 어렵고, 인시튜로 Cl 이온을 제거하여도 공정 조 건이나 환경에 따라 Cl 이온의 제거 정도가 큰 영향을 받게되어 공정의 균일성 확보가 어려워 금속배선의 부식을 효과적으로 방지하기 어려운 문제점이 있다. In the method of manufacturing a metal wiring of the semiconductor device according to the prior art as described above, H 2 O plasma treatment is performed after the metal wiring patterning, but since Cl ions remain in the photoresist pattern, it is difficult to completely remove Cl ions and remove Cl ions in situ. Even though the removal of Cl ions is greatly influenced by the process conditions and the environment, it is difficult to secure uniformity of the process, which makes it difficult to effectively prevent corrosion of metal wiring.
본 발명은 상기와 같은 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 금속배선 패턴닝 후에 H2O 플라즈마 처리를 효과적으로 실시하여 Cl 이온 잔류물이 남지 않도록 하여 대기 중에 금속배선이 노출되어도 부식 발생을 방지할 수 있어 소자의 수명이나 동작 속도 및 불량 발생을 방지할 수 있는 반도체소자의 금속배선 제조방법을 제공함에 있다. The present invention is to solve the above problems, an object of the present invention is to effectively perform the H2O plasma treatment after the metal wiring patterning to prevent the occurrence of corrosion even if the metal wiring is exposed to the atmosphere by leaving no Cl ions residues. It is possible to provide a method for manufacturing a metal wiring of a semiconductor device that can prevent the life of the device, the operation speed and the occurrence of defects.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법의 특징은,Features of the semiconductor device manufacturing method according to the present invention for achieving the above object,
소정의 하부 구조물을 가지는 반도체기판상에 층간절연막을 형성하는 공정과, Forming an interlayer insulating film on the semiconductor substrate having a predetermined lower structure;
상기 층간절연막 상에 금속층을 형성하는 공정과, Forming a metal layer on the interlayer insulating film;
상기 금속층상에 감광막 패턴을 형성하는 공정과, Forming a photoresist pattern on the metal layer;
상기 감광막 패턴을 마스크로 노출되어 있는 금속층을 사진식각하여 금속배선을 형성하는 공정과, Forming a metal wiring by photo-etching the metal layer exposing the photoresist pattern as a mask;
상기 구조의 표면을 H2O 플라즈마로 일차 처리하는 공정과, Firstly treating the surface of the structure with an H 2 O plasma;
상기 감광막 패턴을 제거하는 공정과, Removing the photoresist pattern;
상기 금속배선을 H2O 플라즈마로 이차 처리하는 공정을 구비함에 있다. And a step of secondary treatment of the metallization with H2O plasma.
또한 본 발명의 다른 특징은, 상기 금속층 식각에서 이차 H2O 플라즈마 처리까지가 진공 상태에서 실시되고, 상기 일차 H2O 플라즈마 처리 공정은 Cl 이온은 제거되고 감광막 패턴은 전체가 제거되지 않을 정도의 조건으로 실시하며, 온도는 200 내지 300℃이고, 파워는 700 내지 1500W, 압력은 1000 내지 3000mTorr, H2O 유량은 500 내지 1000sccm, 10 내지 60초간 실시하는 것을 특징으로 한다. In another aspect of the present invention, the metal layer etching to the secondary H 2 O plasma treatment is carried out in a vacuum state, the primary H 2 O plasma treatment process is carried out under conditions such that Cl ions are removed and the entire photoresist pattern is not removed. The temperature is 200 to 300 ° C., the power is 700 to 1500 W, the pressure is 1000 to 3000 mTorr, and the H 2 O flow rate is 500 to 1000 sccm for 10 to 60 seconds.
또한 본 발명의 또 다른 특징은, 상기 감광막 패턴 제거 공정은 O2/N2 플라즈마로 제거하되, 1000 내지 3000mTorr 압력으로, 200 내지 300℃ 정도의 온도에서, 700 내지 1500W 파워로 O2는 1000 내지 5000sccm, N2는 200 내지 1000sccm 유량으로, 100 내지 300초간 실시하고, 상기 이차 H2O 플라즈마 처리 공정조건은 Cl 이온 제거가 가능하고, 금속배선이 손상되지 않는 조건으로 실시하며, 상기 이차 H2O 플라즈마 처리 공정은 온도는 200 내지 300℃, 압력은 1000 내지 3000mTorr, H2O 유량은 500 내지 1000sccm, 1 내지 60초 정도, 200 내지 700W 파워에서 실시하는 것을 특징으로 한다. In still another aspect of the present invention, the photoresist pattern removing process is removed by O 2 / N 2 plasma, 1000 to 3000mTorr pressure, at a temperature of about 200 to 300 ℃, O2 at a power of 700 to 1500W, 1000 to 5000sccm, N2 Is performed at a flow rate of 200 to 1000 sccm for 100 to 300 seconds, and the secondary H 2 O plasma treatment process is performed under the condition that Cl ions can be removed and the metal wiring is not damaged, and the secondary H 2 O plasma treatment process has a temperature of 200 To 300 ° C, pressure is 1000 to 3000mTorr, H2O flow rate is 500 to 1000sccm, 1 to 60 seconds, characterized in that carried out at 200 to 700W power.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 금속배선 제조방법에 대하여 상세히 설명하기로 한다. Hereinafter, a metal wire manufacturing method of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명에 따른 반도체소자의 금속배선 제조공정도이다. 2A through 2D are diagrams illustrating a process of manufacturing metal wirings of a semiconductor device according to the present invention.
먼저, 도시되어 있지는 않으나, 반도체기판상에 소자분리 산화막과 워드라인 및 비트라인 등의 소정의 하부 구조물을 순차적으로 형성한다. First, although not shown, predetermined lower structures such as an isolation layer and a word line and a bit line are sequentially formed on a semiconductor substrate.
그다음 상기 구조의 전표면에 층간절연막(30)을 도포하고, 상기 층간절연막(30)의 상부를 CMP 등의 방법으로 식각하여 평탄화시킨 후, 상기 층간절연막(30) 상에 장벽금속층(32)과 Al 재질의 금속층(34) 및 금속배선 마스크인 감광막 패턴(36)을 순차적으로 형성한다. Then, the
그후, 상기 감광막 패턴(36)을 마스크로 노출되어 있는 금속층(34)과 장벽금속층(32)을 순차적으로 식각하여 금속층(34)과 장벽금속층(32) 패턴으로된 금속배선을 형성하되, 상기 식각 공정은 Cl 가스와 측벽 보호용의 BCl3 가스나, 폴리머 가스인 CHF3 또는 N2 가스등을 사용하여 식각한다. 이때 상기 구조의 표면에 금속 부식의 주원인이 되는 Cl 이온(18)이 다량 잔류하게 된다. (도 2a 참조). Subsequently, the
그다음 상기 구조의 기판을 진공 상태에서 이동시켜 고온/고파워의 H2O 플라즈마로 일차 처리하여 O, H 라디칼을 발생시켜 라디칼이 웨이퍼 표면에 잔류하는 Cl과 반응하여 HCl로 변화시켜 제거하여 Al-Cl 반응을 억제시켜 부식을 방지하며, 이때 일부 감광막 패턴(36)도 제거될 수 있다. 여기서도 약간의 Cl 이온(38)이 잔류하게된다. 일차 H2O 플라즈마 처리 조건은 Cl 이온(38) 제거가 가능하고, 감광막 패턴(36) 전체가 제거되지 않을 정도의 조건으로서 온도는 200 내지 300℃이고, 파워는 700 내지 1500W, 압력은 1000 내지 3000mTorr, H2O 유량은 500 내지 1000sccm 정도로 10 내지 60초간 실시한다. (도 2b 참조). Subsequently, the substrate of the structure was moved in a vacuum state, and the first treatment was performed with H 2 O plasma of high temperature / high power to generate O and H radicals. In order to prevent corrosion, the
그후, 상기 감광막 패턴(36)을 고온 O2/N2 플라즈마로 제거하여 상기 금속층(14) 패턴과 장벽금속층(12) 패턴으로된 금속배선을 완성하면, 감광막 패턴(36) 내부의 Cl 까지 하여 미세하게 Cl 이온(38)이 잔류하게 된다. 이때 상기 O2/N2 플 라즈마 처리 공정은 1000 내지 3000mTorr 압력으로, 200 내지 300℃ 정도의 온도에서, 700 내지 1500W 정도의 파워로 O2는 1000 내지 5000sccm, N2는 200 내지 1000sccm 정도의 유량으로, 100 내지 300초간 실시한다. (도 2c 참조). Thereafter, the
그다음 상기 구조의 웨이퍼 표면을 고온/저파워의 H2O 플라즈마로 2차 처리하여 금속배선의 손상 없이 웨이퍼상의 미세 Cl 이온(38) 잔류물까지 완전하게 제거한 후, 상기의 웨이퍼를 솔벤트로 세정하고 대기 중에 노출시킨다. 여기서 금속배선 부식의 원인이 되는 Cl 이온이 완전하게 제거되므로, 대기 중에 장시간 노출되어도 금속배선의 부식은 발생하지 않는다. 또한 상기 이차 H2O 플라즈마 처리 조건은 Cl 이온(38) 제거가 가능하고, 금속배선이 손상되지 않는 정도의 조건으로서, 온도는 200 내지 300℃이고, 압력은 1000 내지 3000mTorr, H2O 유량은 500 내지 1000sccm 정도로 1 내지 60초 정도, 일차 H2O 플라즈마 처리 보다 상대적으로 낮은 200 내지 700W 정도의 조건에서 실시한다. (도 2d 참조). The wafer surface of the structure was then subjected to secondary treatment with H2O plasma of high temperature / low power to completely remove the
상기에서 장벽금속층은 형성하지 않을 수도 있으며, 금속층상에 하드마스크층 패턴을 구비할 수도 있다. The barrier metal layer may not be formed in the above, and a hard mask layer pattern may be provided on the metal layer.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 금속배선 제조방법은 감광막 패턴을 마스크로 금속배선을 패턴닝하고 감광막 패턴 제거 전후에 H2O 플라즈마 처리를 실시하여 웨이퍼 상에 잔류하는 Cl 이온을 제거하고 솔벤트 세정을 실시하고 대기 중에 노출되도록 하였으므로, 금속배선이 다음 공정에 대기하기 위하여 대기중의 수분에 장시간 노출되어도 부식 발생을 방지할 수 있어 소자의 수명이나 동작 속도 및 불량 발생을 방지할 수 있어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다. As described above, in the method of manufacturing the metal wiring of the semiconductor device according to the present invention, the metal wiring is patterned using the photoresist pattern as a mask, and H2O plasma treatment is performed before and after the photoresist pattern is removed to remove Cl ions remaining on the wafer. Since solvent cleaning is performed and exposed to the air, corrosion can be prevented even when metal wiring is exposed to moisture in the air for a long time to wait for the next process, thereby preventing the life of the device, operation speed and defects. There is an advantage to improve the yield and reliability of device operation.
Claims (8)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050057111A KR20070001552A (en) | 2005-06-29 | 2005-06-29 | Manufacturing method of metal line of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050057111A KR20070001552A (en) | 2005-06-29 | 2005-06-29 | Manufacturing method of metal line of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20070001552A true KR20070001552A (en) | 2007-01-04 |
Family
ID=37868926
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020050057111A KR20070001552A (en) | 2005-06-29 | 2005-06-29 | Manufacturing method of metal line of semiconductor device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20070001552A (en) |
-
2005
- 2005-06-29 KR KR1020050057111A patent/KR20070001552A/en not_active Application Discontinuation
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5792672A (en) | Photoresist strip method | |
KR20070001552A (en) | Manufacturing method of metal line of semiconductor device | |
US7078160B2 (en) | Selective surface exposure, cleans, and conditioning of the germanium film in a Ge photodetector | |
US8940641B1 (en) | Methods for fabricating integrated circuits with improved patterning schemes | |
KR100282416B1 (en) | Method for fabricating semiconductor device | |
JP2005129946A (en) | Post plasma clean process for a hardmask | |
KR20100077858A (en) | Method for forming metal line of semiconductor device | |
KR100472033B1 (en) | Manufacturing method of semiconductor device | |
KR100664799B1 (en) | Method for removing photo-resist for semiconductor fabrication | |
KR100701388B1 (en) | Method for post treating a metal line of semiconductor device | |
US5990018A (en) | Oxide etching process using nitrogen plasma | |
KR20020068621A (en) | Method for manufacturing interconnection of semiconductor device | |
KR100587598B1 (en) | method for manufacturing metal line | |
KR100284311B1 (en) | Method of manufacturing semiconductor device for improving via contact resistance | |
KR100239711B1 (en) | Method of forming contact hole in semiconductor device | |
KR100237020B1 (en) | Method of forming metal layer in semiconductor device | |
US20070227555A1 (en) | Method to manipulate post metal etch/side wall residue | |
KR100691133B1 (en) | Method of manufacturing semiconductor device | |
KR100332647B1 (en) | Method of forming a contact hole in a semiconductor device | |
KR100186508B1 (en) | Polymer removing method | |
CN118016515A (en) | Method for forming semiconductor device and cleaning liquid | |
KR100686449B1 (en) | Metal line formation method of semiconductor device | |
KR20010081436A (en) | Method of forming a damascene metal line in a semiconductor device | |
KR100827489B1 (en) | Method for fabricating semiconductor device | |
US20060084276A1 (en) | Methods for surface treatment and structure formed therefrom |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
WITN | Withdrawal due to no request for examination |