KR20070000603A - Method of manufacturing a floating gate in non-volatile memory device - Google Patents

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Abstract

A method of manufacturing a floating gate of a non-volatile memory device is provided to increase a coupling ratio by increasing an effective contact area between the floating gate and a dielectric layer. An auxiliary field insulating layer is projected from a surface of a substrate in order to generate an opening for exposing a part of the surface of the substrate(100). A conductive layer for floating gate is formed on an auxiliary field oxide layer pattern and the exposed substrate in order to fill up the opening. A node-separated auxiliary floating gate is formed by removing the conductive layer from the auxiliary field insulating layer. A field insulating layer pattern(122) is formed by etching a part of the auxiliary field insulating layer. A hemispheral grain is grown on the exposed surface of the auxiliary floating gate in order to form a floating gate(126).

Description

불 휘발성 메모리의 플로팅 게이트 형성 방법{Method of manufacturing a floating gate in non-volatile memory device}Method of manufacturing a floating gate in non-volatile memory device

도 1 내지 도 10은 본 발명의 일 실시예에 따른 불 휘발성 메모리의 플로팅 게이트 형성 방법에 대하여 설명하기 위한 개략적인 공정 단면도들이다.1 to 10 are schematic cross-sectional views illustrating a method of forming a floating gate of a nonvolatile memory according to an embodiment of the present invention.

도 11 내지 도 16은 본 발명의 다른 실시예에 따른 불 휘발성 메모리의 플로팅 게이트 형성 방법에 대하여 설명하기 위한 개략적인 공정 단면도들이다.11 to 16 are schematic cross-sectional views illustrating a method of forming a floating gate of a nonvolatile memory according to another embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 반도체 기판 102 : 터널 산화막100 semiconductor substrate 102 tunnel oxide film

104 : 하드 마스크 패턴 106 : 터널 산화막 패턴104: hard mask pattern 106: tunnel oxide film pattern

108 : 트렌치 110 : 필드 절연막108: trench 110: field insulating film

112 : 예비 필드 절연막 패턴 114 : 개구부112 preliminary field insulating film pattern 114 opening

116 : 제1 도전막 118 : 제2 도전막116: first conductive film 118: second conductive film

120 : 예비 플로팅 게이트 122 : 필드 절연막 패턴120: preliminary floating gate 122: field insulating film pattern

124 : 반구형 실리콘 126 : 플로팅 게이트124: hemispherical silicon 126: floating gate

128 : 유전막128: dielectric film

본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 불 휘발성 메모리 소자의 플로팅 게이트를 형성하는 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device. More particularly, the present invention relates to a method of forming a floating gate of a nonvolatile memory device.

반도체 메모리 장치는 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(Read Only Memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 EEPROM(Electrically Erasable and Programmable ROM) 또는 플래시 메모리(Flash memory)에 대한 수요가 늘고 있다.Semiconductor memory devices, such as DRAM (Dynamic Random Access Memory) and SRAM (Static Random Access Memory), are volatile and fast data input / output that loses data over time, and data is input once. It can be maintained in this state, but it can be classified into ROM (Read Only Memory) products that have slow input / output data. Among these ROM products, there is an increasing demand for electrically erasable and programmable ROM (EEPROM) or flash memory (EEPROM) capable of electrically inputting and outputting data.

플래시 메모리 단위 셀은 플로팅 게이트를 구비하는 수직 적층형 게이트 구조를 포함한다. 구체적으로, 플래시 메모리 셀의 게이트는 터널 산화막 상에 플로팅 게이트, 유전막 및 컨트롤 게이트가 적층되는 구조를 갖는다. 상기 플래시 메모리 장치는 상기 컨트롤 게이트에 적절한 전압을 인가하여 상기 플로팅 게이트에 전자를 집어넣거나 빼냄으로서 프로그래밍이 이루어진다.The flash memory unit cell includes a vertical stacked gate structure having a floating gate. In detail, the gate of the flash memory cell has a structure in which a floating gate, a dielectric layer, and a control gate are stacked on the tunnel oxide layer. The flash memory device is programmed by applying an appropriate voltage to the control gate to insert or draw electrons into the floating gate.

그러므로, 상기 플래시 메모리 장치는 상기 플로팅 게이트로 전달되는 전압의 손실을 충분하게 줄임으로서 전기적 특성을 확보한다. 여기서, 상기 플로팅 게이트로 전달되는 전압은 커플링 비(coupling ratio)를 향상시킴으로서 그 손실을 줄일 수 있다.Therefore, the flash memory device secures electrical characteristics by sufficiently reducing the loss of voltage delivered to the floating gate. In this case, the voltage transferred to the floating gate can be reduced by improving the coupling ratio.

그러나, 상기 플래시 메모리 장치의 디자인 룰이 계속적으로 감소함에 따라 상기 유전막이 차지하는 면적도 감소하고 있는 추세이다. 이와 같이, 상기 유전막이 차지하는 면적의 감소는 상기 커플링 비의 감소를 초래한다. 따라서, 상기 유전막이 차지하는 면적의 감소에 따른 커플링 비의 감소를 보완하기 위하여 상기 유전막의 두께를 계속적으로 감소시키고 있다.However, as the design rules of the flash memory device continue to decrease, the area occupied by the dielectric film also decreases. As such, a reduction in the area occupied by the dielectric film results in a decrease in the coupling ratio. Therefore, the thickness of the dielectric film is continuously reduced to compensate for the reduction in the coupling ratio caused by the reduction of the area occupied by the dielectric film.

그렇지만, 상기 유전막이 두께를 계속적으로 감소시킬 경우에는 상기 컨트롤 게이트와 플로팅 게이트 사이에서의 누설 전류의 증가를 초래하고, 그 결과 상기 커플링 비의 감소뿐만 아니라 플래시 메모리 장치의 전기적 신뢰성을 저하시킨다.However, if the dielectric film continuously decreases in thickness, it causes an increase in leakage current between the control gate and the floating gate, and as a result, not only decreases the coupling ratio but also lowers the electrical reliability of the flash memory device.

그래서, 유전막의 두께는 일정한 두께로 유지하며, 동시에 커플링 비율을 증가시킬 수 있는 플래시 메모리의 플로팅 게이트가 절실히 요구되고 있다.Therefore, there is an urgent need for a floating gate of a flash memory capable of keeping the thickness of the dielectric film at a constant thickness and simultaneously increasing the coupling ratio.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 커플링 비율을 증가시키기 위하여 유전막과 접촉하는 유효 면적이 증가된 플래시 메모리의 플로팅 게이트를 형성하는 방법을 제공하는데 있다.An object of the present invention to solve the above problems is to provide a method of forming a floating gate of a flash memory with an increased effective area in contact with the dielectric film to increase the coupling ratio.

상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 불 휘발성 메모리 플로팅 게이트 형성 방법에 있어서, 기판 표면의 일부를 노출시키는 개구부가 생성되도록 상기 기판 표면으로부터 돌출된 예비 필드 절연막 패턴을 형성하고, 상기 개구부를 채우도록 상기 예비 필드 산화막 패턴 및 노출된 기판 상에 플로팅 게이트용 도전막을 형성한다. 상기 예비 필드 절연막 패턴 상에 형성된 도전막을 제거하여 노드 분리된 예비 플로팅 게이트를 형성하고, 상기 예비 플로팅 게이트의 측 벽이 노출되도록 상기 예비 필드 절연막 패턴의 일부를 식각함으로써 필드 절연막 패턴을 형성한다. 상기 예비 플로팅 게이트의 노출된 표면에 반구형 실리콘(HemiSpherical Grain : HSG)을 성장시킴으로써 플로팅 게이트를 형성한다.According to an aspect of the present invention for achieving the above object, in the method of forming a nonvolatile memory floating gate, forming a preliminary field insulating film pattern protruding from the surface of the substrate such that an opening is formed to expose a portion of the surface of the substrate, A conductive film for a floating gate is formed on the preliminary field oxide pattern and the exposed substrate to fill the opening. The conductive insulating film formed on the preliminary field insulating film pattern is removed to form a preliminary floating gate separated from the node, and a portion of the preliminary field insulating film pattern is etched to expose side walls of the preliminary floating gate to form a field insulating film pattern. The floating gate is formed by growing hemispherical silicon (HSG) on the exposed surface of the preliminary floating gate.

상기 도전막은 약 500 내지 600℃온도에서 형성된 폴리실리콘을 증착시킴으로써 형성될 수 있다.The conductive film may be formed by depositing polysilicon formed at a temperature of about 500 to 600 ° C.

상기와 같은 본 발명에 따르면, 플로팅 게이트의 표면에 반구형 실리콘을 성장시켜 후에 형성될 유전막과의 접촉하는 유효 면적이 증가하여 커플링 비율을 증가시킬 수 있다.According to the present invention as described above, by growing the hemispherical silicon on the surface of the floating gate can increase the effective area in contact with the dielectric film to be formed later to increase the coupling ratio.

이하, 본 발명에 따른 바람직한 실시예들에 따른 불 휘발성 메모리의 플로팅 게이트 형성 방법에 대해 첨부된 도면들을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, a method of forming a floating gate of a nonvolatile memory according to exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

실시예 1Example 1

도 1 내지 도 10은 본 발명의 실시예 1에 따른 불 휘발성 메모리의 플로팅 게이트 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.1 to 10 are schematic cross-sectional views illustrating a method of forming a floating gate of a nonvolatile memory according to a first embodiment of the present invention.

도 1을 참조하면, 반도체 기판(100) 상에 터널 산화막(102) 및 마스크용 실리콘 질화막(도시되지 않음)을 순차적으로 형성한다. 상기 터널 산화막(102)은 열 산화 공정에 의해 형성될 수 있으며, 상기 실리콘 질화막은 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition : LPCVD)공정에 의해 형성될 수 있다.Referring to FIG. 1, a tunnel oxide film 102 and a mask silicon nitride film (not shown) are sequentially formed on the semiconductor substrate 100. The tunnel oxide layer 102 may be formed by a thermal oxidation process, and the silicon nitride layer may be formed by a low pressure chemical vapor deposition (LPCVD) process.

이때, 선택적으로 상기 실리콘 질화막 층상에 유기 반사 방지막(Anti-Reflection Layer : ARL, 도시되지 않음)을 더 형성할 수 있다. 상기 유지 반사 방 지막은 이후에 수행되는 사진 공정에서 난반사에 의해 포토레지스트 측벽 프로파일이 불량해지는 것을 방지하기 위해 제공되는 막이다.In this case, an organic anti-reflection layer (ARL, not shown) may be further formed on the silicon nitride layer. The holding antireflection film is a film provided to prevent the photoresist sidewall profile from being deteriorated by diffuse reflection in a subsequent photographic process.

이이서, 상기 실리콘 질화막 상부에 포토레지스트 패턴(도시되지 않음)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 상기 실리콘 질화막을 식각하여 하드 마스크 패턴(104)을 형성한다. 상기 하드 마스크 패턴(104)은 상기 반도체 기판(100)의 필드 영역에 해당하는 터널 산화막(102)을 부분적으로 노출시키도록 형성된다.Next, a photoresist pattern (not shown) is formed on the silicon nitride layer, and the silicon nitride layer is etched using the photoresist pattern as an etch mask to form a hard mask pattern 104. The hard mask pattern 104 is formed to partially expose the tunnel oxide layer 102 corresponding to the field region of the semiconductor substrate 100.

상기 하드 마스크 패턴(104)을 형성한 후, 상기 포토레지스트 패턴은 에싱(ashing) 공정 또는 스트립(strip) 공정을 통해 제거된다.After the hard mask pattern 104 is formed, the photoresist pattern is removed through an ashing process or a strip process.

도 2를 참조하면, 상기 하드 마스크 패턴(104)을 식각 마스크로 상기 노출된 터널 산화막(102) 및 반도체 기판을 식각하여 터널 산화막 패턴(106) 및 트렌치(108)를 형성한다. 이때, 형성된 트렌치(108)는 상부의 너비가 하부의 너비에 비해 넓은 형상을 갖는다.Referring to FIG. 2, the exposed tunnel oxide layer 102 and the semiconductor substrate are etched using the hard mask pattern 104 as an etch mask to form the tunnel oxide layer pattern 106 and the trench 108. At this time, the formed trench 108 has a wider shape than the width of the upper portion.

이때, 상기 트렌치(108)를 형성한 후, 선택적으로 열 산화막(도시되지 않음) 및 절연막 라이너(도시되지 않음)를 형성할 수 있다. 보다 상세하게, 열 산화막은 이전의 건식 식각 공정 시에 발생한 표면 데미지(damage)를 큐어링(curing)하기 위해 상기 트렌치(108) 표면을 열 산화시켜 매우 얇은 두께로 상기 트렌치(108) 내부에 형성된다. 이어서, 상기 열 산화막이 형성되어 있는 상기 트렌치(108)의 내측면과 저면 및 하드 마스크 패턴(104)의 표면에 수백Å의 얇을 두께로 절연막 라이너를 형성한다.In this case, after the trench 108 is formed, a thermal oxide film (not shown) and an insulating film liner (not shown) may be selectively formed. More specifically, a thermal oxide film is thermally oxidized on the surface of the trench 108 to cure surface damage generated during the previous dry etching process, and is formed inside the trench 108 in a very thin thickness. do. Subsequently, an insulating film liner is formed to a thickness of several hundred micrometers on the inner surface and the bottom surface of the trench 108 where the thermal oxide film is formed, and the surface of the hard mask pattern 104.

상기 절연막 라이너는 이후 공정에 의해 상기 트렌치(108) 내에 매립되는 소자 분리용 실리콘 산화막(도시되지 않음) 내부의 스트레스를 감소시키고, 불순물 이온들이 필드 영역 내로 침투하는 것을 방지하기 위해 형성된다. 상기 절연막 라이너는 특정한 식각 조건 하에서 후에 설명될 실리콘 산화막과의 식각 선택비가 높은 물질로 형성되어야 하며, 예컨대, 실리콘 질화물(SiN)로 형성될 수 있다.The insulating film liner is formed to reduce stress inside the silicon isolation film (not shown) embedded in the trench 108 by a subsequent process and to prevent impurity ions from penetrating into the field region. The insulating film liner should be formed of a material having a high etching selectivity with respect to a silicon oxide film, which will be described later, under specific etching conditions. For example, the insulating film liner may be formed of silicon nitride (SiN).

도 3을 참조하면, 트렌치(108)를 채우도록 USG(Undoped Silicate Glass), O3-TEOS USG(O3-Tetra Ethyl Ortho Silicate Undoped Silicate Glass) 또는 고밀도 플라즈마(High Density Plasma : HDP) 산화막과 같은 갭 매립 특성이 우수한 산화막을 화학 기상 증착(Chemical Vapor Deposition : CVD) 방법에 의해 증착하여 필드 절연막(110)을 형성한다. 바람직하게는, SiH4, O2 및 Ar 가스를 플라즈마 소스로 이용하여 고밀도 플라즈마를 발생시킴으로써 고밀도 플라즈마 산화막을 형성한다. 이때, 트렌치(108)의 내부에 균열이나 보이드가 생성되지 않도록 고밀도 플라즈마 산화막의 갭 매립 능력을 향상시켜 트렌치(108)를 매립한다.Referring to FIG. 3, to fill the trench 108, an undoped silicate glass (USG), an O 3 -TEOS USG (O 3 -Tetra Ethyl Ortho Silicate Undoped Silicate Glass), or a High Density Plasma (HDP) oxide layer may be formed. An oxide film having excellent gap filling properties is deposited by a chemical vapor deposition (CVD) method to form a field insulating film 110. Preferably, a high density plasma oxide film is formed by generating a high density plasma using SiH 4 , O 2 and Ar gases as the plasma source. At this time, the trench 108 is embedded by improving the gap filling capability of the high density plasma oxide film so that cracks or voids are not formed in the trench 108.

또한, 필요한 경우에, 필드 절연막(110) 대하여 약 800∼1050℃의 고온 및 불활성 가스 분위기 하에서 어닐링(annealing) 공정을 수행하여 상기 갭 매립 산화막을 치밀화(densification)시켜 후속하는 세정 공정에 대한 습식 식각율을 낮출 수 있다.In addition, if necessary, the field insulating film 110 is subjected to an annealing process under a high temperature and an inert gas atmosphere of about 800 to 1050 ° C. to densify the gap buried oxide film, thereby wet etching the subsequent cleaning process. Can lower the rate.

도 4를 참조하면, 상기 필드 절연막을 에치백(etch back) 또는 화학 기계적 연마(Chemical Mechanical Polishing : CMP) 방법으로 하드 마스크 패턴(104)의 상 부 표면이 노출되도록 연마하여 상기 트렌치(108) 내부에 제1 예비 필드 절연막 패턴(도시되지 않음)을 형성한다.Referring to FIG. 4, the field insulating layer is polished to expose the upper surface of the hard mask pattern 104 by an etch back or chemical mechanical polishing (CMP) method to expose the inside of the trench 108. A first preliminary field insulating film pattern (not shown) is formed in the film.

이어서, 인산 스트립 공정으로 상기 질화물로 이루어진 하드 마스크 패턴(104)을 제거하여 터널 산화막 패턴(106)을 노출시키는 개구부를 형성한다.Subsequently, the hard mask pattern 104 made of nitride is removed by a phosphate strip process to form an opening that exposes the tunnel oxide film pattern 106.

이때, 상기 개구부는 하부의 너비가 상부의 너비에 비해 넓은 형상을 갖는다. 보다 상세하게 설명하면, 전술한 바와 같이 상기 트렌치(108)는 상부의 너비가 하부의 너비에 비해 넓은 형상을 가지며, 상기 트렌치(108)를 매립하여 형성된 제1 예비 필드 절연막 패턴도 상부의 너비가 하부의 너비에 비해 넓은 형상을 갖는다. 한편, 상기 제1 예비 필드 절연막 패턴 사이의 하드 마스크 패턴(104)은 하부의 너비가 상부의 너비에 비해 넓게 형성되며, 상기 하드 마스크 패턴(104)을 제거함으로써 형성된 상기 개구부도 하부의 너비가 상부의 너비에 비해 넓은 형상을 갖는다. 이러한 개구부 내부를 균일하게 매립하는데 어려움이 있다.At this time, the opening has a shape in which the width of the lower portion is wider than the width of the upper portion. In more detail, as described above, the trench 108 has a width wider than the width of the lower portion, and a width of the upper portion of the first preliminary field insulating layer pattern formed by filling the trench 108 is also increased. It has a wider shape than the width of the lower part. Meanwhile, the hard mask pattern 104 between the first preliminary field insulating layer patterns has a lower width than the upper width, and the lower width of the openings formed by removing the hard mask pattern 104 has an upper width. It has a wider shape compared to its width. There is a difficulty in filling the inside of the opening evenly.

이를 해결하기 위하여 상기 하드 마스크 패턴(104)을 제거하는 동안, 상기 제1 예비 필드 절연막 패턴의 측면의 일부를 제거하여 제2 예비 필드 절연막 패턴(112)을 형성함과 동시에 상부 및 하부의 너비가 실질적으로 동일한 개구부(114)를 생성한다.To solve this problem, while removing the hard mask pattern 104, a portion of the side surface of the first preliminary field insulating film pattern is removed to form a second preliminary field insulating film pattern 112, and at the same time, the width of the upper and lower portions is Create substantially the same opening 114.

도 5 및 도 6을 참조하면, 상기 개구부(114)를 매립하도록 상기 필드 절연막 패턴(112) 및 터널 산화막 패턴(106) 상에 플로팅 게이트용 도전막(116, 118)을 형성한다. 상기 플로팅 게이트용 도전막(116, 118)으로는 비정질 실리콘층을 약 500 내지 600℃에서 저압 화학 기상 증착 방법에 의해 증착하고 도핑 방법에 의해 불순 물을 도핑한다. 예를 들어 설명하면, 상기 도전막(116, 118)을 예컨대 POCl3확산, 이온 주입, 또는 인-시튜 도핑 등과 같은 방법으로 고농도의 N형 불순물로 도핑시킨다.5 and 6, the conductive layers 116 and 118 for the floating gate are formed on the field insulating layer pattern 112 and the tunnel oxide layer pattern 106 to fill the opening 114. The conductive layers 116 and 118 for the floating gate are deposited by a low pressure chemical vapor deposition method at about 500 to 600 ° C. and doped with impurities by the doping method. For example, the conductive layers 116 and 118 are doped with a high concentration of N-type impurities, for example, by a method such as POCl 3 diffusion, ion implantation, or in-situ doping.

보다 상세하게 설명하면, 상기 플로팅 게이트용 도전막(116, 118)은 갭 매립 특성을 향상시키기 위하여 2회에 걸쳐 형성될 수 있다. 우선, 상기 개구부(114)를 메우도록 상기 터널 산화막 패턴(106) 및 제2 예비 필드 절연막 패턴(112) 상에 제1 도전막(116)을 형성한다. 이어서, 상기 제1 도전막(116)의 일부를 습식 식각으로 제거한다. 상기 잔류하는 제1 도전막(116) 상에 상기 제1 도전막(116)과 실질적으로 동일한 물질로 이루어진 제2 도전막(118)을 형성한다. 상기와 같이 플로팅 게이트용 도전막을 2회에 걸쳐 형성하여 갭 매립 특성을 향상시켜 상기 도전막(116, 118) 내에 보이드(void) 및 심(seam)의 형성을 억제한다.In more detail, the floating gate conductive layers 116 and 118 may be formed twice in order to improve gap filling properties. First, a first conductive layer 116 is formed on the tunnel oxide layer pattern 106 and the second preliminary field insulating layer pattern 112 to fill the opening 114. Subsequently, a portion of the first conductive layer 116 is removed by wet etching. A second conductive layer 118 made of substantially the same material as the first conductive layer 116 is formed on the remaining first conductive layer 116. As described above, the floating gate conductive film is formed twice to improve the gap filling property, thereby suppressing the formation of voids and seams in the conductive films 116 and 118.

도 7을 참조하면, 상기 제2 예비 필드 절연막 패턴(112)의 상부 표면이 노출되도록 상기 플로팅 게이트용 도전막(116, 118)의 일부를 화학 기계적 연마 공정(Chemical Mechanical Polishing : CMP) 또는 에치 백(etch back)을 수행하여 제거하여 노드 분리된 예비 플로팅 게이트(120)를 형성한다.Referring to FIG. 7, a portion of the conductive films 116 and 118 for the floating gate are exposed to a top surface of the second preliminary field insulating layer pattern 112 by chemical mechanical polishing (CMP) or etch back. (etch back) is performed to form the node-separated preliminary floating gate 120.

도 8을 참조하면, 상기 예비 플로팅 게이트(120)의 측벽이 노출되도록 상기 제2 예비 필드 절연막 패턴(114)의 일부를 습식 식각 공정을 통해 제거함으로써 필드 절연막 패턴(122)을 형성한다. Referring to FIG. 8, a portion of the second preliminary field insulation layer pattern 114 is removed through a wet etching process so that the sidewall of the preliminary floating gate 120 is exposed to form the field insulation layer pattern 122.

이때, 상기 터널 산화막 패턴(106)이 노출되지 않도록 한다. 상기 터널 산화 막 패턴(106)이 노출되는 경우, 후에 형성될 플로팅 게이트(도시되지 않음)가 제대로 기능하지 않을 수 있다.In this case, the tunnel oxide layer pattern 106 may not be exposed. When the tunnel oxide film pattern 106 is exposed, a floating gate (not shown) to be formed later may not function properly.

도 9를 참조하면, 상기 예비 플로팅 게이트(120)의 측벽 및 상부면에 반구형 실리콘(HemiSpherical Grain Silicon : HSG Si, 124)을 형성한다. 상기 공정에 의해 표면에 반구형 실리콘(124)이 형성된 플로팅 게이트(126)가 완성된다.Referring to FIG. 9, hemispherical grain silicon (HSG Si) 124 is formed on sidewalls and top surfaces of the preliminary floating gate 120. By the above process, the floating gate 126 on which the hemispherical silicon 124 is formed is completed.

보다 상세하게 설명하면, 상기 예비 플로팅 게이트(120)의 비정질 실리콘이 결정질 실리콘으로 상전이되는 온도에서 비정질 실리콘층 표면에 결정질 실리콘 핵을 형성한 후, 상기 결정질 실리콘 핵이 형성된 예비 플로팅 게이트(120)를 PH3 분위기 하에서 약 500 내지 600℃로 열처리함으로써, 상기 비정질 실리콘이 결정질 실리콘의 핵으로 이동하여 미세한 반구 모양의 결정립(grain, 124)이 형성된다.In more detail, after the crystalline silicon nucleus is formed on the surface of the amorphous silicon layer at a temperature at which amorphous silicon of the preliminary floating gate 120 is phase-transformed into crystalline silicon, the preliminary floating gate 120 having the crystalline silicon nucleus is formed. By heat treatment at about 500 to 600 ° C. under a PH 3 atmosphere, the amorphous silicon is transferred to the nucleus of the crystalline silicon to form fine hemispherical grains 124.

이에 따라 상기 예비 플로팅 게이트(120)의 상부면 및 측벽에서는 울퉁불퉁한 표면을 갖는 다결정 실리콘(124)으로 상전이 된다. 이로써, 플로팅 게이트(126)는 상부면 및 측벽에 울퉁불퉁 표면의 HSG-Si막은 평평한 표면보다 2-3배의 표면적 증가를 가져오게 된다.As a result, the upper surface and the sidewall of the preliminary floating gate 120 are phase-shifted to the polycrystalline silicon 124 having an uneven surface. As a result, the HSG-Si film of the bumpy surface on the top and sidewalls of the floating gate 126 may have a 2-3 times increase in surface area than the flat surface.

도 10을 참조하면, 상기 플로팅 게이트(126)를 따라 유전막(128)이 형성된다.Referring to FIG. 10, a dielectric layer 128 is formed along the floating gate 126.

상기 플로팅 게이트(126)의 표면적이 증가되어 상기 플로팅 게이트(126)와 접촉하는 유전막(128)의 유효 면적도 증가하여 상기 플로팅 게이트(126)의 커플링 비율이 증가한다.The surface area of the floating gate 126 is increased to increase the effective area of the dielectric layer 128 in contact with the floating gate 126, thereby increasing the coupling ratio of the floating gate 126.

상기 유전막(128)은 플로팅 게이트(126)와 후에 형성될 컨트롤 게이트(도시되지 않음)를 절연시키기 위하여 산화막/질화막/산화막(ONO)으로 이루어진 복합 유전막 또는 고유전율 물질로 이루어진 고유전율 물질막 등이 채용될 수 있다.The dielectric film 128 may be formed of a composite dielectric film made of an oxide film / nitride film / oxide film (ONO) or a high dielectric material film made of a high dielectric constant material to insulate the floating gate 126 from a control gate (not shown) to be formed later. Can be employed.

상기 복합 유전막은 LPCVD 공정에 의해 형성될 수 있으며, 상기 고유전율 물질막은 Y2O3, HfO2, ZrO2, Nb2O5, BaTiO3, SrTiO3 등으로 이루어질 수 있으며, 원자층 증착(atomic layer deposition; ALD) 공정 또는 화학 기상 증착 공정에 의해 형성될 수 있다.The composite dielectric film may be formed by an LPCVD process, and the high-k material film may be formed of Y 2 O 3 , HfO 2 , ZrO 2 , Nb 2 O 5 , BaTiO 3 , SrTiO 3 , and the like, and may be atomic layer deposited. It may be formed by a layer deposition (ALD) process or a chemical vapor deposition process.

자세하게 도시되어 있지 않지만, 상기 유전막(128) 상에 컨트롤 게이트용 제3 도전막(도시되지 않음) 및 제4 도전막(도시되지 않음)을 형성한다.Although not shown in detail, a third conductive layer (not shown) and a fourth conductive layer (not shown) for a control gate are formed on the dielectric layer 128.

보다 상세하게, 상기 유전막(128) 상에 불순물 도핑된 폴리실리콘으로 이루어진 제3 도전막 및 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix), 탄탈륨 실리사이드(TaSix)와 같은 금속 실리사이드로 이루어진 제4 도전막을 포함하는 컨트롤 게이트를 형성한다.In more detail, a third conductive layer made of polysilicon doped with impurities on the dielectric layer 128 and metal silicide such as tungsten silicide (WSix), titanium silicide (TiSix), cobalt silicide (CoSix), and tantalum silicide (TaSix) A control gate is formed including the fourth conductive film made of.

상기 컨트롤 게이트 층을 패터닝하여 컨트롤 게이트를 형성한다. 또한, 상기 유전막(128), 플로팅 게이트(126) 및 터널 산화막 패턴(106)을 순차적으로 패터닝하여 플래시 메모리 장치의 게이트 구조물을 완성한다.The control gate layer is patterned to form a control gate. In addition, the dielectric layer 128, the floating gate 126, and the tunnel oxide layer pattern 106 are sequentially patterned to complete the gate structure of the flash memory device.

실시예 2Example 2

도 11 내지 도 16은 본 발명의 다른 실시예에 따른 불 휘발성 메모리의 플로 팅 게이트 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.11 through 16 are schematic cross-sectional views illustrating a method of forming a floating gate of a nonvolatile memory according to another exemplary embodiment of the present invention.

도 11를 참조하면, 우선, 실시예 1의 도 1 내지 도 4를 참조로 설명한 것과 동일한 공정을 수행함으로써, 반도체 기판(200) 표면의 일부를 노출시키는 개구부(208)가 생성되도록 상기 반도체 기판 표면으로부터 돌출된 예비 필드 절연막 패턴(204)을 형성한다.Referring to FIG. 11, first, by performing the same process as described with reference to FIGS. 1 to 4 of Embodiment 1, the surface of the semiconductor substrate is formed such that an opening 208 exposing a portion of the surface of the semiconductor substrate 200 is created. The preliminary field insulating film pattern 204 which protrudes from is formed.

이어서, 상기 반도체 기판(200)으로부터 돌출된 예비 필드 절연막 패턴(204) 상에 플로팅 게이트용 제1 도전막(206)을 연속적으로 형성한다. 상기 제1 도전막(206)으로 비정질 실리콘 층을 약 500 내지 600℃에서 저압 화학 기상 증착 방법에 의해 증착하고 도핑 방법에 의해 불순물을 도핑한다. 예를 들어 설명하면, 상기 제1 도전막(206)을 예컨대 POCl3확산, 이온 주입, 또는 인-시튜 도핑 등과 같은 방법으로 고농도의 N형 불순물로 도핑시킨다.Subsequently, the first conductive layer 206 for the floating gate is continuously formed on the preliminary field insulating layer pattern 204 protruding from the semiconductor substrate 200. An amorphous silicon layer is deposited on the first conductive layer 206 by a low pressure chemical vapor deposition method at about 500 to 600 ° C. and doped with impurities by a doping method. For example, the first conductive layer 206 is doped with a high concentration of N-type impurities, for example, by a method such as POCl 3 diffusion, ion implantation, or in-situ doping.

도 12를 참조하면, 상기 개구부(208)를 채우도록 상기 제1 도전막(206) 상에 USG막과 같은 갭 매립 특성이 우수한 산화막을 화학 기상 증착 방법에 의해 증착하여 희생막(210)을 형성한다. Referring to FIG. 12, the sacrificial film 210 is formed by depositing an oxide film having excellent gap filling characteristics such as a USG film on the first conductive film 206 by a chemical vapor deposition method so as to fill the opening 208. do.

도 13을 참조하면, 상기 희생막(210) 및 제1 도전막(206)의 일부를 화학 기계적 연마 공정 또는 에치백 공정을 수행하여 상기 예비 필드 절연막 패턴(204)의 상부 표면이 노출되도록 식각하여 노드 분리된 예비 플로팅 게이트(212)를 형성한다.Referring to FIG. 13, a portion of the sacrificial layer 210 and the first conductive layer 206 are etched to expose the upper surface of the preliminary field insulating layer pattern 204 by performing a chemical mechanical polishing process or an etch back process. A node separated preliminary floating gate 212 is formed.

보다 상세하게는, 상기 희생막(210)을 상기 제1 도전막(206) 일부분의 표면 이 노출되도록 일부 제거하여 희생막 패턴(214)을 형성하고, 이어서, 상기 노출된 제1 도전막(206)을 제거하여 노드 분리된 예비 플로팅 게이트(212)를 형성하며, 상기 예비 필드 절연막 패턴(121)의 상부면이 노출된다.In more detail, the sacrificial layer 210 is partially removed to expose the surface of a portion of the first conductive layer 206 to form the sacrificial layer pattern 214, and then the exposed first conductive layer 206 is formed. ) Is removed to form a preliminary floating gate 212 separated from the node, and an upper surface of the preliminary field insulating layer pattern 121 is exposed.

도 14를 참조하면, 상기 노출된 예비 필드 절연막 패턴(204)의 일부와 희생막 패턴(214)을 불산 희석액을 사용하는 습식 식각을 통해 제거하여 예비 U자형 플로팅 게이트(212)의 외벽을 노출시킨다. 즉, 상기 예비 U자형 플로팅 게이트의 하부면을 제외한 모든 면이 노출된다.Referring to FIG. 14, a portion of the exposed preliminary field insulating layer pattern 204 and the sacrificial layer pattern 214 are removed by wet etching using a hydrofluoric acid diluent to expose the outer wall of the preliminary U-shaped floating gate 212. . That is, all surfaces except the lower surface of the preliminary U-shaped floating gate are exposed.

이때, 상기 예비 필드 절연막 패턴(204) 및 희생막 패턴(214)은 산화막으로 이루어져 있어 동일한 식각 비율을 갖는다. 따라서, 상기 희생막 패턴(214)을 모두 제거되도록 식각하는 동안, 상기 예비 필드 절연막 패턴(204) 상부의 일부가 제거되어 필드 절연막 패턴(216)을 형성한다.In this case, the preliminary field insulating film pattern 204 and the sacrificial film pattern 214 are formed of an oxide film and have the same etching rate. Accordingly, a portion of the upper portion of the preliminary field insulation layer pattern 204 is removed while the sacrificial layer pattern 214 is removed to form the field insulation layer pattern 216.

도 15를 참조하면, 상기 예비 플로팅 게이트(212)의 외측벽, 내측벽 및 상부면에 반구형 실리콘(HemiSpherical Grain Silicon : HSG Si, 218)을 성장시킨다. 상기 공정에 의해 외측벽, 내측벽 및 상부면에 반구형 실리콘(218)이 형성된 플로팅 게이트(220)가 완성된다.Referring to FIG. 15, hemispherical grain silicon (HSG Si, 218) is grown on an outer wall, an inner wall, and an upper surface of the preliminary floating gate 212. By the above process, the floating gate 220 in which the hemispherical silicon 218 is formed on the outer wall, the inner wall, and the upper surface is completed.

보다 상세하게 설명하면, 상기 예비 플로팅 게이트(212)의 비정질 실리콘이 결정질 실리콘으로 상전이되는 온도에서 비정질 실리콘층 표면에 결정질 실리콘 핵을 형성한 후, 상기 결정질 실리콘 핵이 형성된 예비 플로팅 게이트를 PH3 분위기 하에서 약 500 내지 600℃로 열처리함으로써, 상기 비정질 실리콘이 결정질 실리콘 의 핵으로 이동하여 미세한 반구 모양의 결정립(grain, 218)이 형성된다.In more detail, after the crystalline silicon nucleus is formed on the surface of the amorphous silicon layer at a temperature at which amorphous silicon of the preliminary floating gate 212 is phase-transformed to crystalline silicon, the preliminary floating gate on which the crystalline silicon nucleus is formed is in a PH 3 atmosphere. By heat treatment at about 500 to 600 ° C. below, the amorphous silicon moves to the nucleus of the crystalline silicon to form fine hemispherical grains 218.

도 16을 참조하면, 상기 플로팅 게이트(220)를 따라 유전막(222)이 형성되고, 상기 플로팅 게이트(220)의 표면적이 증가되어 상기 플로팅 게이트(220)와 접촉하는 유전막(222)의 유효 면적도 증가하여 상기 플로팅 게이트(220)의 커플링 비율이 증가한다. 특히, 상기와 같은 U자형 플로팅 게이트(220)는 일반적인 플로팅 게이트에 비해 더 넓은 표면적을 가져 상기 U자형 플로팅 게이트(220)와 접촉하는 유전막(222)의 유효 면적도 더 증가하게 된다.Referring to FIG. 16, an effective area of the dielectric layer 222 is formed along the floating gate 220, and the surface area of the floating gate 220 is increased to contact the floating gate 220. Increasingly, the coupling ratio of the floating gate 220 increases. In particular, the U-shaped floating gate 220 has a larger surface area than the general floating gate, thereby increasing the effective area of the dielectric layer 222 in contact with the U-shaped floating gate 220.

상기 유전막(222)은 플로팅 게이트와 후에 형성될 컨트롤 게이트를 절연시키기 위하여 산화막/질화막/산화막(ONO)으로 이루어진 복합 유전막 또는 고유전율 물질로 이루어진 고유전율 물질막 등이 채용될 수 있다.In order to insulate the floating gate and the control gate to be formed later, the dielectric layer 222 may be a composite dielectric layer formed of an oxide film / nitride layer / oxide film (ONO), or a high dielectric material film formed of a high dielectric constant material.

자세하게 도시되어 있지 않지만, 상기 유전막(222) 상에 컨트롤 게이트용 제2 도전막(도시되지 않음) 및 제3 도전막(도시되지 않음)을 형성하고, 패터닝하여 컨트롤 게이트(도시되지 않음)를 형성한다.Although not shown in detail, a second conductive layer (not shown) and a third conductive layer (not shown) for a control gate are formed on the dielectric layer 222 and patterned to form a control gate (not shown). do.

상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 상부면 및 측면에 HSG Si막이 형성된 플로팅 게이트는 이후에 형성되는 유전막과 접촉되는 유효 면적이 증가시켜 커플링 비율을 증가시킬 수 있다.As described above, according to the preferred embodiment of the present invention, the floating gate in which the HSG Si film is formed on the top and side surfaces thereof may increase the effective area in contact with the dielectric film formed later to increase the coupling ratio.

이로써 형성된 플래시 메모리로 전달되는 전압의 손실을 줄이고, 전기적 특성을 확보할 수 있다.As a result, the loss of voltage delivered to the formed flash memory can be reduced, and electrical characteristics can be secured.

또한, 상기 플로팅 게이트를 U자형 플로팅 게이트로 형성함으로써 상기 플로 팅 게이트의 표면적이 일반적인 플로팅 게이트에 비해 크게 되며, 이로써 유전막과의 유효 면적이 더욱 증가된다.In addition, by forming the floating gate as a U-shaped floating gate, the surface area of the floating gate is larger than that of a general floating gate, thereby increasing an effective area with the dielectric film.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the foregoing has been described with reference to preferred embodiments of the present invention, those skilled in the art will be able to variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. It will be appreciated.

Claims (6)

기판 표면의 일부를 노출시키는 개구부가 생성되도록 상기 기판 표면으로부터 돌출된 예비 필드 절연막 패턴을 형성하는 단계;Forming a preliminary field insulating film pattern protruding from the substrate surface to create an opening that exposes a portion of the substrate surface; 상기 개구부를 채우도록 상기 예비 필드 산화막 패턴 및 노출된 기판 상에 플로팅 게이트용 도전막을 형성하는 단계;Forming a conductive film for a floating gate on the preliminary field oxide layer pattern and the exposed substrate to fill the opening; 상기 예비 필드 절연막 패턴 상에 형성된 도전막을 제거하여 노드 분리된 예비 플로팅 게이트를 형성하는 단계;Removing the conductive film formed on the preliminary field insulating film pattern to form a node-prepared preliminary floating gate; 상기 예비 플로팅 게이트의 측벽이 노출되도록 상기 예비 필드 절연막 패턴의 일부를 식각함으로써 필드 절연막 패턴을 형성하는 단계; 및 Forming a field insulating film pattern by etching a portion of the preliminary field insulating film pattern to expose sidewalls of the preliminary floating gate; And 상기 예비 플로팅 게이트의 노출된 표면에 반구형 실리콘(HemiSpherical Grain : HSG)을 성장시킴으로써 플로팅 게이트를 형성하는 단계를 포함하는 불 휘발성 메모리의 플로팅 게이트 형성 방법.Forming a floating gate by growing hemispherical silicon (HSG) on an exposed surface of the preliminary floating gate. 제1항에 있어서, 상기 도전막은 약 500 내지 600℃ 온도에서 폴리실리콘을 증착시킴으로써 형성되는 것을 특징으로 하는 불 휘발성 메모리 플로팅 게이트 형성 방법.The method of claim 1, wherein the conductive film is formed by depositing polysilicon at a temperature of about 500 to 600 ° C. 7. 제2항에 있어서, 상기 반구형 실리콘은 상기 도전막을 약 500 내지 600℃ 온도에서 열처리함으로써 형성되는 것을 특징으로 하는 불 휘발성 메모리의 플로팅 게이트 형성 방법.The method of claim 2, wherein the hemispherical silicon is formed by heat treating the conductive film at a temperature of about 500 to 600 ° C. 4. 제1항에 있어서, 상기 플로팅 게이트용 도전막을 형성하는 단계는,The method of claim 1, wherein the forming of the conductive film for the floating gate comprises: 상기 개구부를 완전히 매립하도록 상기 필드 산화막 패턴 및 노출된 기판 상에 제1 도전막을 형성하는 단계;Forming a first conductive layer on the field oxide pattern and the exposed substrate to completely fill the opening; 상기 제1 도전막에 대하여 식각 공정을 수행하여 상기 제1 도전막의 일부를 제거하는 단계; 및Removing a portion of the first conductive layer by performing an etching process on the first conductive layer; And 상기 잔류하는 제1 도전막 상에 상기 제1 도전막과 실질적으로 동일한 물질로 이루어진 제2 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 불 휘발성 메모리 플로팅 게이트 형성 방법.And forming a second conductive film on the remaining first conductive film, the second conductive film being substantially the same as the first conductive film. 제1항에 있어서, 상기 플로팅 게이트용 도전막을 형성하는 단계는,The method of claim 1, wherein the forming of the conductive film for the floating gate comprises: 상기 개구부 측면과 저면 및 예비 필드 산화막 패턴 상부면에 연속적으로 제1 도전막을 형성하는 단계;Continuously forming a first conductive film on the side surface of the opening and the bottom surface and an upper surface of the preliminary field oxide pattern; 상기 제1 도전막이 형성된 개구부 내부를 채우도록 희생막을 형성하는 단계;Forming a sacrificial layer to fill an inside of the opening in which the first conductive layer is formed; 상기 제1 도전막 일부의 상부면이 노출되도록 상기 희생막의 일부를 제거하는 단계; 및Removing a portion of the sacrificial layer to expose an upper surface of a portion of the first conductive layer; And 상기 잔류하는 희생막을 제거하는 단계를 포함하는 것을 특징으로 하는 불 휘발성 메모리 플로팅 게이트 형성 방법.And removing the remaining sacrificial layer. 제1항에 있어서, 상기 예비 필드 절연막 패턴은,The method of claim 1, wherein the preliminary field insulating film pattern, 기판 상에 터널 산화막 및 하드 마스크 패턴을 순차적으로 형성하는 단계;Sequentially forming a tunnel oxide film and a hard mask pattern on the substrate; 상기 하드 마스크 패턴을 식각 마스크로 상기 터널 산화막 및 기판을 식각하여 터널 산화막 패턴 및 트렌치를 형성하는 단계;Etching the tunnel oxide layer and the substrate using the hard mask pattern as an etch mask to form a tunnel oxide pattern and a trench; 상기 트렌치를 채우도록 상기 기판 상에 소자 분리용 절연막을 형성하는 단계;Forming an insulating film for device isolation on the substrate to fill the trench; 상기 하드 마스크 패턴의 표면이 노출되도록 상기 소자 분리용 절연막을 부분적으로 식각하는 단계를 수행함으로써 형성되는 것을 특징으로 하는 불 휘발성 메모리의 플로팅 게이트 형성 방법.And partially etching the device isolation insulating film so that the surface of the hard mask pattern is exposed.
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