KR20060012695A - Method of manufacturing a semiconductor device - Google Patents

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KR20060012695A
KR20060012695A KR1020040061296A KR20040061296A KR20060012695A KR 20060012695 A KR20060012695 A KR 20060012695A KR 1020040061296 A KR1020040061296 A KR 1020040061296A KR 20040061296 A KR20040061296 A KR 20040061296A KR 20060012695 A KR20060012695 A KR 20060012695A
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임헌형
이재동
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삼성전자주식회사
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Abstract

플래시 메모리 장치의 플로팅 게이트를 제조하는 방법에 있어서, 기판 상에 상부의 너비가 하부의 너비보다 좁고 상기 기판의 표면을 노출시키는 제1개구를 갖는 예비 마스크 패턴을 형성하고, 상기 예비 마스크 패턴을 식각 마스크로 하는 식각 공정을 수행하여 상기 기판의 표면 부위에 트렌치를 형성함과 동시에 상기 제1개구의 측면 부위를 부분적으로 식각하여 상기 제1개구의 측면이 수직한 측면 프로파일을 갖도록 상기 제1개구를 확장한다. 상기 확장된 제1개구와 상기 트렌치를 매립하는 소자 분리막을 형성하고, 상기 마스크 패턴을 제거하여 상기 기판의 액티브 영역을 노출시키는 제2개구를 형성하며, 상기 제2개구 내에 도전성 물질로 이루어지는 플로팅 게이트를 형성한다. 따라서, 상기 도전층 내부에 보이드가 발생되는 것을 방지할 수 있다.A method of manufacturing a floating gate of a flash memory device, comprising: forming a preliminary mask pattern on a substrate, the preliminary mask pattern having a first opening having a width smaller than a lower width and exposing a surface of the substrate, and etching the preliminary mask pattern By performing an etching process using a mask to form a trench in the surface portion of the substrate and at the same time partially etching the side portion of the first opening to the side surface of the first opening to have a vertical side profile Expand. A floating gate formed of a conductive material in the second opening, forming a device isolation layer filling the extended first opening and the trench, and removing the mask pattern to expose an active region of the substrate. To form. Therefore, it is possible to prevent the generation of voids in the conductive layer.

Description

반도체 장치의 제조 방법{Method of manufacturing a semiconductor device}Method of manufacturing a semiconductor device

도1 내지 도4는 종래의 소자 분리막 패턴의 형성 방법이 적용되는 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.1 through 4 are cross-sectional views illustrating a method of manufacturing a semiconductor device to which a conventional method of forming a device isolation layer pattern is applied.

도5 내지 도15는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.5 through 15 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

100 : 반도체 기판 102 : 패드 산화막100 semiconductor substrate 102 pad oxide film

104 : 희생층 106 : 제1개구104: sacrificial layer 106: first opening

108 : 희생 패턴 110 : 예비 마스크층108: sacrificial pattern 110: preliminary mask layer

112 : 예비 마스크 패턴 114 : 제2개구112: preliminary mask pattern 114: second opening

116 : 마스크 패턴 118 : 확장된 제2개구116: mask pattern 118: expanded second opening

120 : 트렌치 122 : 소자 분리막 패턴120: trench 122: device isolation pattern

124 : 제3개구 126 : 제1도전층124: third opening 126: the first conductive layer

128 : 제1유전막 130 : 플로팅 게이트 128: first dielectric film 130: floating gate

132 : 제2유전막 134 : 제2도전층132: second dielectric film 134: second conductive layer

136 : 제3도전층 138 : 컨트롤 게이트136: third conductive layer 138: control gate

본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 자기 정렬된 폴리실리콘(Self-Aligned Polysilicon; SAP)으로 이루어진 플로팅 게이트를 갖는 반도체 장치를 제조하는 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device. More particularly, the present invention relates to a method of manufacturing a semiconductor device having a floating gate made of self-aligned polysilicon (SAP).

반도체 메모리 장치는 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory)과 데이터의 입·출력이 상대적으로 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성(volatile) 메모리 장치와, ROM(Read Only Memory)과 같이 데이터의 입·출력이 상대적으로 느리지만, 데이터를 영구 저장이 가능한 불휘발성(non-volatile) 메모리 장치로 구분될 수 있다. 상기 불휘발성 메모리 장치의 경우, 전기적으로 데이터의 입·출력이 가능한 EEPROM(Electrically Erasable and Programmable ROM) 또는 플래시 메모리에 대한 수요가 늘고 있다. 상기 플래시 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(Channel hot electron injection)을 이용하여 전기적으로 데이터의 입·출력을 제어하는 구조를 갖는다.The semiconductor memory device has a relatively fast input / output of dynamic random access memory (DRAM) and static random access memory (SRAM) and data, and a volatile memory device in which data is lost as time passes. Although data input and output is relatively slow, such as Read Only Memory, it can be classified as a non-volatile memory device that can store data permanently. In the case of the nonvolatile memory device, there is an increasing demand for electrically erasable and programmable ROM (EEPROM) or flash memory capable of electrically inputting and outputting data. The flash memory device has a structure for electrically controlling input and output of data by using F-N tunneling or channel hot electron injection.

도 1 내지 도 4를 참조하면, 종래의 소자 분리막 패턴의 형성 방법이 적용되는 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다. 1 to 4 are cross-sectional views illustrating a method of manufacturing a semiconductor device to which a conventional method of forming a device isolation layer pattern is applied.

도 1 내지 도 4를 참조하면, 반도체 기판(10) 상에 패드 산화막(12)과 마스크 층(미도시)을 순차적으로 형성한 후, 포토레지스트 패턴(미도시)을 식각 마스크로 이용하여 마스크 패턴(14)을 형성한다. 상기 마스크 패턴(14)을 식각 마스크로 이용하여 트렌치(미도시)를 형성한다. 이어서, 상기 트렌치 내에 실리콘 산화물을 매립하여 상기 기판의 액티브 영역과 필드 영역으로 구분하는 소자 분리막 패턴(16)들을 형성한다. 그리고, 상기 소자 분리막 패턴(16)들 사이에 위치하는 마스크 패턴(14)을 제거한 후, 상기 소자 분리막 패턴(16)들을 매립하는 도전층(18)을 형성한다. 이어서, 상기 소자 분리막 패턴(16)의 표면을 노출시키는 평탄화 공정을 통해 도전층(18)의 일부를 식각하여 플로팅 게이트(미도시)를 형성한다. 그러나 상기 소자 분리막 패턴들 사이에 도전층을 형성할 때, 상기 소자 분리막 패턴에 의해 정의된 개구(미도시)가 상부의 너비가 하부의 너비보다 좁은 구조를 갖고 있기 때문에 상기 도전층층 내부에 보이드(20)가 생성되는 문제점이 발생된다.1 to 4, after the pad oxide layer 12 and the mask layer (not shown) are sequentially formed on the semiconductor substrate 10, a mask pattern is formed by using a photoresist pattern (not shown) as an etching mask. (14) is formed. A trench (not shown) is formed using the mask pattern 14 as an etching mask. Subsequently, silicon oxide is embedded in the trench to form device isolation layer patterns 16 that are divided into an active region and a field region of the substrate. After removing the mask pattern 14 positioned between the device isolation layer patterns 16, the conductive layer 18 filling the device isolation layer patterns 16 is formed. Subsequently, a portion of the conductive layer 18 is etched through a planarization process of exposing the surface of the device isolation layer pattern 16 to form a floating gate (not shown). However, when the conductive layer is formed between the device isolation layer patterns, an opening (not shown) defined by the device isolation layer pattern has a structure in which an upper width thereof is narrower than a lower width, so that voids are formed in the conductive layer layer. 20) is generated.

상기 도전층의 내부에서 발생된 보이드는 상기 도전층을 평탄화하는 동안 노출되어 플로팅 게이트의 표면에서 심(seam)을 발생시킬 수 있다. 상기 플로팅 게이트의 표면에서 발생된 상기 심은 상기 플로팅 게이트 상에 형성되는 유전체막의 절연파괴 전압(breakdown voltage) 특성을 열화시키며, 상기 플래시 메모리 장치의 커플링 비율(coupling ratio)을 감소시킨다. 또한, 상기 유전체막을 통한 누설 전류 특성이 열화될 수 있다.Voids generated inside the conductive layer may be exposed during planarization of the conductive layer to generate seams at the surface of the floating gate. The shim generated at the surface of the floating gate deteriorates the breakdown voltage characteristic of the dielectric film formed on the floating gate, and reduces the coupling ratio of the flash memory device. In addition, leakage current characteristics through the dielectric film may be degraded.

한편, 상기 도전층 내부의 보이드를 제거하기 위하여 상기 도전층을 부분적으로 제거하고 상기 도전층 상에 추가적으로 폴리실리콘층을 형성하는 경우, 상기 도전층과 반도체 기판 사이의 터널 산화막이 상기 보이드를 제거하는 동안 에천트에 의해 손상될 수 있다. 결과적으로, 상기 터널 산화막의 절연파괴 전압 특성이 열화되는 문제점이 발생된다.Meanwhile, when the conductive layer is partially removed to remove the voids in the conductive layer and an additional polysilicon layer is formed on the conductive layer, the tunnel oxide film between the conductive layer and the semiconductor substrate removes the voids. May be damaged by the etchant. As a result, a problem arises in that the dielectric breakdown voltage characteristic of the tunnel oxide film is degraded.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 플로팅 게이트를 형성하기 위한 도전층 내부에서 보이드가 생성되는 것을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.An object of the present invention for solving the above problems is to provide a method of manufacturing a semiconductor device that can prevent the generation of voids in the conductive layer for forming a floating gate.

상기 목적을 달성하기 위한 본 발명에 따르면, 기판 상에 상부 너비가 하부 너비보다 좁고 상기 기판의 표면을 노출시키는 제1개구를 갖는 예비 마스크 패턴을 형성하여, 상기 예비 마스크 패턴을 식각 마스크로 하는 식각 공정을 수행하여 상기 기판의 표면 부위에 트렌치를 형성함과 동시에 상기 제1개구의 측면 부위를 부분적으로 식각하여 상기 제1개구의 측면이 수직한 형상 프로파일을 갖도록 상기 제1개구를 확장한다. 상기 확장된 제1개구와 상기 트렌치를 매립하는 소자 분리막을 형성하고, 상기 마스크 패턴을 제거하여 상기 기판의 액티브 영역을 노출시키는 제2개구(114)를 형성한다. 이어서, 상기 제2개구(114) 내에 도전성 물질로 이루어지는 플로팅 게이트(130)를 형성한다. According to the present invention for achieving the above object, by forming a preliminary mask pattern having a first opening on the substrate narrower than the lower width and exposing the surface of the substrate, etching using the preliminary mask pattern as an etching mask Performing a process to form a trench in the surface portion of the substrate and at the same time partially etching the side portion of the first opening to expand the first opening so that the side surface of the first opening has a vertical shape profile. A device isolation layer filling the extended first opening and the trench is formed, and the mask pattern is removed to form a second opening 114 exposing the active region of the substrate. Subsequently, a floating gate 130 made of a conductive material is formed in the second opening 114.

상술한 바와 같이, 상기 제1개구가 측면이 수직한 프로파일을 가지고 있어서, 상기 도전층 내부에 보이드가 생성되는 것을 방지할 수 있다.As described above, the first opening has a profile in which the side faces are vertical, so that voids may be prevented from being generated inside the conductive layer.

이하, 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다. Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in detail as follows.

도5 내지 도15 은 본 발명의 일 실시예에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다. 5 to 15 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.                     

도 5를 참조하면, 실리콘 웨이퍼와 같은 반도체 기판(100) 상에 패드 산화막(102)을 형성하고, 상기 패드 산화막(102) 상에 희생층(104)을 형성한다.Referring to FIG. 5, a pad oxide layer 102 is formed on a semiconductor substrate 100 such as a silicon wafer, and a sacrificial layer 104 is formed on the pad oxide layer 102.

상기 패드 산화막(102)은 실리콘 산화물로 이루어지며, 열산화(Thermal oxidation) 공정, 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정 등을 통해 형성될 수 있다. 상기 희생층(104)은 폴리실리콘으로 이루어질 수 있으며, 상기 폴리실리콘은 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD) 공정을 통해 형성될 수 있다.The pad oxide layer 102 may be formed of silicon oxide, and may be formed through a thermal oxidation process, a chemical vapor deposition (CVD) process, or the like. The sacrificial layer 104 may be made of polysilicon, and the polysilicon may be formed through a low pressure chemical vapor deposition (LPCVD) process.

도 6을 참조하면, 상기 희생층(104)을 부분적으로 제거하여 상기 패드 산화막(102)의 표면을 노출시키는 제1개구(106)를 한정하는 희생 패턴(108)을 형성한다. Referring to FIG. 6, the sacrificial layer 104 is partially removed to form a sacrificial pattern 108 defining the first opening 106 exposing the surface of the pad oxide layer 102.

구체적으로, 상기 희생층(104) 상에 포토리소그래피(photolithography) 공정을 통해 상기 희생층(104)의 표면을 부분적으로 노출시키는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 하는 식각 공정을 통해 희생 패턴(108)을 형성한다. 상기 식각 공정의 예로는 플라즈마를 이용하는 건식 식각 공정(dry etching process), 반응성 이온 식각 공정(reactive ion etching process) 등이 있다. 일반적으로, 상기와 같은 등방성 식각 공정을 수행함으로써 형성되는 개구의 측면은 소정의 경사를 갖게 되며, 상기 희생 패턴(108)에 의해 한정되는 제1개구(106)도 상기와 같은 등방성 식각 공정의 특성에 따라 소정의 경사를 갖는다. 구체적으로, 상기 제1개구(106)는 상부 너비가 하부 너비보다 넓게 형성된다. Specifically, an etching process of forming a photoresist pattern partially exposing the surface of the sacrificial layer 104 through a photolithography process on the sacrificial layer 104 and using the photoresist pattern as an etching mask. Through the sacrificial pattern 108 is formed. Examples of the etching process include a dry etching process using a plasma, a reactive ion etching process, and the like. In general, the side surface of the opening formed by performing the above isotropic etching process has a predetermined inclination, and the first opening 106 defined by the sacrificial pattern 108 also has the characteristics of the above isotropic etching process. Has a predetermined slope. Specifically, the first opening 106 is formed in the upper width is wider than the lower width.                     

상기 포토레지스트 패턴은 상기 희생 패턴(108)을 형성한 후 애싱 공정(ashing process) 및 스트립 공정을 통해 제거된다.The photoresist pattern is removed through an ashing process and a stripping process after forming the sacrificial pattern 108.

도 7 및 도 8를 참조하면, 상기 제1개구(106)와 희생 패턴(108)를 매립하는 예비 마스크층(110)을 형성한 후, 상기 예비 마스크층(110)을 부분적으로 제거하여 예비 마스크 패턴을 형성한다. 7 and 8, after forming the preliminary mask layer 110 filling the first opening 106 and the sacrificial pattern 108, the preliminary mask layer 110 is partially removed to form a preliminary mask. Form a pattern.

예비 마스크층(110)은 실리콘 질화물로 이루어질수 있으며, SiH2Cl2 가스, SiH4 가스, NH3 가스 등을 이용하는 LPCVD 공정 또는 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD) 공정을 통해 형성될 수 있다.The preliminary mask layer 110 may be formed of silicon nitride, and may be formed through an LPCVD process or a plasma enhanced chemical vapor deposition (PECVD) process using SiH 2 Cl 2 gas, SiH 4 gas, NH 3 gas, or the like. Can be.

상기 예비 마스크층(110)의 표면을 평탄화시켜 상기 제1개구(106) 내에 예비 마스크 패턴(112)을 형성한다. 구체적으로, 상기 희생 패턴(108)의 상부면이 노출되도록 화학적 기계적 연마공정(chemical mechanical polishing: CMP)과 같은 평탄화 공정을 수행함으로써 상기 예비 마스크 패턴(112)을 형성할 수 있다. The surface of the preliminary mask layer 110 is planarized to form a preliminary mask pattern 112 in the first opening 106. Specifically, the preliminary mask pattern 112 may be formed by performing a planarization process such as chemical mechanical polishing (CMP) so that the top surface of the sacrificial pattern 108 is exposed.

도 9를 참조하면, 희생 패턴(108)을 제거하여 반도체 기판(100)의 필드 영역 표면 상에 형성된 패드 산화막(102)의 일부를 노출시키는 제2개구(114)를 형성한다. Referring to FIG. 9, the sacrificial pattern 108 is removed to form a second opening 114 exposing a portion of the pad oxide film 102 formed on the surface of the field region of the semiconductor substrate 100.

상기 희생 패턴(108)은 습식 식각 공정을 통해 제거될 수 있다. 예를 들면, 상기 습식 식각 공정에 사용되는 식각액은 NH4OH, H2O2 및 H2O를 포함할 수 있다. 구체적으로, 상기 습식 식각 공정에는 일반적으로 SC-1(standard cleaning solution) 으로 알려진 식각액이 사용될 수 있으며, 바람직하게는 NSC-1(new standard cleaning solution)이 사용될 수 있다. The sacrificial pattern 108 may be removed through a wet etching process. For example, the etchant used in the wet etching process may include NH 4 OH, H 2 O 2, and H 2 O. Specifically, an etching solution generally known as a standard cleaning solution (SC-1) may be used for the wet etching process, and preferably, a new standard cleaning solution (NSC-1) may be used.

도시된 바에 의하면, 상기 제2개구(114)는 희생 패턴(108)에 의해 정의되며, 상기 제2개구(114)의 상부 너비는 하부 너비보다 좁게 형성된다. 이는 상기 희생 패턴(108)의 측면이 소정의 경사각을 갖도록 형성되기 때문이다. As shown, the second opening 114 is defined by the sacrificial pattern 108, and the upper width of the second opening 114 is formed to be narrower than the lower width. This is because the side of the sacrificial pattern 108 is formed to have a predetermined inclination angle.

도 10을 참조하면, 상기 예비 마스크 패턴(112)을 식각 마스크로 이용하여 트렌치(120)를 형성한다. 상기 트렌치(120)를 형성하는 동안에 상기 예비 마스크 패턴(112)은 일부가 식각되어 형성된 마스크 패턴(116)에 의해 정의된 확장된 제2개구(118)를 형성한다. Referring to FIG. 10, the trench 120 is formed using the preliminary mask pattern 112 as an etch mask. During the formation of the trench 120, the preliminary mask pattern 112 forms an extended second opening 118 defined by a mask pattern 116 formed by etching a portion of the preliminary mask pattern 112.

상기 예비 마스크 패턴(112)을 식각 마스크로 사용하는 등방성 식각 공정을 수행하여 상기 패드 산화막(102) 및 반도체 기판(100)의 필드영역의 표면 부위를 식각함으로써 반도체 기판(100)을 가로지르는 제1방향으로 트렌치(120)를 형성한다. 상기 트렌치(120)가 형성되는 동안에 예비 마스크 패턴(112)의 측면 부위가 부분적으로 식각되어 상기 제2개구(114)의 너비가 확장되며, 상기 예비 마스크 패턴(112)으로부터 마스크 패턴(116)이 형성된다. 상기 마스크 패턴(116)의 측면은 실질적으로 수직한 형상 프로파일을 갖는다. 즉, 상기 확장된 제2개구(118)의 상부 너비와 하부 너비는 실질적으로 동일하게 형성된다. A first cross-section of the semiconductor substrate 100 by etching the surface portions of the pad oxide layer 102 and the field region of the semiconductor substrate 100 by performing an isotropic etching process using the preliminary mask pattern 112 as an etching mask. To form the trenches 120. While the trench 120 is formed, a side portion of the preliminary mask pattern 112 is partially etched to extend the width of the second opening 114, and the mask pattern 116 is formed from the preliminary mask pattern 112. Is formed. Side surfaces of the mask pattern 116 have a substantially vertical shape profile. That is, the upper width and the lower width of the expanded second opening 118 is formed substantially the same.

상기 트렌치(120)는 약 1000Å 내지 5000Å 정도의 깊이를 갖도록 형성될 수 있다. 바람직하게는, 약 2300Å 정도의 깊이를 갖도록 형성될 수 있다. 한편, 상기 트렌치(120)를 형성하기 위하여 예비 마스크 패턴(112)을 마스크로 하여 식각 공정 을 수행하는 동안, 상기 예비 마스크 패턴(112)의 상부의 모서리 부위 및 상부 측면 부위가 부분적으로 식각되어 상부의 너비와 하부의 너비가 같은 마스크 패턴(116)을 형성한다. The trench 120 may be formed to have a depth of about 1000 μs to 5000 μs. Preferably, it may be formed to have a depth of about 2300Å. In the meantime, during the etching process using the preliminary mask pattern 112 as a mask to form the trench 120, the corner portion and the upper side portion of the upper portion of the preliminary mask pattern 112 are partially etched to form the trench 120. The width of the bottom and the width of the same form the mask pattern 116.

상기 트렌치(120)를 형성하기 위한 식각 공정을 수행하는 동안, 고에너지의 이온 충격으로 인해 야기된 실리콘 손상을 치유하고, 누설 전류 발생을 방지하기 위해 상기 트렌치(120)의 내측면들에 대한 산화 처리를 수행할 수 있다. 상기 산화 처리에 의해 상기 트렌치(120)의 내측면들 상에는 약 30Å 정도의 두께를 갖는 트렌치 산화막(미도시)이 형성된다. During the etching process to form the trench 120, oxidation of the inner surfaces of the trench 120 to cure silicon damage caused by high energy ion bombardment and to prevent leakage current generation. Processing can be performed. By the oxidation process, a trench oxide film (not shown) having a thickness of about 30 GPa is formed on the inner surfaces of the trench 120.

도 11을 참조하면, 트렌치(120)를 채우는 소자 분리막 패턴(122)을 형성한다.Referring to FIG. 11, an isolation layer pattern 122 filling the trench 120 is formed.

트렌치(120)가 형성된 반도체 기판(100) 상에 소자 분리막(미도시)을 형성하여 상기 트렌치(120)를 채운다. 상기 소자 분리막으로는 실리콘 산화막이 사용될 수 있으며, 상기 실리콘 산화막의 예로는 USG, O3-TEOS USG 또는 HDP 산화막 등이 있다. 바람직하게는, SiH4, O2 및 Ar 가스를 플라즈마 소스로 이용하여 형성된 HDP 산화막이 사용될 수 있다.An isolation layer (not shown) is formed on the semiconductor substrate 100 on which the trench 120 is formed to fill the trench 120. A silicon oxide film may be used as the device isolation layer. Examples of the silicon oxide film may include USG, O 3 -TEOS USG, or HDP oxide. Preferably, an HDP oxide film formed using SiH 4 , O 2 and Ar gases as the plasma source may be used.

상기 마스크 패턴(116)의 상부면이 노출되도록 상기 소자 분리막의 상부를 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정과 같은 평탄화 공정을 통해 제거함으로써 상기 트렌치(120)와 제2개구(114) 내에 소자 분리막으로써 기능하며 반도체 기판(100)의 액티브 영역을 정의하는 소자 분리막 패턴(122)을 완 성한다.The top of the isolation layer is removed through a planarization process such as a chemical mechanical polishing (CMP) process to expose the top surface of the mask pattern 116 to form the trench 120 and the second opening 114. The device isolation film pattern 122 that functions as the device isolation film and defines the active region of the semiconductor substrate 100 is completed.

도 12를 참조하면, 소자 분리막에 의해 정의된 액티브 영역을 노출시키는 제3개구(124)를 형성한다. Referring to FIG. 12, a third opening 124 exposing the active region defined by the device isolation layer is formed.

구체적으로, 상기 마스크 패턴(116) 및 패드 산화막(102)을 제거하여 반도체 기판(100)의 표면을 노출시키는 제3개구(124)를 형성한다. 상기 제3개구(124)는 소자 분리막 패턴(122)에 의해 한정되며, 건식 식각 공정 또는 습식 식각 공정을 통해 형성될 수 있다. 예를 들면, 인산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 상기 마스크 패턴(116)을 제거할 수 있으며, 희석된 불산 용액을 사용하여 상기 패드 산화막(102)을 제거할 수 있다.Specifically, the mask pattern 116 and the pad oxide layer 102 are removed to form a third opening 124 exposing the surface of the semiconductor substrate 100. The third opening 124 is defined by the device isolation layer pattern 122 and may be formed through a dry etching process or a wet etching process. For example, the mask pattern 116 may be removed through a wet etching process using an etchant including phosphoric acid, and the pad oxide layer 102 may be removed using a diluted hydrofluoric acid solution.

도 13을 참조하면, 상기 제3개구(124)를 통해 노출된 반도체 기판(100)의 표면 상에 제1유전막(128, 또는 터널 산화막)을 형성한다. Referring to FIG. 13, a first dielectric film 128 (or a tunnel oxide film) is formed on the surface of the semiconductor substrate 100 exposed through the third opening 124.

상기 제1유전막(128)으로는 열산화 공정을 통해 형성된 실리콘 산화막이 사용될 수 있다. 상기 제1유전막(128)의 다른 예로는 불소 도핑된 실리콘 산화막, 탄소 도핑된 실리콘 산화막, 저유전율(low-k) 물질막 등이 사용될 수 있다.As the first dielectric layer 128, a silicon oxide layer formed through a thermal oxidation process may be used. As another example of the first dielectric layer 128, a fluorine-doped silicon oxide layer, a carbon-doped silicon oxide layer, or a low-k material layer may be used.

상기 저유전율 물질막은 폴리알릴에테르계 수지, 환상 불소 수지, 실록산 공중합체, 불화 폴리알릴에테르계 수지, 폴리펜타플루오르스티렌, 폴리테트라플루오르스티렌계 수지, 불화 폴리이미드 수지, 불화 폴리나프탈렌, 폴리사이드 수지 등과 같은 유기폴리머로 이루어질 수 있다. 상기 유기 폴리머는 PECVD, HDP-CVD(high density plasma chemical vapor deposition), APCVD(atmospheric pressure chemical vapor deposition), 스핀 코팅(spin coating) 등과 같은 공정들에 의해 형성될 수 있다.The low dielectric constant material film may include polyallyl ether resin, cyclic fluorine resin, siloxane copolymer, polyallyl fluoride resin, polypentafluorostyrene, polytetrafluorostyrene resin, fluorinated polyimide resin, polynaphthalene fluoride, and polyside resin. It may be made of an organic polymer such as. The organic polymer may be formed by processes such as PECVD, high density plasma chemical vapor deposition (HDP-CVD), atmospheric pressure chemical vapor deposition (APCVD), spin coating, and the like.

상기 제1유전막(128) 및 상기 소자 분리막 패턴(122) 상에 제1도전층(126)을 형성하여 상기 제3개구(124)를 충분하게 매립한다. 상기 제1도전층(126)은 불순물 도핑된 폴리실리콘으로 이루어질 수 있다. A first conductive layer 126 is formed on the first dielectric layer 128 and the device isolation layer pattern 122 to sufficiently fill the third opening 124. The first conductive layer 126 may be formed of impurity doped polysilicon.

상기 불순물 도핑된 폴리실리콘은 LPCVD공정 및 불순물 도피 공정을 통해 형성될 수 있다. 구체적으로 LPCVD 공정을 통해 폴리실리콘층을 형성하는 동안 인시튜 방법으로 불순물 도핑 공정을 동시에 수행함으로써 불순물 도핑된 폴리 실리콘으로 이루어진 제1도전층(126)을 형성할 수 있다. 이와는 다르게, LPCVD 공정을 통해 폴리실리콘층을 형성하고, 상기 불순물 도핑 공정을 통해 상기 폴리실리콘층을 상기 제1도전층(126)으로 형성할 수도 있다. 상기 불순물 도핑 공정의 예로는 이온 주입(ion implantation) 공정 또 불순물 확산(impurity diffusion) 공정 등이 있다. The impurity doped polysilicon may be formed through an LPCVD process and an impurity doping process. Specifically, the first conductive layer 126 made of impurity doped polysilicon may be formed by simultaneously performing an impurity doping process by an in-situ method while forming the polysilicon layer through the LPCVD process. Alternatively, the polysilicon layer may be formed through the LPCVD process, and the polysilicon layer may be formed as the first conductive layer 126 through the impurity doping process. Examples of the impurity doping process include an ion implantation process and an impurity diffusion process.

상기 소자 분리막 패턴(122)의 기하학적 구조는 상부의 너비와 하부의 너비가 같다. 따라서, 상기 제1유전막(128) 및 상기 소자 분리막 패턴(122)상에 상기 제1도전층(126)을 형성하여 상기 제3개구(124)를 매립하는 동안 보이드는 형성되지 않는다. The geometric structure of the device isolation layer pattern 122 has the same width as the upper portion. Therefore, voids are not formed while the first conductive layer 126 is formed on the first dielectric layer 128 and the device isolation layer pattern 122 to fill the third opening 124.

도 14 및 도 15을 참조하면, 상기 제1도전층(126)의 상부를 CMP 공정과 같은 평탄화 공정을 통해 제거함으로써 제1유전막(128) 상에 플로팅 게이트(130)를 형성한다. 상기 CMP 공정은 상기 소자 분리막 패턴(122)의 상부면이 노출되도록 수행되는 것이 바람직하다. Referring to FIGS. 14 and 15, the floating gate 130 is formed on the first dielectric layer 128 by removing the upper portion of the first conductive layer 126 through a planarization process such as a CMP process. The CMP process may be performed to expose the top surface of the device isolation layer pattern 122.                     

이어서, 상기 소자 분리막 패턴(122)의 상부(upper portion) 제거한다. 상기 소자 분리막 패턴(122)의 상측 부위는 통상의 등방성 또는 이방성 식각 공정을 통해 제거될 수 있으며, 상기 제1유전막(128)이 노출되지 않도록 수행되는 것이 바람직하다. 이는 상기 소자 분리막 패턴(122)의 상측 부위를 식각하기 위해 사용되는 에천트에 의해 상기 제1유전막(128)이 손상되는 것을 방지하기 위함이며, 상기 식각 공정은 기 설정된 식각 시간에 의해 제어될 수 있다.Subsequently, an upper portion of the device isolation layer pattern 122 is removed. The upper portion of the device isolation layer pattern 122 may be removed through a conventional isotropic or anisotropic etching process, it is preferable that the first dielectric layer 128 is not exposed. This is to prevent the first dielectric layer 128 from being damaged by an etchant used to etch the upper portion of the device isolation layer pattern 122. The etching process may be controlled by a predetermined etching time. have.

상기 플로팅 게이트(130) 및 상기 소자 분리막 패턴(122)의 잔여 부분 상에 제2유전막(132)을 형성한다. 상기 제2유전막(132)으로는 산화물/질화물/산화물(ONO)로 이루어진 복합 유전막, 고유전율 물질로 이루어진 고유전율 물질막 등이 채용될 수 있다.A second dielectric layer 132 is formed on the remaining portion of the floating gate 130 and the device isolation layer pattern 122. As the second dielectric layer 132, a composite dielectric film made of oxide / nitride / oxide (ONO), a high dielectric material film made of a high dielectric constant material, or the like may be employed.

상기 복합 유전막은 LPCVD 공정에 의해 형성될 수 있으며, 상기 고유전율 물질막은 Y2O3, HfO2, ZrO2, Nb2O5, BaTiO 3, SrTiO3 등으로 이루어질 수 있으며, 원자층 증착(atomic layer deposition; ALD) 공정 또는 CVD 공정에 의해 형성될 수 있다.The composite dielectric film may be formed by an LPCVD process, and the high-k material film may be formed of Y 2 O 3 , HfO 2 , ZrO 2 , Nb 2 O 5 , BaTiO 3 , SrTiO 3 , and the like, and may be atomic layer deposited. It may be formed by a layer deposition (ALD) process or a CVD process.

상기 제2유전막(132) 상에 불순물 도핑된 폴리실리콘으로 이루어진 제2도전층(134) 및 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix), 탄탈륨 실리사이드(TaSix)과 같은 금속 실리사이드로 이루어진 제3도전층(136)을 포함하는 컨드롤 게이트을 형성한다.The second conductive layer 134 made of polysilicon doped with impurities on the second dielectric layer 132 and a metal such as tungsten silicide (WSix), titanium silicide (TiSix), cobalt silicide (CoSix), and tantalum silicide (TaSix) A control gate including a third conductive layer 136 made of silicide is formed.

상기 컨드롤 게이트층을 패터닝하여, 상기 제2유전막(132) 상에 상기 제1방향과 실질적으로 수직하는 제2방향으로 연장하는 컨트롤 게이트(138)를 형성한다. 또한, 상기 제2유전막(132), 플로팅 게이트(130) 및 제1유전막(128)을 순차적으로 패터닝하여 플래시 메모리 장치의 게이트 구조물을 완성한다.The control gate layer is patterned to form a control gate 138 extending in a second direction substantially perpendicular to the first direction on the second dielectric layer 132. In addition, the second dielectric layer 132, the floating gate 130, and the first dielectric layer 128 are sequentially patterned to complete the gate structure of the flash memory device.

도시되지는 않았으나, 상기 게이트 구조물에 대하여 상기 제1방향으로 서로 대향하는 반도체 기판(100)의 액티브 영역의 표면 부위에 소스/드레인 영역들을 불순물 도핑 공정을 통해 형성함으로써, 상기 플래시 메모리 장치와 같은 반도체 장치를 완성할 수 있다.Although not shown, semiconductors such as the flash memory device may be formed by forming an impurity doping process on the surface portions of the active regions of the semiconductor substrate 100 that face each other in the first direction with respect to the gate structure through an impurity doping process. The device can be completed.

상기와 같은 본 발명에 따르면, 자기 정렬된 플로팅 게이트를 형성하는 과정에서 생성될 수 있는 보이드는 상기 예비 마스크를 이용하여 수직인 프로파일 형상을 갖는 마스크 패턴을 이용함으로써 용이하게 제거될 수 있다. 따라서, 메모리 반도체 장치의 동작 성능을 개선할 수 있다. According to the present invention as described above, voids that can be generated in the process of forming a self-aligned floating gate can be easily removed by using a mask pattern having a vertical profile shape using the preliminary mask. Therefore, the operating performance of the memory semiconductor device can be improved.

추가적으로, 상기 플로팅 게이트 전극 상에 형성되는 유전막의 절연파괴 전압 특성 및 누설 전류 특성이 개선되며, 플래시 메모리 셀의 커플링 비율이 향상된다. 또한, 상기 보이드 발생을 억제하기 위한 별도의 식각 공정이 요구되지 않으므로, 터널 산화막의 손상을 방지할 수 있다.In addition, the dielectric breakdown voltage characteristic and the leakage current characteristic of the dielectric film formed on the floating gate electrode are improved, and the coupling ratio of the flash memory cell is improved. In addition, since a separate etching process for suppressing the void generation is not required, damage to the tunnel oxide layer may be prevented.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.

Claims (6)

기판 상에 상부의 너비가 하부의 너비보다 좁고 상기 기판의 표면을 노출시키는 제1개구를 갖는 예비 마스크 패턴을 형성하는 단계;Forming a preliminary mask pattern on the substrate, the preliminary mask pattern having a first opening having a width smaller than that of the lower portion and exposing a surface of the substrate; 상기 예비 마스크 패턴을 식각 마스크로 하는 식각 공정을 수행하여 상기 기판의 표면 부위에 트렌치를 형성함과 동시에 상기 제1개구의 측면 부위를 부분적으로 식각하여 상기 제1개구의 측면이 수직한 측면 프로파일을 갖도록 상기 제1개구를 확장하는 단계;An etching process using the preliminary mask pattern as an etching mask is performed to form a trench in the surface portion of the substrate, and at the same time partially etch the side portion of the first opening to form a side profile in which the side surface of the first opening is vertical. Expanding the first opening to have; 상기 확장된 제1개구와 상기 트렌치를 매립하는 소자 분리막을 형성하는 단계;Forming a device isolation layer filling the extended first opening and the trench; 상기 마스크 패턴을 제거하여 상기 기판의 액티브 영역을 노출시키는 제2개구를 형성하는 단계; 및Removing the mask pattern to form a second opening exposing an active region of the substrate; And 상기 제2개구 내에 도전성 물질로 이루어지는 플로팅 게이트를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.And forming a floating gate made of a conductive material in the second opening. 제1항에 있어서, 상기 예비 마스크 패턴을 형성하는 단계는,The method of claim 1, wherein the forming of the preliminary mask pattern comprises: 상기 기판의 상에 희생층을 형성하는 단계;Forming a sacrificial layer on the substrate; 상기 희생층을 패터닝하여 상기 기판의 필드 영역의 표면을 노출시키는 제3개구를 갖는 희생 패턴을 형성하는 단계;Patterning the sacrificial layer to form a sacrificial pattern having a third opening that exposes a surface of the field region of the substrate; 상기 제3개구 내에 상기 예비 마스크 패턴을 형성하는 단계; 및Forming the preliminary mask pattern in the third opening; And 상기 희생 패턴을 제거하는 단계를 포함하는 반도체 장치의 제조 방법.Removing the sacrificial pattern. 제2항에 있어서, 상기 희생층은 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of claim 2, wherein the sacrificial layer is made of polysilicon. 제1항에 있어서, 상기 플로팅 게이트를 형성하기 전에, 상기 노출된 액티브 영역 상에 유전막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of claim 1, further comprising forming a dielectric film on the exposed active region before forming the floating gate. 제4항에 있어서, 상기 플로팅 게이트 상에 제 2유전막을 형성하는 단계; 및The method of claim 4, further comprising: forming a second dielectric film on the floating gate; And 상기 제2유전막 상에 컨트롤 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.And forming a control gate on the second dielectric film. 제1항에 있어서, 상기 플로팅 게이트를 형성하는 단계는,The method of claim 1, wherein the forming of the floating gate comprises: 상기 소자 분리막 및 상기 노출된 액티브 영역상에 상기 제2개구를 충분하게 매립하는 도전층을 형성하는 단계; 및Forming a conductive layer sufficiently filling the second opening on the device isolation layer and the exposed active region; And 상기 소자 분리막의 표면이 노출되도록 평탄화 공정을 수행하여 상기 제2개구 내에 상기 플로팅 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.And forming the floating gate in the second opening by performing a planarization process to expose the surface of the device isolation layer.
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