KR20060116265A - Method of manufacturing a semiconductor device - Google Patents

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KR20060116265A
KR20060116265A KR1020050038264A KR20050038264A KR20060116265A KR 20060116265 A KR20060116265 A KR 20060116265A KR 1020050038264 A KR1020050038264 A KR 1020050038264A KR 20050038264 A KR20050038264 A KR 20050038264A KR 20060116265 A KR20060116265 A KR 20060116265A
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이상훈
임헌형
장원준
이상경
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삼성전자주식회사
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Abstract

A method for manufacturing a semiconductor device is provided to reduce operation failure of a nonvolatile memory device by restraining the generation of voids or seams at a floating gate electrode using an improved isolation pattern with a vertical profile. An isolation layer of a first thickness is formed on a substrate(200). A photoresist pattern is formed on the isolation layer. An isolation pattern(206) is formed by etching selectively the isolation layer using the photoresist pattern as an etch mask. At this time, the isolation pattern acquires a vertical profile. A single crystal silicon layer(208) with a second thickness is formed on the substrate by using an epitaxial growth. A tunnel oxide layer(210) is formed on the single crystal silicon layer. A conductive layer for filling a predetermined gap between isolation patterns is formed thereon. Then, the conductive layer is planarized until the isolation pattern is exposed to the outside.

Description

반도체 장치의 제조 방법{Method of manufacturing a semiconductor device}Method of manufacturing a semiconductor device

도 1 내지 도 5는 종래의 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.1 to 5 are cross-sectional views illustrating a method of manufacturing a conventional semiconductor device.

도 6 내지 도13은 본 발명의 바람직한 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.6 to 13 are schematic cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

200 : 반도체 기판 202 : 실리콘 산화막200 semiconductor substrate 202 silicon oxide film

204 : 포토레지스트 패턴 206 : 소자 분리 패턴204 photoresist pattern 206 device isolation pattern

207 : 제1개구 208 : 단결정 실리콘층207: first opening 208: single crystal silicon layer

209 : 제2개구 210 : 터널 산화막209: second opening 210: tunnel oxide film

212 : 제1도전막 216 : 유전막212: first conductive film 216: dielectric film

218 : 제2도전막 220 : 제3도전막218: second conductive film 220: third conductive film

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 SAP(Self Aligned Polysilicon)구조를 갖는 반도체 장치를 제조하는 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a self-aligned polysilicon (SAP) structure.

불 휘발성 메모리 장치는 디지털 데이터를 전원이 없는 상태에서도 반영구적으로 보존이 가능하며 전기적으로 쓰고 지우기가 모두 가능한 장점을 지니고 있다. 때문에, 휴대용 전자제품의 데이터 저장용으로 널리 사용되고 있다. 더구나, 최근에는 그 응용분야가 디지털 카메라, MP3 플레이어(player), 휴대 전화의 메모리 등으로 확대되고 있다.Nonvolatile memory devices have the advantage of being able to preserve digital data semi-permanently even in the absence of power, and both write and erase electrically. Therefore, it is widely used for data storage of portable electronic products. Moreover, in recent years, the application field has been expanded to digital cameras, MP3 players, mobile phone memories, and the like.

상기 불 휘발성 메모리 장치의 집적도 향상을 위한 기술로서 상기 반도체 장치를 구성하는 소자들을 전기적으로 분리하는 영역을 형성하는 가공 기술이 중요하게 대두되고 있다. 특히, 종래의 SAP-STI 구조를 갖는 불 휘발성 메모리 장치를 제조할 시에, 소자들을 전기적으로 분리하는 소자 분리막을 이용하여 셀프 얼라인(Self align)된 플로팅 게이트 전극을 형성한다. 때문에 상기 소자 분리막을 형성하는 기술이 더욱 중요하게 취급된다.As a technology for improving the degree of integration of the nonvolatile memory device, a processing technology for forming a region for electrically separating the elements constituting the semiconductor device has been important. In particular, when fabricating a nonvolatile memory device having a conventional SAP-STI structure, a self-aligned floating gate electrode is formed by using a device isolation layer that electrically separates devices. Therefore, the technology for forming the device isolation film is treated more importantly.

도 1 내지 도 5는 종래의 소자 분리막 패턴의 형성 방법을 설명하기 위한 공정 단면도들이다.1 to 5 are cross-sectional views illustrating a method of forming a conventional device isolation layer pattern.

도 1 내지 도 5를 참조하면, 반도체 기판(100) 상에 패드 산화막(102)과 마스크 층(104)을 순차적으로 형성한 후, 포토레지스트 패턴(106)을 식각 마스크로 이용하여 마스크 패턴(108)을 형성한다. 상기 마스크 패턴(108)을 식각 마스크로 사용하여 STI 공정을 수행하여 트렌치(110)를 형성한다. 1 to 5, after the pad oxide layer 102 and the mask layer 104 are sequentially formed on the semiconductor substrate 100, the mask pattern 108 is formed by using the photoresist pattern 106 as an etching mask. ). The trench 110 is formed by performing an STI process using the mask pattern 108 as an etching mask.

이어서, 상기 트렌치(110) 내에 실리콘 산화물(도시되지 않음)을 매립하여 상기 기판의 액티브 영역과 필드 영역으로 구분하는 소자 분리막 패턴(112)들을 형 성한다. 그리고, 상기 소자 분리막 패턴(112)들 사이에 위치하는 마스크 패턴(108)을 제거하여 개구(도시되지 않음)를 형성한 후, 상기 개구 내부를 채우도록 도전막(114)을 형성한다. 이어서, 상기 소자 분리막 패턴(112)의 표면을 노출시키는 평탄화 공정을 통해 도전막(114)의 일부를 식각하여 플로팅 게이트(도시되지 않음)를 형성한다.Subsequently, silicon oxide (not shown) is embedded in the trench 110 to form device isolation layer patterns 112 that are divided into an active region and a field region of the substrate. The mask pattern 108 disposed between the device isolation layer patterns 112 is removed to form an opening (not shown), and then a conductive layer 114 is formed to fill the inside of the opening. Subsequently, a portion of the conductive layer 114 is etched through a planarization process of exposing the surface of the device isolation layer pattern 112 to form a floating gate (not shown).

그런데, 상기 소자 분리막 패턴(112)에 의해 정의된 개구는 상부의 너비가 하부의 너비보다 좁은 구조를 갖고 있다. 따라서, 상기 개구부 내부에 도전막을 증착하는 경우, 상기 도전막 내부에 보이드(void, 116)가 생성되는 문제가 있다.However, the opening defined by the device isolation layer pattern 112 has a structure in which an upper width thereof is narrower than a lower width thereof. Therefore, when the conductive film is deposited in the opening, a void 116 is generated in the conductive film.

상기 도전막(114)의 내부에서 발생된 보이드(116)는 상기 도전막(114)을 평탄화하는 동안 노출되어 플로팅 게이트의 표면에서 심(seam, 도시되지 않음)을 발생시킬 수 있다. 상기 플로팅 게이트의 표면에서 발생된 상기 심은 상기 플로팅 게이트 상에 형성되는 유전막의 절연파괴 전압(breakdown voltage) 특성을 열화시키며, 상기 플래시 메모리 장치의 커플링 비율(coupling ratio)을 감소시킨다. 또한, 상기 유전막을 통한 누설 전류 특성이 열화될 수 있다.The void 116 generated inside the conductive layer 114 may be exposed while planarizing the conductive layer 114 to generate a seam (not shown) on the surface of the floating gate. The shim generated at the surface of the floating gate deteriorates the breakdown voltage characteristic of the dielectric layer formed on the floating gate, and reduces the coupling ratio of the flash memory device. In addition, leakage current characteristics through the dielectric layer may be degraded.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 불 휘발성 메모리를 형성하는 동안 도전막 상에 보이드 또는 심이 형성되는 것을 방지하기 위한 반도체 장치의 제조 방법을 제공하데 있다.An object of the present invention for solving the above problems is to provide a method of manufacturing a semiconductor device for preventing the formation of voids or seams on the conductive film during the formation of the nonvolatile memory.

상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치 제조 방법은, 우선 기판 상에 제1두께를 갖는 소자 분리막을 형성하고, 상기 소자 분리막 상에 포토레지스트 패턴을 형성하며, 상기 포토레지스트 패턴을 사용하여 상기 기판이 노출되도록 상기 소자 분리막을 식각함으로써 소자 분리 패턴을 형성한다. 이어서, 상기 노출된 기판 상에 에피텍시얼(epitaxial) 성장으로 상기 제1두께보다 낮은 제2두께를 갖는 단결정 실리콘층을 형성하고, 상기 단결정 실리콘층 상에 터널 산화막을 형성하며, 상기 소자 분리 패턴 사이의 갭을 매립하기 위하여 도전막을 증착한다. 상기 소자 분리 패턴의 상부면이 노출되도록 도전막을 평탄화하여 도전막 패턴을 형성한다.A semiconductor device manufacturing method according to an embodiment of the present invention for achieving the above object, first to form a device isolation film having a first thickness on a substrate, a photoresist pattern on the device isolation film, the photoresist The device isolation pattern is formed by etching the device isolation layer to expose the substrate using a pattern. Subsequently, a single crystal silicon layer having a second thickness lower than the first thickness is formed on the exposed substrate by epitaxial growth, a tunnel oxide layer is formed on the single crystal silicon layer, and the device is separated. A conductive film is deposited to fill the gap between the patterns. The conductive layer is planarized to expose the top surface of the device isolation pattern to form a conductive layer pattern.

상기 도전막 패턴의 상부 측벽의 일부가 노출되도록 상기 소자 분리 패턴을 부분적으로 식각하고, 상기 도전막 패턴 및 상기 일부 식각된 소자 분리 패턴 상에 유전막 및 컨트롤 게이트용 제2도전막을 순차적으로 형성하며, 상기 제2도전막, 유전막 및 도전막 패턴을 순차적으로 식각하여 컨트롤 게이트 패턴, 유전막 패턴 및 플로팅 게이트 패턴을 형성할 수 있다Partially etching the device isolation pattern to expose a portion of the upper sidewall of the conductive film pattern, sequentially forming a second conductive film for the dielectric film and the control gate on the conductive film pattern and the partially etched device isolation pattern, The second conductive layer, the dielectric layer, and the conductive layer pattern may be sequentially etched to form a control gate pattern, a dielectric layer pattern, and a floating gate pattern.

상기와 같은 본 발명에 따르면, 소자 분리 패턴에 의해 정의된 개구의 상부 및 하부의 너비가 유사하여, 상기 개구 내부에 도전막을 매립하는 동안 보이드 또는 심의 형성을 미연에 방지할 수 있다. 또한, 상기 소자 분리 패턴 형성 시에 종래와 같이 별도의 기판 식각 공정, 절연막 매립 공정 및 평탄화 공정을 수행하지 않고, 절연막을 증착한 후 포토레지스트 패턴을 사용하는 식각 공정만으로 소자 분리막 패턴을 형성할 수 있어서 공정을 단순화시킬 수 있다.According to the present invention as described above, the width of the upper portion and the lower portion of the opening defined by the device isolation pattern is similar, it is possible to prevent the formation of voids or seams while filling the conductive film inside the opening. In addition, when forming the device isolation pattern, the device isolation layer pattern may be formed using only an etching process using a photoresist pattern after depositing the insulation layer without performing a separate substrate etching process, an insulation layer embedding process, and a planarization process as in the prior art. In order to simplify the process.

이하, 본 발명에 따른 바람직한 실시예에 따른 반도체 장치의 제조 방법에 대해 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor device according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 6 내지 도 13은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도이다.6 to 13 are schematic cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 6을 참조하면, 반도체 기판(200) 상에 소자 분리막(202)을 형성한다.Referring to FIG. 6, an isolation layer 202 is formed on a semiconductor substrate 200.

상기 소자 분리막(202)의 두께는, 이후 단계에서 액티브 영역에 형성될 단결정 실리콘층(208)의 두께와 상기 단결정 실리콘층(208) 상에 형성되는 제1도전막 패턴(212)의 두께를 포함한다. 이때, 상기 단결정 실리콘층(208) 및 제1도전막 패턴(212) 사이에 형성되는 터널 산화막(210)의 두께를 포함할 수 있다. 일 예로 상기 소자 분리막(202)의 두께는 약 300내지 350nm의 두께를 가질 수 있다.The thickness of the isolation layer 202 includes a thickness of the single crystal silicon layer 208 to be formed in the active region in a later step and a thickness of the first conductive layer pattern 212 formed on the single crystal silicon layer 208. do. In this case, the thickness of the tunnel oxide layer 210 may be formed between the single crystal silicon layer 208 and the first conductive layer pattern 212. For example, the device isolation layer 202 may have a thickness of about 300 to 350 nm.

상기 소자 분리막(202)은 실리콘 산화물을 화학 기상 증착 공정(Chemical vapor deposition : CVD)에 의해 증착함으로서 형성할 수 있다. 또는, SiH4, O2 및 Ar 가스를 플라즈마 소오스로 이용하여 고밀도 플라즈마(High Density Plasma, HDP)를 발생시켜 형성된 고밀도 플라즈마 산화물(HDP-oxide)로 형성할 수 있다. The device isolation layer 202 may be formed by depositing silicon oxide by chemical vapor deposition (CVD). Alternatively, SiH 4 , O 2, and Ar gas may be used as plasma sources to form high density plasma (HDP-oxide) formed by generating high density plasma (HDP).

도 7을 참조하면, 상기 실리콘 산화막(202) 상에 포토레지스트 막(도시되지 않음)을 코팅한 후, 사진 공정을 통해 상기 실리콘 산화막(202)의 상부를 노출시키는 포토레지스트 패턴(204)을 형성한다. 이때, 상기 포토레지스트 패턴(204)은 액티브 영역이 노출되고, 필드 영역을 선택적으로 마스킹하도록 형성된다.Referring to FIG. 7, after a photoresist film (not shown) is coated on the silicon oxide film 202, a photoresist pattern 204 is formed to expose an upper portion of the silicon oxide film 202 through a photolithography process. do. In this case, the photoresist pattern 204 is formed to expose the active region and selectively mask the field region.

도 8을 참조하면, 상기 포토레지스트 패턴(204)을 식각 마스크로 이용하여 상기 반도체 기판의 상부가 노출되도록 식각 공정을 수행하여 상기 소자 분리 패턴 (206)을 형성한다. 상기 소자 분리 패턴(206)을 형성함으로서 상기 소자 분리 패턴(206) 사이에는 반도체 기판(200) 표면을 노출하는 제1개구(207)가 생성된다.Referring to FIG. 8, using the photoresist pattern 204 as an etching mask, an etching process is performed to expose an upper portion of the semiconductor substrate to form the device isolation pattern 206. By forming the device isolation pattern 206, a first opening 207 exposing a surface of the semiconductor substrate 200 is formed between the device isolation patterns 206.

이때, 상기 소자 분리 패턴(206)에 의해 한정된 제1개구(207)의 측벽은 수직 형상의 프로파일을 갖도록 식각 공정 조건을 조절하는 것이 바람직하다. 이는 후술될 제1도전막(도시되지 않음)이 상기 소자 분리 패턴 및 제1개구(207) 상에 매립되는 동안, 상기와 같은 제1개구(207)의 프로파일로 인하여 제1도전막 내부에 보이드 또는 심이 형성되는 것을 방지할 수 있다.In this case, the sidewalls of the first opening 207 defined by the device isolation pattern 206 may be controlled to have an etching process condition to have a vertical profile. This is caused by the voids inside the first conductive film due to the profile of the first opening 207 as described above, while the first conductive film (not shown) to be described later is embedded on the device isolation pattern and the first opening 207. Alternatively, the seam can be prevented from being formed.

한편, 상기 식각 공정의 예로는 플라즈마를 이용하는 건식 식각 공정(dry etching process), 반응성 이온 식각 공정(reactive ion etching process) 등이 있다. 상기 포토레지스트 패턴은 상기 소자 분리 패턴을 형성한 후, 에싱 공정(ashing process) 및 스트립 공정(strip process)을 통해 제거된다.Meanwhile, examples of the etching process include a dry etching process using a plasma, a reactive ion etching process, and the like. After the photoresist pattern is formed, the device isolation pattern is removed through an ashing process and a strip process.

자세하게 도시되어 있지는 않지만, 식각 공정을 수행하는 동안 상기 반도체 기판(200)의 표면 부위가 손상될 수 있다. 상기와 같은 반도체 기판(200)의 손상을 치유하기 위하여 열처리를 수행한다.Although not shown in detail, the surface portion of the semiconductor substrate 200 may be damaged during the etching process. Heat treatment is performed to cure damage of the semiconductor substrate 200 as described above.

반도체 기판(200)의 상부에 손상되어진 부분을 치유하기 위하여 상기 반도체 기판(200)을 800 내지 950℃의 온도에서 수분 간 동안 열처리한다. 예를 들면, 약 2분 동안 반도체 기판(200)에 대한 열처리를 수행할 수 있다. 상기 열처리 공정은 수소 기체(H2) 분위기에서 수행되어진다. 수소 기체는 통상적으로 손상된 반도체 기판(200)에 형성된 요철 표면을 평탄화(smoothing)하기 위해 사용된다.The semiconductor substrate 200 is heat-treated for a few minutes at a temperature of 800 to 950 ° C. in order to heal the damaged part on the upper portion of the semiconductor substrate 200. For example, heat treatment may be performed on the semiconductor substrate 200 for about 2 minutes. The heat treatment process is performed in a hydrogen gas (H 2 ) atmosphere. Hydrogen gas is typically used to smooth the uneven surface formed on the damaged semiconductor substrate 200.

상기 열처리를 수행하는 동안 상기 노출된 반도체 기판(200) 상에 자연 산화막이 형성되고, 상기 자연 산화막을 이후에 형성될 단결정 실리콘(208) 성장을 억제할 수 있다. 따라서, 상기 열처리를 수행한 반도체 기판(200)에 대하여 세정을 수행한다. 상기 반도체 기판(200)에 대한 세정은 통상적으로 SC1(standard chemical 1)세정액 또는 불산(HF)을 이용하는 습식 세정으로 수행된다. During the heat treatment, a native oxide film may be formed on the exposed semiconductor substrate 200, and growth of the single crystal silicon 208 to be formed later may be suppressed. Therefore, cleaning is performed on the semiconductor substrate 200 on which the heat treatment is performed. The cleaning of the semiconductor substrate 200 is typically performed by wet cleaning using SC1 (standard chemical 1) cleaning liquid or hydrofluoric acid (HF).

도 9를 참조하면, 상기 노출된 반도체 기판(200)상에 에피텍시얼 성장으로 단결정 실리콘층(208)을 형성한다.Referring to FIG. 9, a single crystal silicon layer 208 is formed on the exposed semiconductor substrate 200 by epitaxial growth.

상기 노출된 반도체 기판(200)을 시드(seed)로 하여 상기 노출된 반도체 기판(200)을 선택적으로 에피텍시얼 성장(Selective epitaxial growth : SEG)으로 단결정 실리콘층(208)을 형성한다. 상기 에피텍시얼 공정은 950℃의 고온에서 SiC12H2 가스 분위기에서 수행된다.A single crystal silicon layer 208 is formed using the exposed semiconductor substrate 200 as a seed to selectively epitaxial growth (SEG) the exposed semiconductor substrate 200. The epitaxial process is performed in a SiC 12 H 2 gas atmosphere at a high temperature of 950 ° C.

이때, 상기 단결정 실리콘층(208)은 상기 소자 분리막 패턴(206)의 높이에 비해 낮게 형성되고, 상기 소자 분리막 패턴(206)으로 한정되는 제2개구(209)를 형성한다. 이는 후에 제1도전막 패턴(212)가 상기 소자 분리막 패턴(209) 사이에 형성되어, 상기 단결정 실리콘층(208) 및 제1도전막 패턴(212)의 높이가 상기 소자 분리막 패턴(206)의 높이보다 높거나 같게 하기 위함이다. 일 예로 상기 단결정 실리콘층(208)의 두께는 약 250nm일 수 있다.In this case, the single crystal silicon layer 208 is formed lower than the height of the device isolation layer pattern 206 and forms a second opening 209 defined by the device isolation layer pattern 206. This is because a first conductive film pattern 212 is formed between the device isolation layer pattern 209, so that the height of the single crystal silicon layer 208 and the first conductive layer pattern 212 is greater than that of the device isolation layer pattern 206. To equal or exceed height. For example, the thickness of the single crystal silicon layer 208 may be about 250 nm.

상기 에피택시얼 성장 방법의 예로는 액상 에피택시(liquid phase epitaxy; LPE)와, 기상 에피택시(vapor phase epitaxy; VPE)와, 분자선 에피택시 방법 (molecular beam epitaxy; MBE) 등이 있으며, 이들을 조합한 방법도 사용될 수 있다.Examples of the epitaxial growth method include liquid phase epitaxy (LPE), vapor phase epitaxy (VPE), molecular beam epitaxy (MBE), and combinations thereof. One method can also be used.

도 10을 참조하면, 상기 단결정 실리콘층(208) 상에 터널 산화막(210)을 형성한다.Referring to FIG. 10, a tunnel oxide film 210 is formed on the single crystal silicon layer 208.

상기 터널 산화막(210)은 상기 실리콘 단결정층(208)을 열산화시켜 형성할 수 있다. 상기 열산화 방법에는 산소(O2)를 이용하여 산화반응을 일으키는 건조 산화(dry oxidation)방법과, 수증기(H2O)를 이용하여 산화반응을 일으키는 습식 산화 방법 등이 있다.The tunnel oxide layer 210 may be formed by thermally oxidizing the silicon single crystal layer 208. The thermal oxidation method includes a dry oxidation method for causing an oxidation reaction using oxygen (O 2 ), a wet oxidation method for causing an oxidation reaction using water vapor (H 2 O), and the like.

도 11을 참조하면, 상기 제2개구(209)가 매립되도록 상기 제2개구(209) 및 소자 분리 패턴(206) 상에 제1도전막(도시되지 않음)을 충분하게 매립한다. 이때, 상기 제1도전막으로 폴리실리콘을 사용할 수 있으며, 상기 폴리실리콘층은 불순물이 도핑된 폴리실콘으로 이루어질 수 있다.Referring to FIG. 11, a first conductive film (not shown) is sufficiently buried on the second opening 209 and the device isolation pattern 206 to fill the second opening 209. In this case, polysilicon may be used as the first conductive layer, and the polysilicon layer may be made of polysilicon doped with impurities.

특히, 상기 불순물 도핑된 폴리실리콘은 LPCVD공정 및 불순물 도피 공정을 통해 형성될 수 있다. 구체적으로 LPCVD 공정을 통해 폴리실리콘층을 형성하는 동안 인시튜(in-situ) 방법으로 불순물 도핑 공정을 동시에 수행함으로써 불순물 도핑된 폴리실리콘으로 이루어진 폴리실리콘층을 형성할 수 있다. 이와는 다르게, LPCVD 공정을 통해 폴리실리콘층을 형성하고, 상기 불순물 도핑 공정을 통해 상기 폴리실리콘층을 상기 도전막으로 형성할 수도 있다. 상기 불순물 도핑 공정의 예로는 이온 주입(ion implantation) 공정 또 불순물 확산(impurity diffusion) 공정 등이 있다.In particular, the impurity doped polysilicon may be formed through an LPCVD process and an impurity doping process. Specifically, the polysilicon layer made of impurity doped polysilicon may be formed by simultaneously performing an impurity doping process by an in-situ method while forming the polysilicon layer through the LPCVD process. Alternatively, the polysilicon layer may be formed through the LPCVD process, and the polysilicon layer may be formed as the conductive layer through the impurity doping process. Examples of the impurity doping process include an ion implantation process and an impurity diffusion process.

한편, 상기 제1도전막이 매립되는 동안, 전술된 바와 같이 상기 제2개구(209)의 측벽이 수직한 프로파일을 가지고 있어 상기 제1도전막 내부에 보이드 및 심의 형성을 방지할 수 있다.Meanwhile, while the first conductive film is embedded, the sidewall of the second opening 209 has a vertical profile as described above, thereby preventing the formation of voids and shims inside the first conductive film.

이어서, 상기 제1도전막의 상부를 CMP(Chemical Mechanical Polishing) 공정을 통해 상기 소자 분리 패턴(206)의 상부면이 노출시켜 제1도전막 패턴(212)을 형성한다. 이로 인하여 상기 소자 분리막 패턴(206) 및 제1도전막 패턴(212)이 분리된다.Subsequently, an upper surface of the device isolation pattern 206 is exposed through a chemical mechanical polishing (CMP) process to form an upper surface of the first conductive layer to form the first conductive layer pattern 212. As a result, the device isolation layer pattern 206 and the first conductive layer pattern 212 are separated.

도 12를 참조하면, 상기 소자 분리 패턴(206)의 상부(upper portion)를 일부를 제거하여 상기 제1도전막 패턴(212) 측벽을 부분적으로 노출시킨다. 이는, 이후에 상기 제1도전막 패턴(212)과 직접적으로 접촉되는 유전막(216)의 면적을 증가시키기 위함이다. 상기와 같이, 제1도전막 패턴(212)의 측벽을 노출시켜 유전막(216)의 유효 면적을 증가시키는 경우, 커플링 비율을 향상시킬 수 있다.Referring to FIG. 12, a portion of the upper portion of the device isolation pattern 206 is removed to partially expose sidewalls of the first conductive layer pattern 212. This is to increase the area of the dielectric film 216 which is in direct contact with the first conductive film pattern 212 later. As described above, when the sidewall of the first conductive layer pattern 212 is exposed to increase the effective area of the dielectric layer 216, the coupling ratio may be improved.

상기 소자 분리 패턴(206)의 상측 부위는 통상의 식각 공정을 통해 제거되며, 상기 제1도전막 패턴(212) 측벽의 일부가 노출된다. 이때, 상기 제1도전막 패턴(212) 하부에 형성된 터널 산화막(210)이 노출되지 않는다. 이로 인하여 상기 예비 소자 분리막 패턴(206)의 상측 부위를 식각하기 위해 사용되는 에천트(etchant)에 의해 상기 터널 산화막(210)이 손상되는 것을 방지할 수 있으며, 상기 식각 공정은 기 설정된 식각 시간에 의해 제어될 수 있다.The upper portion of the device isolation pattern 206 is removed through a conventional etching process, and a portion of sidewalls of the first conductive layer pattern 212 is exposed. In this case, the tunnel oxide layer 210 formed under the first conductive layer pattern 212 is not exposed. As a result, the tunnel oxide layer 210 may be prevented from being damaged by an etchant used to etch the upper portion of the preliminary isolation layer pattern 206, and the etching process may be performed at a preset etching time. Can be controlled.

이어서, 상기 단결정 실리콘층(208), 터널 산화막(210) 및 제1도전막 패턴 (212)으로 형성된 플로팅 게이트와 소자 분리 패턴(206) 상에 유전막(216)을 형성한다. 상기 유전막(216)으로는 산화물/질화물/산화물(ONO)로 이루어진 복합 유전막, 고유전율 물질로 이루어진 고유전율 물질막 등이 채용될 수 있다.Subsequently, a dielectric layer 216 is formed on the floating gate and the device isolation pattern 206 formed of the single crystal silicon layer 208, the tunnel oxide layer 210, and the first conductive layer pattern 212. As the dielectric film 216, a composite dielectric film made of oxide / nitride / oxide (ONO), a high dielectric material film made of a high dielectric constant material, or the like may be employed.

상기 복합 유전막은 LPCVD 공정에 의해 형성될 수 있으며, 상기 고유전율 물질막은 Y2O3, HfO2, ZrO2, Nb2O5, BaTiO3, SrTiO3 등으로 이루어질 수 있으며, 원자층 증착(atomic layer deposition; ALD) 공정 또는 CVD 공정에 의해 형성될 수 있다.The composite dielectric film may be formed by an LPCVD process, and the high-k material film may be formed of Y 2 O 3 , HfO 2 , ZrO 2 , Nb 2 O 5 , BaTiO 3 , SrTiO 3 , and the like, and may be atomic layer deposited. It may be formed by a layer deposition (ALD) process or a CVD process.

도 13을 참조하면, 상기 유전막(216) 상에 제2도전막(218) 및 제3도전막(220)을 포함하는 컨트롤 게이트를 형성한다.Referring to FIG. 13, a control gate including a second conductive layer 218 and a third conductive layer 220 is formed on the dielectric layer 216.

상기 유전막(216) 상에 불순물 도핑된 폴리실리콘으로 이루어진 제2도전막(218) 및 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix), 탄탈륨 실리사이드(TaSix)와 같은 금속 실리사이드로 이루어진 제3도전막(220)을 포함하는 컨트롤 게이트를 형성한다.The second conductive layer 218 made of polysilicon doped with impurities on the dielectric layer 216 and metal silicide such as tungsten silicide (WSix), titanium silicide (TiSix), cobalt silicide (CoSix), and tantalum silicide (TaSix). A control gate including the third conductive film 220 formed is formed.

상기 컨트롤 게이트층을 패터닝하여 컨트롤 게이트를 형성한다. 또한, 상기 유전막, 플로팅 게이트 및 터널 산화막을 순차적으로 패터닝하여 플래시 메모리 장치의 게이트 구조물을 완성한다.The control gate layer is patterned to form a control gate. In addition, the dielectric layer, the floating gate, and the tunnel oxide layer are sequentially patterned to complete the gate structure of the flash memory device.

상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 불 휘발성 메모리 장치의 플로팅 게이트 전극에 보이드 또는 심이 형성되는 것을 억제할 수 있다. 이에 따라, 불 휘발성 메모리 장치의 동작 불량을 감소시킬 수 있으며 신뢰성을 높일 수 있다. As described above, according to the preferred embodiment of the present invention, it is possible to suppress the formation of voids or shims in the floating gate electrode of the nonvolatile memory device. As a result, an operation failure of the nonvolatile memory device can be reduced and reliability can be improved.

또한, 상기 소자 분리 패턴 형성 시, 별도의 기판 식각 공정, 절연막 매립 공정 및 평탄화 공정을 수행하지 않고, 포토레지스트 패턴을 사용하는 식각 공정만으로 소자 분리 패턴을 형성할 수 있어 공정을 단순화시킬 수 있다. 이로 인해, 불 휘발성 메모리 장치의 제조 비용을 감소시킬 수 있다. In addition, when the device isolation pattern is formed, the device isolation pattern may be formed only by an etching process using a photoresist pattern without performing a separate substrate etching process, an insulation layer filling process, and a planarization process, thereby simplifying the process. As a result, the manufacturing cost of the nonvolatile memory device can be reduced.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the foregoing has been described with reference to preferred embodiments of the present invention, those skilled in the art will be able to variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. It will be appreciated.

Claims (4)

기판 상에 제1두께를 갖는 소자 분리막을 형성하는 단계;Forming an isolation layer having a first thickness on the substrate; 상기 소자 분리막 상에 포토레지스트 패턴을 형성하는 단계;Forming a photoresist pattern on the device isolation layer; 상기 포토레지스트 패턴을 사용하여 상기 기판이 노출되도록 상기 소자 분리막을 식각함으로써 소자 분리 패턴을 형성하는 단계;Forming an isolation pattern by etching the isolation layer to expose the substrate using the photoresist pattern; 상기 노출된 기판 상에 에피텍시얼(epitaxial) 성장으로 상기 제1두께보다 낮은 제2두께를 갖는 단결정 실리콘층을 형성하는 단계;Forming a single crystal silicon layer having a second thickness lower than the first thickness by epitaxial growth on the exposed substrate; 상기 단결정 실리콘층 상에 터널 산화막을 형성하는 단계;Forming a tunnel oxide film on the single crystal silicon layer; 상기 소자 분리 패턴 사이의 갭을 매립하기 위하여 도전막을 증착하는 단계; 및Depositing a conductive film to fill gaps between the device isolation patterns; And 상기 소자 분리 패턴의 상부면이 노출되도록 도전막을 평탄화하여 도전막 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.Forming a conductive layer pattern by planarizing the conductive layer to expose the upper surface of the device isolation pattern. 제1항에 있어서, 상기 제1두께는 상기 제2두께와 도전막 패턴의 두께를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of claim 1, wherein the first thickness includes the second thickness and a thickness of the conductive film pattern. 제1항에 있어서, 상기 노출된 기판의 선폭은 90nm 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.The method of claim 1, wherein the exposed line width is 90 nm or less. 제1항에 있어서, The method of claim 1, 상기 도전막 패턴의 상부 측벽의 일부가 노출되도록 상기 소자 분리 패턴을 부분적으로 식각하는 단계;Partially etching the device isolation pattern to expose a portion of the upper sidewall of the conductive film pattern; 상기 도전막 패턴 및 상기 일부 식각된 소자 분리 패턴 상에 유전막 및 컨트롤 게이트용 제2도전막을 순차적으로 형성하는 단계; 및Sequentially forming a dielectric layer and a second conductive layer for a control gate on the conductive layer pattern and the partially etched device isolation pattern; And 상기 제2도전막, 유전막 및 도전막 패턴을 순차적으로 식각하여 컨트롤 게이트 패턴, 유전막 패턴 및 플로팅 게이트 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.And sequentially etching the second conductive film, the dielectric film, and the conductive film pattern to form a control gate pattern, a dielectric film pattern, and a floating gate pattern.
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