KR20060135738A - 개선된 마그네틱 스위칭 - Google Patents

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KR20060135738A
KR20060135738A KR1020067015772A KR20067015772A KR20060135738A KR 20060135738 A KR20060135738 A KR 20060135738A KR 1020067015772 A KR1020067015772 A KR 1020067015772A KR 20067015772 A KR20067015772 A KR 20067015772A KR 20060135738 A KR20060135738 A KR 20060135738A
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허니웰 인터내셔널 인코포레이티드
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Abstract

개선된 스위칭(switching) 특성을 갖는 자기저항 장치 및 동작방법이 제공된다. 자기저항 비트 자성층의 자기방향의 스위칭은 비트의 하드축 배열 방향으로 비트 단부의 로컬 자기방향이 평행하게 회전함으로써 촉진된다. 따라서, 일 실시예는 예컨대, 비트형태 변경 또는 도핑에 의하여 하드축 자화를 유지하기 위해 비트 단부들의 확장된 하드축 자기볼륨을 제공한다. 스위칭을 시작하기 위하여 비트 단부에 하드축 자기장을 부가하고 스위칭을 완료하기 위하여 이지축 자기장을 부가하는 방법이 제공된다.
스위칭(switching), 자기저항 비트, 자기볼륨, 비트 단부, 단부 자화

Description

개선된 마그네틱 스위칭{IMPROVED MAGNETIC SWITCHING}
미국정부는 DTRA에 의해 수여된 No. DTRA01-00-C-0002 계약에 따라 본 발명에 대한 특정 권리를 획득하였다.
본 발명은 일반적으로 자기 메모리(magnetic memory)에 관한 것이고 보다 상세하게는 자기저항 메모리 소자(magnetoresistive memory elements)에 관한 것이다.
거대 자기저항(GMR) 효과의 발견으로 많은 스핀-계 전기 디바이스의 개발이 야기되고 있다. GMR 효과는 강자성층 및 비자성층이 교대로 구성된 특정 박막 디바이스에서 관찰된다. 어떤 전형적인 디바이스에서, 강자성층 자기방향의 상대적 방위는 디바이스의 2진 상태(binary state)를 나타낸다. 일반적으로 디바이스에 걸쳐진 저항은 강자성층들의 자기방향이 평행한 방위일 때 가장 낮으며, 자기방향이 역평행 방위일 때 가장 높다.
GMR 디바이스의 일 유형은 일반적으로 "스핀 밸브(spin valve)"로 일컬어진다. 스핀 밸브를 포함하는, GMR 디바이스는 자기램(magnetic random access memory, MRAM) 디바이스에서 데이타 기억소자로 이용될 수 있다. 이런 관점에서, GMR 디바이스의 예시적인 MRAM 적용(application)은, 미국 특허 제 6,147,922호, 제6,175,525호, 제6,178,111호 및 제6,493,258호에 기재되고, 이들 특허는 본 발명의 명세서에 참고문헌으로 통합된다.
전형적으로 스핀 밸브는 비-자성 금속(일반적으로 Cu)으로 된 박막층(thin layer)에 의해 분리된 두개의 강자성층과 상기 강자성층 중 어느 하나의 자화방향을 "고정(pins)하는" 반강자성층도 포함한다. 도 1a는 측면도에서 보여진 바와 같이 전형적인 스핀 밸브(10) 내 층들을 (간략한 형태로) 도시한다. 도 1a에서 나타난 바와 같이, 스핀 밸브(10)는 비자성층(16)에 의해 분리된 강자성층들(12) 및 (14)를 포함한다. 전형적인 배열(arrangement)에서, 상기 자성층 중 어느 하나는 고정층(14)이 되기 위해 형성된다. 고정층(14)이 반-강자성층(18)과 인접하여, 고정층(14)의 자화방향은 특정한 방위로 "고정(pinned)"된다. 일반적으로, 상기 방위는 다른 방향으로 고정될 수 있지만, 고정층(14) 내 화살표는 예시적인 고정된 방위를 나타낸다. 따라서, 연산 자기장(operational magnetic fields)이 스핀 밸브(10)에 부가되면 상기 고정층(14)의 자화방향은 상대적으로 고정된 상태로 남아있게 된다. 제2 자성층(12)은 자유층(12)으로 불린다. 상기 고정층(14)과 반대로, 자유층(12)의 자화방향은 자유층(12) 내 이중-화살표 기호로 나타낸 바와같이, 평행과 역평행 방위 사이에서 자유롭게 스위칭된다. 스핀 밸브(10)에 적절한 자기장을 부가함에 따라, 고정층(14)의 자화방향은 동일하게 남아있는 반면, 자유층(12)의 자화방향은 전환(invert)될 수 있다. 그러나, 상기 강자성층들(12) 및 (14)의 자화 방향을 전환하기 위한 더욱 강력한 방법이 요구된다.
도 1b는 도 1a의 스핀밸브(10)를 3차원으로 나타낸 도면이다. 나타난 바와 같이, 상기 스핀 밸브(10)는 하드축(짧은-축)과 이지축(긴-축)을 갖는다. 일반적으로, 상기 자유층(12) 및 고정층(14)의 자화방향은 실질적으로 이지축과 평행하게 움직인다.
도 1c는 도 1a 및 1b의 스핀 밸브와 실질적으로 유사한 종래 기술의 자기저항 비트(20)를 나타내는 상부도이다. 상기 비트(20)는 신장된 바디(elongated body)(26)에 의해 상호 연결된 제1 비트 단부(22) 및 제2 비트 단부(24)를 갖는다. 나타난 바와 같이, 상기 비트 단부들(22) 및 (24)는 점점 가늘어진다(tapered). 상기 비트(20) 자성층의 자화 방향(28)은 제2 비트 단부(24)를 향해 가리키며 상기 비트(20)의 이지축과 평행을 이룬다. 하드축은 상기 이지축과 수직을 이룬다. 상기 자화방향(28)은 상기 비트의 논리적 상태(logical state)를 나타낸다. 따라서, 제2 비트 단부(24)를 향해 가리키는 자화방향(28)은 제1 논리적 상태를 나타낼 수 있다. 반대로, 자화 방향(28)은 상기 이지축을 따르는 상기 제1 비트 단부(22)를 향해 가리키도록 전환될 수 있으므로, 이것은 제2 논리적 상태를 나타낸다. 비트 단부들(22) 및 (24)는 상기 이지축을 따라 점점 가늘어진다. 전형적인 배열에서, 상기 비트(20)는 상기 하드축과 이지축에 대하여 대칭을 이룬다.
연구결과, 자기저항 비트의 논리적 상태의 스위칭(인버젼,inversion)은 각 비트 단부에서 로컬(local) 자화 방향에 의해 적어도 부분적으로 발생됨을(driven) 확인하였다. 이러한 결과로서, 본 발명은 개선된 스위칭 특성을 갖는 자기저항 장치 및 동작방법이 제공된다.
본 발명의 일 측면에 따라, 개선된 스위칭을 갖는 자기저항 비트가 제공된다. 상기 비트는 두 자성층 사이에 끼워진 비자성층을 포함한다. 각 자성층은 제1 비트 단부, 제2 비트 단부 및 상기 두 비트 단부를 연결하는 신장된 바디(elongated body)를 갖는다. 각각의 상기 비트 단부들은 스위칭 프로세스를 추진하는 하드축 단부 자화를 유지하기 위하여 확장된 자기볼륨을 갖는다. 유사하게, 상기 신장된 바디가 형성되어 상기 비트의 이진 상태를 기억하기 위한 비트의 이지축을 따르는 바디 자화를 유지한다. 상기 확장된 자기볼륨은 예컨대, "C-자형", "S-자형", 또는 "I-자형" 비트 구조로 형성될 수 있다. 또한, 확장된 자기볼륨은 상기 하드축을 따라 각 비트 단부로부터 신장하는 점점 가늘어지는(tapered) 돌출부에 의해 형성될 수 있다. 또한 확장된 자기볼륨은 상기 비트 단부들을 자기적으로 경화함으로써 형성될 수 있다. 다른 실시예는 각 비트 단부를 따르는 확장된 표면적을 추가로 포함한다.
본 발명의 다른 측면에 따라, CIP(current-in-plane) 자기저항 비트의 논리적인 상태를 스위칭하기 위한 방법이 제공된다. 상기 스위칭 방법은 비트에 3개의 자기장을 부가하는 것을 포함한다. 제1 자기장은 상기 비트의 제1 단부의 하드축을 따라 부가되고, 상기 제1 단부는 하드축 자화를 유지하기 위해 확장된 자기볼륨을 갖는 것을 특징으로 한다. 제2 자기장은 상기 비트의 제2 단부의 하드축을 따라 부가되고, 상기 제2 단부는 하드축 자화를 유지하기 위해 확장된 자기볼륨을 갖는 것을 특징으로 한다. 제3 자기장은 상기 비트의 바디에 부가되고, 상기 바디가 형성되어 이지축 자화를 유지한다. 일 실시예에서, 제1 및 제2 자기장은 제1 및 제2 비트 단부가 하드축 자화를 갖도록 부가된다. 제1 및 제2 자기장은, 예컨대, 전류를 상기 비트 근처에 배치된 전도성 라인(conducting line)에 통과시킴으로써 부가될 수 있다. 다른 실시예는 상기 3개의 자기장을 제거하고, 이후 이지축을 따르는 바디 자화방향을 유지함을 추가로 포함한다. 상기 바디 자화방향은 비트의 논리적 상태를 나타낸다.
본 발명의 또 다른 측면에서, 자기저항 비트; 워드 라인; 및 센스 라인을 포함하는 자기저항 셀이 제공된다. 상기 비트는 제1 자성층 및 제2 자성층 사이에 끼워진 비자성층을 추가로 포함한다. 상기 자성층들은 각 비트의 하드축을 따라 확장된 자성(magnetizability)을 갖는 한 쌍의 비트 단부를 가지며, 각 층은 비트의 이지축을 따라 중앙(center) 자화방향을 갖는다. 상기 워드 라인은 상기 비트 근처에 배치되어 상기 비트에 제1 자기장을 부가한다. 상기 센스 라인은 상기 비트에 전기적으로 연결되어 상기 비트에 판독 전류(read current)를 전달하고 상기 비트의 논리적 상태를 결정한다. 또한, 상기 센스 라인은 상기 비트에 제2 자기장을 부가할 수 있다. 일 실시예는 상기 제1 자성층의 중앙 자화방향은 고정되고, 제2 자성층의 중앙 자화방향은 상기 비트에 부가된 자기장과 반응하여 그것의 방향으로 자유롭게 회전함을 추가로 제공한다.
추가적인 측면에서, 스위칭 프로세스의 초기 상태(initiation of a state switching process)를 유지하기 위하여 상기 비트의 두 단부 각각에 확장된 하드축 자화볼륨을 갖는 자기저항 비트를 포함하는 자기저항 디바이스를 제공한다.
도 1a는 종래기술의 스핀 밸브 층들을 개략적으로 나타내는 도면이다.
도 1b는 종래기술의 스핀 밸브를 나타내는 3차원 도면이다.
도 1c는 종래기술의 자기저항 비트를 나타내는 평면도이다.
도 2는 자성층 내 자기 스위칭 프로세스를 연속적으로 나타내는 도면이다.
도 3은 각 비트 단부에 확장된 자기 볼륨을 갖는 자기저항 비트의 일 실시예를 나타내는 평면도이다.
도 4는 각 비트 단부에 확장된 자기 볼륨을 갖는 자기저항 비트의 다른 실시예를 나타내는 평면도이다.
도 5는 각 비트 단부에 확장된 자기 볼륨을 갖는 자기저항 비트의 또 다른 실시예를 나타내는 평면도이다.
도 6은 일 실시예에 따라 자기저항 셀을 나타내는 3차원 도면이다.
도 7은 자기 스위칭 방법의 프로세스 플로우(flow)를 나타내는 도면이다.
1. 자기 스위칭 프로세스
한 쌍의 자성층을 갖는 자기저항 비트에서, 상기 비트의 논리적 상태는 상기 자성층들의 자화방향으로 결정될 수 있다. 상기 논리적 상태는 상기 자성층 중 어느 하나의 자화방향을 스위칭(또는 인버팅, inverting)함에 따라 제1 상태에서 제2 상태로 스위칭될 수 있다. 도 2를 보면, 일련의 프레임들은 자기저항 비트의 자성층에서 자기 스위칭 프로세스의 유한요소해석(finite analysis)을 열거한다. 일반적으로, 상기 시리즈(series)는 스위칭 프로세스가 상기 자성층 내에서 소자 자화 방향(elemental magnetization directions)의 조정된(coordinated) 회전(또는 반전(reversal))과 관련됨을 보여준다.
첫번째 프레임(a)를 보면, 자성층(202)은 점점 가늘어지는 비트 단부들(204) 및 (206)을 갖는 신장된 소자처럼 나타난다. 편의를 위해, 상기 비트 단부들은 제1 비트 단부(204) 및 제2 비트 단부(206)로 불려진다. 상기 자성층(202)의 이지축(긴-축)은 자성층(202)의 신장부(elongation)와 평행하게 나타난다. 하드축(짧은-축)은 자성층(202)의 면내로 배열되고 상기 이지축과 수직을 이룬다. 자성층(202) 내에서, 소자의 자화방향은 제2 비트 단부(206)를 향하여 이지축을 따라 가리키는 작은 화살표로 나타난다. 상기 비트 단부들과 비트의 바디 사이 자기 교환은 균일하고 단일 방향의 자화를 만드는 경향이 있다.(자화 교환은 주어진 방향으로 전체 원자들의 자구를 자화시키는 경향이 있는 강자성 교환이다.)
써머리(summary) 화살표(208)는 제2 비트 단부(206)를 향하여 이지축을 따라 가리키는 자성층(202)의 일반적인 자화방향을 나타낸다. 프레임(a)에서 나타난 바와 같이 상기 이지축 방향의 균일 자화는 제1 논리적 상태를 나타낸다.
프레임(b), (c), (d), 및 (e)는 스위칭 프로세스의 연속 씬(scenes)으로 자성층(202)을 나타낸 것이다. 따라서, 같은 유형으로, 제1 비트 단부(204)는 각 프레임에서 자성층의 가장 왼편인 단부이고, 제2 비트 단부(206)는 각 프레임에서 자성층의 가장 오른편인 단부이다.
마지막 프레임인 프레임(e)로 넘어가 보면, 소자의 자화방향은 제1 비트 단부(204)를 향하여 이지축을 따라 가리킨다. 프레임(e) 써머리 화살표(236)는 프레 임(a) 써머리 화살표(208)의 반대 방향을 가리키며 일반적 자화방향을 나타낸다. 프레임(e)에서 나타난 바와 같이 이지축 방향의 균일 자화는 제2 논리적 상태를 나타낸다. 따라서, 스위칭 프로세스의 목적은 제1 논리적 상태에서 제2 논리적 상태로 자화층(202)의 논리적 상태를 스위칭하는 것이다. 추가로 프레임(b), (c), 및 (d)는 스위칭 프로세스를 상세히 제시한다.
프레임(b)에서, 상기 소자의 자화방향은 상기 자성층에서 작은 화살표로 나타낸 바와 같이 전체 자성층에 걸쳐서 더이상 균일하지 않다. 특히, 상기 비트 단부에서의 소자 자화방향은 하드축을 향하여 오른쪽으로 회전을 시작한다. 반면, 자성층의 신장된 영역에서의 소자 자화방향은 계속하여 제2 비트 단부(206)를 향한다. 프레임(b) 써머리 화살표들(210, 212 및 214)은 소자의 자화를 반영한다. 프레임(b)는, 스위칭 프로세스가 상기 비트 단부들(204 및 206)에서 시작되는 것으로 이해될 수 있다.
프레임(c)에서, 소자의 자화방향은 추가적인 회전을 보여준다. 프레임(c) 써머리 화살표(216-224)는 소자 자화방향의 회전을 반영한다. 비트 단부의 써머리 화살표(216 및 218)는 상기 비트 단부(204 및 206)에서 소자 자화방향의 추가적인 회전을 나타낸다. 상기 자화층의 신장된 영역의 중앙은 중앙 써머리 화살표(220)로 나타난 바와 같이 오른쪽으로 회전을 시작한다. 가장자리의 써머리 화살표들(222 및 224)은 거의 회전하지 않고 상기 신장된 영역의 가장자리의 소자 자화방향은 계속하여 제2 비트 단부(206)를 향한다.
프레임(d)에서, 비트 단부의 써머리 화살표들(226 및 228)은 상기 비트 단부 들(204 및 206)에서 소자 자화방향의 연속적인 회전을 나타낸다. 써머리 화살표(230)로 나타난 바와 같이 신장된 영역의 중앙은 계속하여 회전한다. 가장자리의 써머리 화살표들(232 및 234)은 가장자리를 따라 소자의 자화방향들이 본격적으로 회전을 시작함을 나타낸다.
마지막으로, 프레임(e)은 회전이 완료되고 상기 자성층에 걸쳐서 소자 자화방향의 불균일함이 재구성되는 것을 보여준다. 일반적으로 도 2는 어떻게 비트 단부에서 자성층의 자화방향이 스위칭을 시작하고, 어떻게 층 중앙을 걸쳐 연속되며, 어떻게 가장자리의 반전이 완료되는지를 보여준다.
당업계에서 통상의 지식을 가진 자에 의해 제1 및 제2 논리적 상태들은 임의로 결정될 수 있는 것으로 이해되어질 것이다. 따라서 제2 논리적 상태에서 제1 논리적 상태로 자성층을 스위칭하는 것은 제1 논리적 상태에서 제2 논리적 상태로 스위칭하는 것처럼 미러(mirror)-이미지 순서와 관련된다. 도 2는 스위칭 프로세스의 하나의 예시로서 의도되며 여기에 제한되는 것은 아니다.
2. 자기저항 비트 구조
바람직한 실시예에서, 자기저항 비트는 두 자성층 사이에 끼워진 비자성층(Cu와 같이)을 갖는 트리-레이어(tri-layer) 소자로 형성된다. 각각의 자성층은 제1 비트 단부 및 제2 비트 단부를 상호 연결하는 연신된 바디를 갖도록 배치된다. 각 비트 단부는 비트의 하드축을 따르는 자화를 유지하기 위한 확장된 자기볼륨을 가지며, 상기 비트 단부에서 하드축 자화는 비트의 자기 스위칭을 개선하는데 유용 하다. 상기 신장된 바디가 형성되어 비트의 논리적 상태를 기억하기 위한 비트의 이지축을 따르는 자화를 유지한다.
도 3을 보면, 자기저항 비트(300)의 일 실시예를 나타내는 상부도이다. 제1 비트 단부(302)와 제2 비트 단부(304)는 신장된 바디(306)에 의해 상호 연결된다. 상기 자기저항 비트(300)는 이지축을 따라 비대칭 "C-자형"을 갖는다. 상기 형태로 설계되어 각 비트 단부(302 및 304)에서 하드축 자기볼륨을 증가시킨다. 써머리 화살표들(308, 310 및 312)은 비트(300)에서 소자의 자화방향을 나타내고 도 2의 프레임(d)과 개략적으로 연관된다.
일 실시예에서, 확장된 하드축 자기볼륨은 프레임(a)에서 프레임(b)로 그리고 프레임(b)에서 프레임(c)로 개선되는 변화를 가져온다. 전형적인 자기저항 비트에서, 신장된 바디(312)의 자화는 이지축을 따르고 비트 단부 상에 반자기장을 생성한다. 다른 실시예에서, 비트 단부의 확장된 하드축 자기볼륨이 형성되어 반자기장을 극복한다.
또한 각 비트 단부들(302 및 304)은 하드축을 따라 신장하는 점점 가늘어지는 돌출부를 나타낸다. 이러한 돌출부는 비트 단부 자기볼륨을 증가하는데 유용하고 상기 "C-자형"보다 다른 비트 형태들에서 이용될 수 있다.
도 4를 보면, 일 실시예에 따라 대칭의 자기저항 비트(400)를 나타내는 상부도이다. 비트 단부들(402 및 404) 각각은 확장된 자기볼륨을 가지며 상기 두 단부들은 바디(406)에 의해 상호 연결된다. 그들의 형태 때문에, 상기 비트 단부들(402 및 404)은 점점 가늘어져 "I-자형" 구조로 될 것이다.(일반적으로 비트(400)의 형 태는 I-빔과 유사하다.) 비트 단부들(402 및 404)은 확장된 단부 표면적을 갖는다. 추가의 실시예에서, 상기 비트 단부들의 표면적은 비트 단부 볼륨에 비례하여 최대화될 수 있다. 이러한 최대화는 자기볼륨에 비례하여 자화에 의해 유도되는 자기 표면 차지(charge)의 가장 큰 분포를 확보한다. 일 실시예에서, 상기 비트 단부들(402 및 404)의 확장된 자기볼륨은 각 비트 단부를 따라 확장된 표면적에 의해 형성된다.
도 5를 보면, 일 실시예에 따라 "S-자형" 자기저항 비트(500)를 나타내는 상부도이다. 각 비트 단부(502 및 504)는 비트(500)의 하드축을 따르는 확장된 자기볼륨을 갖는다. 신장된 바디(506)는 상기 비트 단부들(502) 및 (504)과 상호 연결된다. 이러한 실시예는 비트의 하드축과 이지축을 따라 비대칭성을 갖는 비트의 예이다.
본 명세서에 명확히 제시된 다양한 비트 형태들은 설명을 위한 것이며 여기에 제한되지는 않는다. 대칭 및 비대칭성의, 추가적인 비트 모양들은 비트 단부에 확장된 하드축 자기볼륨으로 이용될 수 있음은 당업계에서 통상적인 지식을 가진 자에게 명백할 것이다. 또한, 나타낸 형태들을 변화하여 이용할 수 있다. 예컨대, 특정 설계 목표 및 제한에 따라 비대칭의 정도가 변화될 수 있는 것처럼 곡률 각도도 변화될 수 있다. 하드축 방향으로 비트 단부의 자기볼륨을 증가시키는 다른 배열들이 사용될 수 있다.
추가적인 실시예에서, 비트 단부들은 그것의 자화볼륨을 확장하기 위해 자기적으로 경화(hardened)되거나 도핑(doped)된다. 소수부터 수많은 단일층이 경화될 수 있다. 일 실시예에서, 약 0.5~500nm 사이의 두께로 경화될 수 있다. 보다 전형적으로, 비트 단부에서 약 50~100nm 사이의 경화 두께로 경화된다.
예시적인 실시예에서, 확장된 하드축 자기볼륨에도 불구하고 상기 비트 단부들의 자화방향은 불안정하다. 즉, 도 2 프레임에서 보여지는 바와 같이, 스위칭 프로세스 동안 하드축 방향으로 비트 단부들의 평행한 자화만이 존재하며 프레임(a) 및 프레임(e)에서 나타나는 논리적 상태 중 어디에서 존재하는지 명백하지 않다.
3. 자기저항 셀 구조
도 6은 예시적인 CIP(current-in-plane) 자기저항(MR) 디바이스를 나타내는 사시도이다. 이러한 실시예에서, MR 소자(602)는 두 강자성층 사이에 끼워진 비자성층을 갖는 트리-레이어 소자로 나타낸다. MR 소자는 하드축(짧은-축)과 이지축(긴-축)을 갖는다. 나타난 바와 같이, 상기 MR 소자(602)는 확장된 비트 단부와 신장된 바디를 갖는다. 워드 라인(word line, 604)은 상기 MR 소자(602) 근처에 배치된다. 나타난 바와 같이, 상기 워드 라인(604)은 하드축과 평행을 이룬다. 절연체(도시되지 않은)는 상기 MR 소자(602)로부터 상기 워드 라인(604)을 분리한다. 비트 라인(610)은 상기 MR 소자(602) 근처에 배치된다. 상기 비트 라인(610)은 상기 MR 소자(602)로부터 분리된다. 나타난 바와 같이, 상기 비트 라인(610)은 이지축을 따르고 상기 워드 라인(604)과 수직을 이룬다. 제1 센스 라인(612) 및 제2 센스 라인(614)은 상기 MR 소자(602)와 접한다. 일반적으로, 상기 두 센스 라인들(612) (614)은 상기 MR 소자(602) 비자성층의 맞은편(opposite) 가장자리에 전기적으로 연결된다. 상기 두 센스 라인들(612) 및 (614)도 단일 센스 라인으로 일컬어질 수 있다.
상기 워드 라인(604) 및 비트 라인(610)의 배치는 그들의 일방(또는 양자)를 통과하는 전류가 상기 MR 요소(602) 상에 작용하는 자기장을 생성하기 위한 것이다. 라인을 통과하는 전류에 의해 생성된 자기장은 물리학의 "오른손 법칙(right hand rule)"에 따라 전류의 흐름과 수직을 이루는 자기방향을 갖는다. 또한, 센스 라인들(612) 및 (614)를 통과하는 전류에 의해 추가적인 자기장이 생성될 수 있다.
워드 라인을 통과하는 전류가 MR 소자(602)의 이지축을 따르는 제1 자기장을 생성하기 위해 워드 라인(604)이 배치된다. 이와 마찬가지로, 비트 라인을 통과하는 전류가 MR 소자(602)의 하드축을 따르는 제2 자기장을 생성하기 위해 비트 라인(610)이 배치된다. 일 실시예에서, 상기 두 자기장은 상기 MR 소자(602) 상에서 작용하는 복합 자기장을 형성하기 위해 부가적으로 결합한다. 연속 기록(write sequence) 동안, 복합 자기장이 생성되어 상기 MR 소자(602)의 적어도 하나의 층의 자화방향을 전환한다(invert). 또 다르게는, 하드축을 따라 부가된 자기장은 자기 스위칭 프로세스를 추진하도록(drive) 상기 비트 단부 상에 작용하고, 이지축을 따라 부가된 자기장은 자기 스위칭 프로세스를 완료하도록 작용한다.
일 실시예에서, 단일 라인을 통과하는 전류가 상기 MR 소자 층의 자화 방향을 스위칭하지 않도록 상기 워드 라인(604) 및 비트 라인(610)의 구조가 설계된다. 기록하는 동안 각 라인은 MR 소자(602)를 "하프-셀렉트"하므로, 이것은 "하프-셀렉트(half-select)" 시스템으로 불린다. "기록" 라인들(604) 및 (610)이 전류를 제공 하면 그 이후 두 "하프-셀렉트"는 상기 MR 소자를 완전히 선택하기 위해 부가적으로 결합한다. 따라서 상기 MR 소자가 선택될 때, 상기 MR 소자 층의 자화방향은 스위칭된다.
바람직한 실시예에서, 상기 워드 라인(604) 및 비트 라인(610)은 실질적으로 높이보다 폭이 큰 평편한 전도성 라인이다. 상기 워드 라인(604)과 비트 라인(610)의 폭은 단지 예로써 보여지고, 각 라인의 다양한 폭이 가능하며 상기 폭은 사용되는 MR 소자 및 보드 크기와 같은 설계 파라미터에 따라 조절될 것이다.
도 6에서, 상기 MR 소자는 상기 워드 라인(604) 및 비트 라인(610)과 직교하는 위치로 나타난다. 이러한 위치는 필수적이지 않다. 다른 실시예에서, 예컨대, 상기 MR 디바이스는 보다 나은 스위칭 성능을 달성하기 위해 30도 회전된다. 일반적으로, 상기 MR 디바이스는 예컨대, 판독 또는 기록 특성을 바꾸기 위한, 어느 회전으로 형성될 수 있다.
상기 MR 디바이스는 연속판독(read sequence) 동안 감지 전류(is)가 MR 소자(602)를 통하여 제1 센스 라인(612)에서 제2 센스 라인(614)으로 통과되기 위하여 형성된다. 상기 감지 전류(is)는 상기 MR 소자(602)에 걸치는 저항을 나타내는 메트릭(metric)을 확보하기 위해 이용된다. 상기 감지 전류는 MR 소자(602) 층들의 면내로 흐르기 때문에, 상기 디바이스는 면내전류(CIP) 디바이스로 알려져 있다.
다른 실시예에서, 연속판독 동안 바이어스 전류만 부가된다. 이 경우, 바이어스 드라이버가 워드 라인(604)에 전류를 부가하는 동시에 기록 드라이버는 워드 라인(604)에 전류를 부가하지 않을 것이다.
4. 논리적 상태의 스위칭 방법
자기저항 비트의 논리적 상태는 비트 자성층의 자화방향으로 결정될 수 있다. 즉, 비트 상태는 자성층(들)의 자화방향을 스위칭함에 따라 전환될 수 있다. 도 2는 비트 바디 자화방향의 회전을 야기하여 비트 자화방향의 회전을 나타내는 하나의 예이다. 도 2에서의 결과로서, 도 7은 자기저항 비트의 자화방향을 스위칭하는 개선된 방법을 나타낸다. 상기 방법은 하드축을 따르는 제1 비트 단부에 제1 자기장을 부가하는 702단계, 상기 제1 비트 단부는 확장된 하드축 자기볼륨을 갖는 것을 특징으로 하고; 하드축을 따르는 제2 비트 단부에 제2 자기장을 부가하는 704단계, 상기 제2 비트 단부는 확장된 하드축 자기볼륨을 갖는 것을 특징으로 하고; 및 비트 바디에 제3 자기장을 부가하는 706단계, 상기 바디가 형성되어 이지축 자화를 유지하는 것을 특징으로 하는 것을 포함한다.
일 실시예에서, 제1 비트 단부가 하드축을 따르는 자화를 갖기 위하여 제1 자기장은 상기 제1 비트 단부의 자화방향을 회전시키는 작용을 한다. 이와 마찬가지로, 제2 비트 단부가 하드축을 따르는 자화를 갖기 위하여 제2 자기장은 상기 제2 비트 단부의 자화 방향을 회전시키는 작용을 한다. 하나의 예로써, 이것은 도 2의 프레임(b)-(d)의 비트 단부의 써머리 화살표로 나타낸다. 다른 실시예에서, 제1 및 제2 자기장은 비트 근처에 배치된 전도성 라인에 전류를 통과시킴으로써 부가된다. 예컨대, 도 6의 실시예에서, 상기 비트 라인(610)은 제1 및 제2 자기장을 생성 하기 위해 전류를 전달할 수 있다.
본 발명의 추가적인 실시예에 따라, 정지(resting) 상태 동안(자장이 부가되지 않은) 비트 단부들은 서로에 대해 하드축을 따르는 역평행 자화를 갖기 위해 비트 단부가 형성된다. 예컨대, 도3에서 보여지는 바와 같이 스위칭동안, 상기 비트 단부들에 작용하는 자기장은 하드축을 따라 비트 단부들이 평행한 자화를 갖도록 이끈다. 따라서, 하드축 필드가 부가되면, 상기 비트-단부 상태는 평행을 이루게 되어, 이지축 필드는 비트의 자화방향을 스위칭할 수 있다. 하드축 필드가 제거되면, 상기 비트 단부들은 다시 역-평행을 이룬다. 즉, 이러한 실시예에서, 비트 단부 자화는 휘발성이다.
5. 결론
다양한 실시예들이 상기에서 기재되었다. 보다 일반적으로, 당업계에서 통상의 지식을 가진 자들이라면 본 발명의 범위 및 사상에서 벗어나지 않고 이러한 실시예들이 변경 및 수정될 수 있으며, 이것들은 청구항들에 의해 정의되는 것으로 이해될 수 있다. 그러므로 예컨대, 특정 두께, 재료 및 제조방법들이 제한되기 보다는 설명을 위한 것임을 의미한다. 소자 설계, 공정 및 실험 조건 모두는 자화 스위칭 특성에 영향을 미치므로 고려될 수 있다.

Claims (10)

  1. 두 자성층 사이에 끼워진 비자성층을 포함하고,
    각각의 자성층은,
    MR 비트의 하드축(hard-axis)을 따르는 제1 단부 자화(a first end magnetization)를 유지(support)하기 위한 확장된 자기볼륨(magnetic volume)을 갖는 제1 비트 단부(a first bit end),
    상기 하드축을 따르는 제2 단부 자화를 유지하기 위한 확장된 자기볼륨을 갖는 제2 비트 단부, 및
    MR 비트의 이지축(easy-axis)을 따르는 바디 자화(body magnetization)를 유지하기 위하여 상기 제1 및 제2 비트 단부를 상호연결하는 신장된 바디(elongated body)를 포함하는 자기저항(magnetoresistive, MR) 비트.
  2. 제 1항에 있어서, 상기 제1 및 제2 비트 단부는 상기 이지축을 따라 각각 비대칭을 이루는 것을 특징으로 하는 MR 비트.
  3. 제 2항에 있어서, 상기 비대칭은 "C-자형" 비대칭임을 특징으로 하는 MR 비트.
  4. 제 2항에 있어서, 상기 비대칭은 "S-자형" 비대칭임을 특징으로 하는 MR 비 트.
  5. 제 1항에 있어서, 상기 제1 및 제2 비트 단부는 "I-자형" 구조로 배치됨을 특징으로 하는 MR 비트.
  6. 제 1항에 있어서, 상기 제1 및 제2 비트 단부의 확장된 자기볼륨은 상기 하드축을 따라 각 비트 단부로부터 신장하는 점점 가늘어지는(tapered) 돌출부에 의해 형성됨을 특징으로 하는 MR 비트.
  7. 제 1항에 있어서, 각 비트 단부의 상기 확장된 자기볼륨이 형성되어 상기 바디 자화에 의해 유도되는 반자기장을 극복(overcome)하는 것을 특징으로 하는 MR 비트.
  8. 제 1항에 있어서, 상기 제1 및 제2 비트 단부의 확장된 자기볼륨은 각 비트 단부를 따르는 확장된 표면적을 통하여 형성(accomplish)됨을 특징으로 하는 MR 비트.
  9. 제 1항에 있어서, 상기 제1 및 제2 비트 단부는 상기 하드축을 따르는 상기 비트 단부의 자화볼륨을 확장하기 위해 자기적으로 경화(hardened)됨을 특징으로 하는 MR 비트.
  10. 제 9항에 있어서, 상기 자기적으로 경화된 비트 단부 영역은 각각 50~100nm 범위 내의 두께를 가짐을 특징으로 하는 MR 비트.
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