KR20060133418A - Method of manufacturing semiconductor device having step gate asymmetry recess cell - Google Patents

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Abstract

A method for manufacturing a semiconductor device having a step gate asymmetry recess cell is provided to reduce loss of an oxide layer by performing a BOE(Buffered Oxide Etchant) cleaning process. A trench isolation layer(210) is formed on a semiconductor substrate(200) in order to define an active region(220). An ion implantation buffer oxide layer and an ion implantation mask layer pattern are sequentially formed on the semiconductor substrate. A well and channel ion implantation process is performed by using the ion implantation mask layer pattern. The ion implantation mask layer pattern is removed. A cleaning process is performed by using a mixing solution of H2SO4 and H2O2 and SC-1 as a cleaning solution. A trench(240) is formed on the active region by using the ion implantation mask layer pattern. A cleaning process is performed to eliminate residues of the ion implantation mask layer pattern.

Description

스텝게이트 비대칭 리세스 셀을 갖는 반도체소자의 제조방법{Method of manufacturing semiconductor device having step gate asymmetry recess cell}Method of manufacturing semiconductor device having step gate asymmetric recess cell

도 1 내지 도 3은 종래의 스텝게이트 비대칭 리세스 셀을 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도이다.1 to 3 are cross-sectional views illustrating a method of manufacturing a semiconductor device having a conventional step gate asymmetric recess cell.

도 4 내지 도 6은 본 발명에 따른 스텝게이트 비대칭 리세스 셀을 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도이다.4 to 6 are cross-sectional views illustrating a method of manufacturing a semiconductor device having a step gate asymmetric recess cell according to the present invention.

도 7은 본 발명에 따른 스텝게이트 비대칭 리세스 셀을 갖는 반도체소자의 제조방법에 의해 만들어진 반도체소자의 모트 깊이의 감소량을 종래의 경우와 비교해보기 위하여 나타내 보인 그래프이다.FIG. 7 is a graph showing an amount of reduction in the moat depth of a semiconductor device manufactured by a method of manufacturing a semiconductor device having a step gate asymmetric recess cell according to the present invention, compared with a conventional case.

도 8은 본 발명에 따른 스텝게이트 비대칭 리세스 셀을 갖는 반도체소자의 제조방법에 의해 만들어진 반도체소자의 프로파일을 종래의 경우와 비교해보기 위하여 나타내 보인 셈(SEM) 사진이다.FIG. 8 is a SEM photograph showing a profile of a semiconductor device manufactured by a method of manufacturing a semiconductor device having a step gate asymmetric recess cell according to the present invention, in comparison with a conventional case.

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 모트(moat) 깊이의 감소량을 줄일 수 있는 스텝게이트 비대칭 리세스(Step gate Asymmetry Recess) 셀 을 갖는 반도체소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a step gate asymmetry recess cell capable of reducing a decrease in moat depth.

최근 반도체소자의 집적도가 증가하면서 소자를 구성하는 트랜지스터의 채널길이도 급격하게 짧아지고 있다. 채널길이가 짧아짐에 따라 숏채널효과(short channel effect)에 의한 여러 가지 문제점들이 대두되고 있으며, 이에 따라 소자의 집적도를 증가시키지 않고 유효채널길이를 증대시키는 기술들이 제안되고 있는데, 일 예로서 리세스 채널(recess cell) 셀 구조와 스텝게이트 비대칭 리세스 셀 구조가 있다.Recently, as the degree of integration of semiconductor devices increases, the channel length of transistors constituting the devices also decreases rapidly. As the channel length becomes shorter, various problems due to short channel effects have emerged. Accordingly, techniques for increasing the effective channel length without increasing the density of devices have been proposed. There are a channel cell structure and a step gate asymmetric recess cell structure.

도 1 내지 도 3은 종래의 스텝게이트 비대칭 리세스 셀을 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도이다.1 to 3 are cross-sectional views illustrating a method of manufacturing a semiconductor device having a conventional step gate asymmetric recess cell.

먼저 도 1을 참조하면, 반도체기판(100)에 트랜치 소자분리막(110)을 형성하여 활성영역(120)을 한정한다. 다음에 전면에 이온주입버퍼산화막과 이온주입마스크막패턴(미도시)을 순차적으로 형성하고, 도면에서 화살표로 나타낸 바와 같이, 이온주입마스크막패턴을 이용하여 웰 및 채널 이온주입을 수행한다. 도면에서 참조부호 "130"으로 나타낸 영역은 웰 및 채널 이온주입에 의해 손상된 층(damaged layer)으로서, 상부는 이온주입버퍼산화막에 포함되고 하부는 반도체기판에 포함된다.First, referring to FIG. 1, the trench isolation layer 110 is formed on the semiconductor substrate 100 to define the active region 120. Next, an ion implantation buffer oxide film and an ion implantation mask layer pattern (not shown) are sequentially formed on the entire surface, and well and channel ion implantation is performed using the ion implantation mask layer pattern as indicated by arrows in the figure. In the drawing, the region indicated by reference numeral 130 is a layer damaged by the well and channel ion implantation, the upper part of which is included in the ion implantation buffer oxide layer and the lower part of which is included in the semiconductor substrate.

다음에 도 2를 참조하면, 이온주입마스크막패턴을 제거한 후에 세정공정을 수행한다. 통상적으로 이온주입마스크막패턴은 포토레지스트막으로 형성하므로, 상기 세정공정으로서 BON 세정공정을 수행하여 포토레지스트막의 잔류물이 완전히 제 거되도록 한다. 여기서 BON의 B는 H2SO4와 H2O2가 4:1의 비율로 혼합된 세정액을 사용하는 경우를 의미하고, BON의 O는 NH4F와 HF가 20-300:1의 비율로 혼합된 BOE(Buffered Oxide Echant)를 세정액으로 사용하는 경우를 의미하며, 그리고 BON의 N은 NH4OH, H2O2 및 탈이온수(DIW; DeIonized Water)가 1:4:20의 비율로 혼합된 SC-1을 세정액으로 사용하는 경우를 의미한다. 상기 BON 세정공정에는 산화막을 제거하는 특성을 갖는 BOE를 세정액으로 하는 세정단계를 포함하므로, 반도체기판(100) 상부의 이온주입버퍼산화막도 제1 두께(d1)만큼 제거된다.Next, referring to FIG. 2, a cleaning process is performed after removing the ion implantation mask film pattern. In general, since the ion implantation mask film pattern is formed of a photoresist film, the BON cleaning process is performed as the cleaning process to completely remove the residue of the photoresist film. Here, B of BON means a case where a cleaning solution in which H 2 SO 4 and H 2 O 2 are mixed at a ratio of 4: 1 is used, and O of BON is NH 4 F and HF at a ratio of 20-300: 1. This means that a mixed BOE (Buffered Oxide Echant) is used as a cleaning solution, and N of BON is mixed with NH 4 OH, H 2 O 2 and Deionized Water (DIW) at a ratio of 1: 4: 20. It means the case of using the prepared SC-1 as the cleaning liquid. Since the BON cleaning process includes a cleaning step using a BOE having a characteristic of removing an oxide film as a cleaning liquid, the ion implantation buffer oxide film on the semiconductor substrate 100 is also removed by the first thickness d1.

다음에 도 3을 참조하면, 전면에 스텝게이트 비대칭 리세스 셀을 형성하기 위한 마스크막패턴(미도시)을 형성하고, 이 마스크막패턴을 식각마스크로 한 식각을 수행하여 활성영역이 계단형 프로파일을 갖도록 트랜치(140)를 형성한다. 이때트랜치(140)의 바닥면의 수직레벨은, 앞서 BOE를 세정액으로 한 세정단계에서 제거된 이온주입버퍼산화막으로 인하여 정상적인 경우보다 제2 두께(d2)만큼 낮아진다. 다음에 도면에는 나타내지 않았지만, 상기 마스크막패턴을 제거하고 세정공정을 수행한 후에 통상의 방법을 사용하여 계단형 프로파일과 중첩되도록 게이트절연막 및 게이트스택을 형성한다.Next, referring to FIG. 3, a mask film pattern (not shown) for forming a step gate asymmetric recess cell is formed on the entire surface, and etching is performed using the mask film pattern as an etch mask to form a stepped profile. To form a trench 140 to have. At this time, the vertical level of the bottom surface of the trench 140 is lower by the second thickness d2 than the normal case due to the ion implantation buffer oxide film removed in the cleaning step using the BOE as the cleaning liquid. Next, although not shown in the drawing, after the mask film pattern is removed and the cleaning process is performed, a gate insulating film and a gate stack are formed to overlap the stepped profile using a conventional method.

그런데 이와 같은 종래의 스텝게이트 비대칭 리세스 셀을 갖는 반도체소자의 제조방법에 따르면, 도 2를 참조하여 설명한 바와 같이, BOE를 세정액으로 한 세정단계에 의해 이온주입버퍼산화막이 제1 두께(d1)만큼 줄어들고, 이로 인하여, 스텝게이트 비대칭 리세스 셀 형성을 위한 트랜치(140) 형성시, 트랜치(140)의 바닥면 도 제2 두께(d2)만큼 낮아진다. 특히 이온주입버퍼산화막은 채널이온주입에 의해 손상된 층(130)에 포함되는데, 일반적으로 불순물이 도핑된 산화막은 BOE에 의해 보다 불순물이 도핑되지 않은 산화막에 비하여 상대적으로 큰 식각률을 나타낸다.However, according to the conventional method of manufacturing a semiconductor device having a step gate asymmetric recess cell, as described with reference to FIG. 2, the ion implantation buffer oxide film has a first thickness d1 by a cleaning step using BOE as a cleaning liquid. As a result, when the trench 140 is formed to form the step gate asymmetric recess cell, the bottom surface of the trench 140 is also lowered by the second thickness d2. In particular, the ion implantation buffer oxide layer is included in the layer 130 damaged by channel ion implantation. In general, an oxide layer doped with impurities exhibits a relatively large etching rate as compared with an oxide layer that is not doped with impurities by BOE.

이와 같이 낮아진 트랜치(140) 바닥면은 모트(moat) 깊이를 증대시킨다는 문제를 야기한다. 여기서 모트(moat)는 트랜치 소자분리막(110)에 라이너질화막(미도시)을 도입함에 따라 트랜치 소자분리막(110)과 활성영역(120) 사이의 경계면 상부에서 만들어지는 일정 깊이의 홈을 의미한다. 이와 같은 모트는, 그 깊이가 증가할수록 소자의 전기적인 특성을 열화시키는 것으로 알려져 있다. 예컨대 디램(DRAM)과 같은 반도체메모리소자의 경우에는 포화상태에서의 문턱전압(Vtsat)을 감소시키고, 낮은 문턱전압 마진(margin)을 열화시켜서 오동작 비트를 증대시킨다.The lowered trench 140 bottom surface causes a problem of increasing moat depth. Here, the moat refers to a groove having a predetermined depth formed on the interface between the trench isolation layer 110 and the active region 120 as a liner nitride layer (not shown) is introduced into the trench isolation layer 110. Such a mort is known to deteriorate the electrical characteristics of the device as its depth increases. For example, in the case of a semiconductor memory device such as a DRAM, the threshold voltage Vt sat in a saturation state is reduced, and a low threshold voltage margin is degraded to increase a malfunction bit.

본 발명이 이루고자 하는 기술적 과제는, 모트 깊이가 증대되는 것을 억제하여 소자의 동작특성을 향상시킬 수 있는 스텝게이트 비대칭 리세스 셀을 갖는 반도체소자의 제조방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method for manufacturing a semiconductor device having a step gate asymmetric recess cell capable of suppressing an increase in the mort depth and improving operating characteristics of the device.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 스텝게이트 비대칭 리세스 셀을 갖는 반도체소자의 제조방법은, 반도체기판에 활성영역을 한정하는 트랜치 소자분리막을 형성하는 단계; 상기 반도체기판에 이온주입버퍼산화막 및 이온주입마스크막패턴을 순차적으로 형성하는 단계; 상기 이온주입마스크막패턴을 이용하 여 웰 및 채널 이온주입을 수행하는 단계; 상기 이온주입마스크막패턴을 제거하는 단계; H2SO4와 H2O2의 혼합액 및 SC-1을 세정액으로 하여 상기 이온주입마스크막패턴의 잔류물 제거를 위한 세정을 수행하는 단계; 상기 세정 후 마스크막패턴을 이용하여 상기 활성영역에 스텝게이트 비대칭 리세스 셀 형성을 위한 트랜치를 형성하는 단계; 및 H2SO4와 H2O2의 혼합액, BOE 및 SC-1을 세정액으로 하여 상기 마스크막패턴의 잔류물 제거를 위한 세정을 수행하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a method of manufacturing a semiconductor device having a step gate asymmetric recess cell according to the present invention comprises the steps of forming a trench device isolation film defining an active region on the semiconductor substrate; Sequentially forming an ion implantation buffer oxide film and an ion implantation mask film pattern on the semiconductor substrate; Performing well and channel ion implantation using the ion implantation mask pattern; Removing the ion implantation mask layer pattern; Performing cleaning to remove residues of the ion implantation mask film pattern using a mixture of H 2 SO 4 and H 2 O 2 and SC-1 as a cleaning solution; Forming a trench for forming a step gate asymmetric recess cell in the active region by using the mask layer pattern after the cleaning; And performing cleaning to remove residues of the mask film pattern by using a mixed solution of H 2 SO 4 and H 2 O 2 , BOE, and SC-1 as cleaning solutions.

상기 채널 이온주입은 8×1012 내지 1.1×1013의 도우즈로 수행하는 것이 바람직하다.The channel ion implantation is preferably performed with a dose of 8 × 10 12 to 1.1 × 10 13 .

상기 채널 이온주입은 B, BF 및 BF2 중 적어도 어느 하나를 도펀트로 하여 수행할 수 있다.The channel ion implantation may be performed using at least one of B, BF, and BF 2 as a dopant.

상기 채널 이온주입은 10 내지 70KeV의 주입에너지와, -60 내지 +60도의 틸트와, 그리고 0 내지 360도의 트위스트 조건으로 수행하는 것이 바람직하다.The channel ion implantation is preferably performed under an implantation energy of 10 to 70 KeV, a tilt of -60 to +60 degrees, and a twist condition of 0 to 360 degrees.

상기 이온주입마스크막패턴은 포토레지스트막으로 형성하는 것이 바람직하다.The ion implantation mask film pattern is preferably formed of a photoresist film.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 4 내지 도 6은 본 발명에 따른 스텝게이트 비대칭 리세스 셀을 갖는 반도 체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도이다.4 to 6 are cross-sectional views illustrating a method of manufacturing a semiconductor device having a step gate asymmetric recess cell according to the present invention.

먼저 도 4를 참조하면, 반도체기판(200)에 트랜치 소자분리막(210)을 형성하여 활성영역(220)을 한정한다. 다음에 전면에 이온주입버퍼산화막과 이온주입마스크막패턴(미도시)을 순차적으로 형성하고, 도면에서 화살표로 나타낸 바와 같이, 이온주입마스크막패턴을 이용하여 웰 및 채널 이온주입을 수행한다. 도면에서 참조부호 "230"으로 나타낸 영역은 웰 및 채널 이온주입에 의해 손상된 층(damaged layer)으로서, 상부는 이온주입버퍼산화막에 포함되고 하부는 반도체기판(200)에 포함된다. 상기 채널 이온주입은, B, BF 및 BF2 중 적어도 어느 하나를 도펀트(dopant)로 하여, 종래의 경우에서의 도우즈의 대략 60 내지 80%의 도우즈, 예컨대 대략 8×1012 내지 1.1×1013의 도우즈(dose)로 수행한다. 그리고 대략 10 내지 70KeV의 주입에너지와, 대략 -60 내지 +60도의 틸트(tilt)와, 그리고 대략 0 내지 360도의 트위스트(twist) 조건으로 수행한다.First, referring to FIG. 4, the trench isolation layer 210 is formed on the semiconductor substrate 200 to define the active region 220. Next, an ion implantation buffer oxide film and an ion implantation mask layer pattern (not shown) are sequentially formed on the entire surface, and well and channel ion implantation is performed using the ion implantation mask layer pattern as indicated by arrows in the figure. In the drawing, a region indicated by reference numeral “230” is a layer damaged by the well and channel ion implantation. The upper portion is included in the ion implantation buffer oxide layer and the lower portion is included in the semiconductor substrate 200. In the channel ion implantation, at least one of B, BF, and BF 2 is a dopant, and a dose of about 60 to 80% of the dose in a conventional case, for example, about 8 × 10 12 to 1.1 × 10 13 doses. And an implantation energy of approximately 10 to 70 KeV, a tilt of approximately -60 to +60 degrees, and a twist of approximately 0 to 360 degrees.

다음에 도 5를 참조하면, 이온주입마스크막패턴을 제거한 후에 세정공정을 수행한다. 이온주입마스크막패턴은 포토레지스트막으로 형성한다. 그리고 상기 세정공정은 BON 세정공정에서 O 세정단계를 제외한 BN 또는 NB 세정단계로 수행한다. 구체적으로 H2SO4와 H2O2가 4:1의 비율로 혼합된 세정액을 사용하는 세정단계와, NH4OH, H2O2 및 탈이온수(DIW; DeIonized Water)가 1:4:20의 비율로 혼합된 SC-1을 세정액으로 사용하는 세정단계를 수행하고, NH4F와 HF가 20-300:1의 비율로 혼합된 BOE(Bufferd Oxide Echant)를 세정액으로 사용하는 세정단계는 수행하지 않는다. 이와 같이 BOE를 세정액으로 사용하는 세정단계를 수행하지 않으므로, 손상된 층(230), 특히 상부의 이온주입버퍼산화막의 두께 손실이 거의 없다.Next, referring to FIG. 5, the cleaning process is performed after removing the ion implantation mask film pattern. The ion implantation mask film pattern is formed of a photoresist film. The cleaning process is performed by a BN or NB cleaning step except an O cleaning step in the BON cleaning process. Specifically, a washing step using a washing solution in which H 2 SO 4 and H 2 O 2 are mixed at a ratio of 4: 1, and NH 4 OH, H 2 O 2, and DI water (DIW; DeIonized Water) is 1: 4: The washing step using the SC-1 mixed at a ratio of 20 as a washing liquid, and the washing step using BOE (Buffered Oxide Echant) mixed with NH 4 F and HF at a ratio of 20-300: 1 as a washing liquid Do not perform. As such, since the cleaning step using the BOE as the cleaning solution is not performed, there is almost no loss of thickness of the damaged layer 230, particularly, the ion implantation buffer oxide layer on the top.

다음에 도 6을 참조하면, 전면에 스텝게이트 비대칭 리세스 셀을 형성하기 위한 마스크막패턴(미도시)을 형성하고, 이 마스크막패턴을 식각마스크로 한 식각을 수행하여 활성영역이 계단형 프로파일을 갖도록 트랜치(240)를 형성한다. 이때트랜치(240)의 바닥면의 수직레벨은, 종래의 트랜치(240) 형성전에 BOE를 세정액으로 한 세정단계를 포함하는 세정공정을 수행하는 경우에 비하여 제2 두께(d2)만큼 높아지며, 이에 따라 모트 깊이의 감소현상도 약해진다. 상기 제2 두께(d2)는 대략 25Å 이내이다.Next, referring to FIG. 6, a mask film pattern (not shown) for forming a step gate asymmetric recess cell is formed on the entire surface thereof, and etching is performed using the mask film pattern as an etching mask to form a stepped profile. To form a trench 240 to have. At this time, the vertical level of the bottom surface of the trench 240 is increased by the second thickness d2 as compared with the case of performing the cleaning process including the cleaning step using the BOE as the cleaning liquid before the conventional trench 240 is formed. The reduction of mort depth is also weakened. The second thickness d2 is within approximately 25 kPa.

다음에 상기 마스크막패턴을 제거하고 세정공정을 수행하는데, 여기서 세정공정은 BON 세정공정으로 수행한다. 즉 H2SO4와 H2O2가 4:1의 비율로 혼합된 세정액을 사용하는 세정단계와, NH4F와 HF가 20-300:1의 비율로 혼합된 BOE를 세정액으로 사용하는 세정단계와, 그리고 NH4OH, H2O2 및 탈이온수가 1:4:20의 비율로 혼합된 SC-1을 세정액으로 사용하는 세정단계를 포함한다. 통상적으로 트랜치(240)가 형성되는 스토리지 노드 형성 예정지역의 손상 층(230)의 두께는 대략 300Å 이내인 반면에, 트랜치(240) 형성을 위해 식각되는 두께는 대략 400Å 이상이다. 따라서 스토리지 노드 형성 예정지역에는 이온주입버퍼산화막이 존재하지 않으며, 따라서 BOE를 세정액으로 한 세정단계를 수행하더라도 트랜치(240) 바닥의 레벨이 낮아지 지 않게 된다. 또한 트랜치(240) 형성전에 포토레지스트 잔류물이 남아있더라도, 본 세정공정에 의해 상기 포토레지스트 잔류물이 제거되도록 할 수 있다.Next, the mask film pattern is removed and a cleaning process is performed, wherein the cleaning process is performed by a BON cleaning process. That is, the cleaning step using a cleaning solution in which H 2 SO 4 and H 2 O 2 are mixed at a ratio of 4: 1, and the cleaning solution using BOE in which NH 4 F and HF are mixed at a ratio of 20-300: 1. And a washing step using SC-1 mixed with NH 4 OH, H 2 O 2 and deionized water in a ratio of 1: 4: 20 as a washing liquid. Typically, the thickness of the damage layer 230 in the storage node formation region where the trench 240 is formed is about 300 ms or less, while the thickness etched for forming the trench 240 is about 400 ms or more. Therefore, the ion implantation buffer oxide film does not exist in the region where the storage node is to be formed, and thus the level of the bottom of the trench 240 is not lowered even when the cleaning step using the BOE as the cleaning liquid is performed. In addition, even if photoresist residue remains before the formation of the trench 240, the photoresist residue may be removed by the present cleaning process.

다음에 도면에 나타내지는 않았지만, 통상의 방법을 사용하여 계단형 프로파일과 중첩되도록 게이트절연막 및 게이트스택을 형성하고, 불순물이온주입을 수행하여 소스/드레인영역을 형성한다.Next, although not shown in the drawings, a gate insulating film and a gate stack are formed so as to overlap the stepped profile using a conventional method, and impurity ion implantation is performed to form source / drain regions.

도 7은 본 발명에 따른 스텝게이트 비대칭 리세스 셀을 갖는 반도체소자의 제조방법에 의해 만들어진 반도체소자의 모트 깊이의 감소량을 종래의 경우와 비교해보기 위하여 나타내 보인 그래프이다.FIG. 7 is a graph showing an amount of reduction in the moat depth of a semiconductor device manufactured by a method of manufacturing a semiconductor device having a step gate asymmetric recess cell according to the present invention, compared with a conventional case.

도 7을 참조하면, 종래의 경우, 즉 스텝게이트 비대칭 리세스 셀을 위한 트랜치를 형성하기 전의 세정공정에 BOE를 세정액으로 한 세정단계를 포함하는 경우의 유효높이(도면에서 711 참조) 및 모트(도면에서 712)와, 본 발명의 경우, 즉 스텝게이트 비대칭 리세스 셀을 위한 트랜치를 형성하기 전에는 BOE를 세정액으로 한 세정단계를 생략하고 트랜치를 형성한 후의 세정에 BOE 세정단계를 포함하는 경우의 유효높이(도면에서 721 참조) 및 모트(도면에서 722)를 비교해보면, 본 발명의 경우 유효높이가 더 크고, 이에 따라 모트 깊이는 상대적으로 대략 20Å 이내로 감소된다는 것을 알 수 있다.Referring to FIG. 7, the effective height (see 711 in the drawing) and the mote in the conventional case, that is, when the cleaning process before forming the trench for the step gate asymmetric recess cell include the cleaning step using the BOE as the cleaning liquid. In the drawing, 712) and, in the case of the present invention, i.e., before the formation of the trench for the step-gate asymmetric recess cell, the cleaning step using the BOE as the cleaning liquid is omitted and the cleaning after the formation of the trench includes the BOE cleaning step Comparing the effective height (see 721 in the figure) and the mort (722 in the figure), it can be seen that the effective height is larger for the present invention, and thus the mort depth is reduced to within approximately 20 dB.

도 8은 본 발명에 따른 스텝게이트 비대칭 리세스 셀을 갖는 반도체소자의 제조방법에 의해 만들어진 반도체소자의 프로파일을 종래의 경우와 비교해보기 위하여 나타내 보인 셈(SEM) 사진이다. 도 8에서 도 1 내지 도 3과 도 4 내지 도 6과 동일한 참조부호는 동일한 요소를 나타낸다.FIG. 8 is a SEM photograph showing a profile of a semiconductor device manufactured by a method of manufacturing a semiconductor device having a step gate asymmetric recess cell according to the present invention, in comparison with a conventional case. In FIG. 8, the same reference numerals as used in FIGS. 1 to 3 and 4 to 6 denote the same elements.

도 8을 참조하면, 도면의 좌측에 나타낸 바와 같이 종래의 경우, 참조부호 "A"로 표시한 부분에 상대적으로 깊은 모트가 형성되는 반면에, 도면의 우측에 나타낸 바와 같이 본 발명의 경우, 참조부호 "B"로 표시한 부분에 모트의 깊이가 상대적으로 작다는 것을 알 수 있다.Referring to FIG. 8, as shown on the left side of the drawing, in the conventional case, a relatively deep moat is formed at a portion indicated by reference numeral "A", whereas in the case of the present invention as shown on the right side of the drawing, reference is made. It can be seen that the depth of the mote is relatively small at the portion indicated by the symbol "B".

지금까지 설명한 바와 같이, 본 발명에 따른 스텝게이트 비대칭 리세스 셀을 갖는 반도체소자의 제조방법에 의하면, 스텝게이트 비대칭 리세스 셀을 위한 트랜치를 형성하기 전에는 BOE를 세정액으로 한 세정단계를 생략하고 트랜치를 형성한 후의 세정에 BOE 세정단계를 포함함으로써, 산화막의 로스(loss)를 감소시킬 수 있으며, 이에 따라 모트의 깊이를 감소시켜, 포화상태에서의 문턱전압(Vtsat) 감소와, 낮은 문턱전압 마진(margin)의 열화를 억제할 수 있으며, 이에 따라 소자의 동작특성을 향상시킬 수 있다는 이점이 제공된다.As described so far, according to the method of manufacturing a semiconductor device having a stepgate asymmetric recess cell according to the present invention, before forming the trench for the stepgate asymmetric recess cell, the cleaning step using the BOE as the cleaning liquid is omitted and the trench is removed. Including the BOE cleaning step in the cleaning after the formation of the oxide, it is possible to reduce the loss of the oxide film, thereby reducing the depth of the mort, reducing the threshold voltage (V sat ) in the saturation state, and low threshold voltage The deterioration of the margin can be suppressed, thereby providing the advantage that the operating characteristics of the device can be improved.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

Claims (5)

반도체기판에 활성영역을 한정하는 트랜치 소자분리막을 형성하는 단계;Forming a trench isolation layer defining an active region on the semiconductor substrate; 상기 반도체기판에 이온주입버퍼산화막 및 이온주입마스크막패턴을 순차적으로 형성하는 단계;Sequentially forming an ion implantation buffer oxide film and an ion implantation mask film pattern on the semiconductor substrate; 상기 이온주입마스크막패턴을 이용하여 웰 및 채널 이온주입을 수행하는 단계;Performing well and channel ion implantation using the ion implantation mask pattern; 상기 이온주입마스크막패턴을 제거하는 단계;Removing the ion implantation mask layer pattern; H2SO4와 H2O2의 혼합액 및 SC-1을 세정액으로 하여 상기 이온주입마스크막패턴의 잔류물 제거를 위한 세정을 수행하는 단계;Performing cleaning to remove residues of the ion implantation mask film pattern using a mixture of H 2 SO 4 and H 2 O 2 and SC-1 as a cleaning solution; 상기 세정 후 마스크막패턴을 이용하여 상기 활성영역에 스텝게이트 비대칭 리세스 셀 형성을 위한 트랜치를 형성하는 단계; 및Forming a trench for forming a step gate asymmetric recess cell in the active region by using the mask layer pattern after the cleaning; And H2SO4와 H2O2의 혼합액, BOE 및 SC-1을 세정액으로 하여 상기 마스크막패턴의 잔류물 제거를 위한 세정을 수행하는 단계를 포함하는 것을 특징으로 하는 스텝게이트 비대칭 리세스 셀을 갖는 반도체소자의 제조방법.A step gate asymmetric recess cell comprising the step of performing cleaning to remove residues of the mask film pattern using a mixture of H 2 SO 4 and H 2 O 2 , BOE and SC-1 as a cleaning liquid. A manufacturing method of a semiconductor device having. 제1항에 있어서,The method of claim 1, 상기 채널 이온주입은 8×1012 내지 1.1×1013의 도우즈로 수행하는 것을 특징으로 하는 스텝게이트 비대칭 리세스 셀을 갖는 반도체소자의 제조방법.Wherein the channel ion implantation is performed with a dose of 8 × 10 12 to 1.1 × 10 13 . 제1항에 있어서,The method of claim 1, 상기 채널 이온주입은 B, BF 및 BF2 중 적어도 어느 하나를 도펀트로 하여 수행하는 것을 특징으로 하는 스텝게이트 비대칭 리세스 셀을 갖는 반도체소자의 제조방법.And the channel ion implantation is performed using at least one of B, BF, and BF 2 as a dopant. 제1항에 있어서,The method of claim 1, 상기 채널 이온주입은 10 내지 70KeV의 주입에너지와, -60 내지 +60도의 틸트와, 그리고 0 내지 360도의 트위스트 조건으로 수행하는 것을 특징으로 하는 스텝게이트 비대칭 리세스 셀을 갖는 반도체소자의 제조방법.The channel ion implantation is a method of manufacturing a semiconductor device having a step gate asymmetric recess cell, characterized in that the implantation energy of 10 to 70 KeV, a tilt of -60 to +60 degrees, and a twist condition of 0 to 360 degrees. 제1항에 있어서,The method of claim 1, 상기 이온주입마스크막패턴은 포토레지스트막으로 형성하는 것을 특징으로 하는 스텝게이트 비대칭 리세스 셀을 갖는 반도체소자의 제조방법.And the ion implantation mask layer pattern is formed of a photoresist layer.
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