KR100636682B1 - Semiconductor device has recess channel and method of manufacturing the same - Google Patents

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Abstract

A semiconductor device with a recess channel is provided to round the bottom surface of a trench for a recess channel adjacent to an isolation layer by performing an etch process for forming the trench for the recess channel while using an etch target as the highest part of a slope part formed on the sidewall o a nitride layer pattern. A plurality of active regions(405) are separated from each other. An isolation region is disposed between the active regions. A trench isolation layer is disposed in the isolation region. A first active region is defined in the active region, recessed to expose the sidewall of the trench isolation layer in contact with the active region. A second active region is a part of the active region except the recessed first active region. The recessed part of the first active region is extended to a part of the trench isolation layer adjacent to the first active region.

Description

리세스채널을 갖는 반도체소자 및 그 제조방법{Semiconductor device has recess channel and method of manufacturing the same}Semiconductor device having recess channel and method for manufacturing same {Semiconductor device has recess channel and method of manufacturing the same}

도 1은 종래기술에 따른 리세스채널을 갖는 반도체소자 및 그 제조방법을 설명하기 위해 나타내 보인 셈(SEM)사진이다.FIG. 1 is a SEM photograph illustrating a semiconductor device having a recess channel and a method of manufacturing the same according to the related art.

도 2 및 도 3은 종래기술에 따른 리세스채널을 갖는 반도체소자 및 그 제조방법의 문제점을 설명하기 위해 나타내보인 셈(SEM)사진들이다.2 and 3 are SEM pictures illustrating a problem of a semiconductor device having a recess channel and a method of manufacturing the same according to the related art.

도 4 내지 도 14는 본 발명에 따른 리세스채널을 갖는 반도체소자 및 그 제조방법을 설명하기 위해 나타내 보인 도면들이다. 4 to 14 illustrate a semiconductor device having a recess channel and a method of manufacturing the same according to the present invention.

-도면의 주요부분에 대한 부호의 설명-Explanation of symbols on the main parts of the drawing

400 : 반도체 기판 405 : 활성영역400: semiconductor substrate 405: active region

410 : 패드산화막 420 : 질화막 패턴410: pad oxide film 420: nitride film pattern

425 : 소자분리용 트렌치 430 : 소자분리막425 device isolation trench 430 device isolation film

435 : 마스크막 패턴 440 : 리세스채널용 트렌치 435 mask pattern 440 trench for recess channel

본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 리세스 채널을 형성할 때 발생하는 혼 현상을 억제하여 반도체 소자의 리프레시 특성 및 전기적인 특성을 향상시키기 위한 리세스채널을 갖는 반도체소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a semiconductor device having a recess channel for suppressing mixing phenomenon generated when forming a recess channel to improve refresh characteristics and electrical characteristics of the semiconductor device. And to a method for producing the same.

최근, 디램(DRAM) 셀(Cell)이 고집적화 됨에 따라 트랜지스터의 크기가 작아지고 이로 인해 소스/드레인 간의 채널 길이가 짧아지고 있다. 채널 길이가 짧아지게 되면 트랜지스터의 단 채널(short channel) 효과를 심화시켜 문턱전압을 감소시킨다. 이에 따라, 종래에는 트랜지스터의 단 채널 효과로 인하여 문턱전압이 감소되는 것을 방지하기 위해 채널 도핑 농도를 증가시켜 원하는 크기의 문턱전압을 얻었다. Recently, as the DRAM cell is highly integrated, the size of the transistor is reduced, and thus, the channel length between the source and the drain is shortened. As the channel length becomes shorter, the short channel effect of the transistor is intensified to reduce the threshold voltage. Accordingly, in order to prevent the threshold voltage from being reduced due to the short channel effect of the transistor, the threshold voltage of a desired magnitude is obtained by increasing the channel doping concentration.

그러나 이러한 채널의 도핑 농도의 증가는 소스 접합부에서의 전계집중 현상을 유발하고, 누설전류를 증가시켜 디램 메모리 셀의 리프레시 특성을 악화시키는 문제가 있다. 따라서, 상기와 같은 문제점을 해결하기 위하여 최근에 연구되고 있는 것이 소자의 집적도를 감소시키지 않으면서 유효채널길이를 증가시켜 단 채널효과를 억제하는 리세스(recess) 채널이 형성된 반도체소자이다.However, such an increase in the doping concentration of the channel causes a field concentration phenomenon at the source junction and increases the leakage current, thereby degrading the refresh characteristics of the DRAM memory cell. Therefore, a recent study to solve the above problems is a semiconductor device in which a recess channel is formed which increases the effective channel length and suppresses a short channel effect without reducing the device density.

도 1은 종래기술에 따른 리세스채널을 갖는 반도체소자의 구조를 설명하기 위해 나타내보인 셈(SEM)사진이다.FIG. 1 is a SEM photograph illustrating a structure of a semiconductor device having a recess channel according to the related art.

리세스채널을 갖는 반도체소자는, 상호 이격되도록 배치되는 복수개의 활성영역들(107)과, 활성영역들(107) 사이에 배치되는 소자분리영역을 포함한다. 소자분리영역(105) 에는 트랜치 소자분리막(105)이 배치되고, 상기 활성영역(107) 및 트랜치 소자분리막(105)이 배치된 소자분리영역 내에는 활성영역과 소자분리영역을 라인형태로 연결하는 리세스채널용 트렌치(200)가 배치된다.The semiconductor device having the recess channel includes a plurality of active regions 107 disposed to be spaced apart from each other, and a device isolation region disposed between the active regions 107. A trench device isolation film 105 is disposed in the device isolation region 105, and an active region and a device isolation region are connected in a line shape in the device isolation region where the active region 107 and the trench device isolation film 105 are disposed. A recess 200 for a recess channel is disposed.

도 2는 상기한 바와 같은 구조를 갖는 리세스채널을 갖는 반도체소자의 제조방법을 설명하기 위해 나타내 보인 셈(SEM)사진이다.FIG. 2 is a SEM photograph illustrating a method of manufacturing a semiconductor device having a recess channel having the structure as described above.

도 2를 참조하면, 리세스채널을 갖는 반도체소자의 제조방법은, 반도체 기판(미도시)의 표면으로부터 소정의 깊이로 리세스채널용 트렌치(110)를 형성한 다음에 리세스채널용 트렌치(110) 상에 게이트스택(120)을 형성하고, 소스/드레인 불순물을 주입한다. 그러면 채널('A')이 형성된다. 리세스채널용 트렌치(100)는, 트렌치 소자분리막(105)에 의해 정의된 활성영역(107)의 일부와 활성영역(107)과 위 아래로 인접한 트렌치 소자분리막(105)의 일부를 노출시키는 라인(line) 타입(type)으로 마스크막 패턴(미도시)을 형성하고, 이를 식각마스크로 반도체 기판(100)을 식각하여 형성할 수 있다. Referring to FIG. 2, a method of manufacturing a semiconductor device having a recess channel includes forming a recess channel trench 110 at a predetermined depth from a surface of a semiconductor substrate (not shown), and then forming a recess channel trench ( The gate stack 120 is formed on the 110, and source / drain impurities are implanted. The channel 'A' is then formed. The trench channel trench 100 exposes a portion of the active region 107 defined by the trench isolation layer 105 and a portion of the trench isolation layer 105 adjacent to the active region 107 up and down. A mask layer pattern (not shown) may be formed in a line type, and the semiconductor substrate 100 may be etched using an etching mask.

이와 같이 형성된 종래기술에 따른 반도체소자의 리세스채널 형성 방법은, 평면(planner)채널을 갖는 반도체소자에 비해 채널의 길이(A)가 길어지게 된다. 채널의 길이(A)가 길어지면 셀 문턱전압이 상승하기 때문에 일정량의 셀 문턱전압까지 감소시키기 위해서 주입하는 불순물인 디플루오라이드(BF2)의 양을 상대적으로 감소시킬 수 있다. 이와 같이 셀 문턱전압 조절용 불순물인 BF2 의 양을 감소시키면 셀 영역의 소스/드레인 영역에 위치하는 공핍층의 폭이 증가하게 되고, 전계의 양이 감소되어 정션 누설전류와 GIDL(Gate Inducde Drain Leakage)를 감소시켜 평면채널을 갖는 반도체 소자에 비하여 2배 정도의 리프레시(refresh) 특성을 향상시킬 수 있다는 이점이 있다. In the method of forming a recess channel of the semiconductor device according to the related art, the length A of the channel is longer than that of the semiconductor device having the planar channel. Since the cell threshold voltage increases as the length A of the channel increases, the amount of difluoride (BF 2 ), which is an impurity to be injected, may be relatively reduced to reduce the cell threshold voltage. In this way, reducing the amount of BF 2, which is an impurity for controlling the cell threshold voltage, increases the width of the depletion layer located in the source / drain region of the cell region. ), The refresh characteristic can be improved by about twice as compared to the semiconductor device having the planar channel.

그러나, 리세스채널을 형성하기 위해 반도체 기판을 소정깊이로 식각할 때 할성영역(107)과 위 아래로 인접한 소자분리막(105)의 일부분 또한 동시에 식각되기 때문에 소자분리막(105)의 항복전압이 급격히 감소하게 된다. 또한, 리세스채널 영역인 소자분리막(105)과 인접한 활성영역과 소자분리막(105)의 경계부분에 혼(horn) 현상이 발생한다는 문제가 있다. However, when the semiconductor substrate is etched to a predetermined depth to form the recess channel, the breakdown voltage of the device isolation film 105 rapidly increases because the active region 107 and a portion of the device isolation film 105 adjacent to the top and bottom are also simultaneously etched. Will decrease. In addition, there is a problem that a horn phenomenon occurs at the boundary between the active region adjacent to the device isolation layer 105 which is the recess channel region and the device isolation layer 105.

도 3은 이와 같은 종래기술에 따른 반도체소자의 리세스채널 형성 방법의 문제점을 설명하기 위해 나타내 보인 셈(SEM)사진들이다. 도 3은 도 2의 X-X' 방향을 따라 절단한 모양을 나타낸 셈(SME)사진이다.FIG. 3 is SEM pictures illustrating a problem of the method for forming a recess channel of a semiconductor device according to the related art. FIG. 3 is an image (SME) showing a shape cut along the X-X 'direction of FIG. 2.

도 2 및 도 3을 참조하면, 리세스채널용 트렌치를 형성하기 위한 식각공정에서 도면에서 'B'로 나타낸 바와 같이 소자분리막(105)과 인접한 활성영역과 소자분리막(105)의 식각율 차이로 인하여 활성영역이 모두 식각되지 못하고 날카롭게 남게되는 혼(horn) 현상이 발생한다는 것을 확인할 수 있다. 혼(B)이 발생하면 게이트 전극에 전류가 지나갈 때 혼(B)이 발생한 부분에 전계가 집중되면서 셀 문턱전압이 심하게 저하된다. 또한 백 바이어스(back bias)에 대한 의존성을 급격히 증가시키게 되어 백 바이어스가 조금만 변해도 문턱전압이 급격히 변하게 된다.Referring to FIGS. 2 and 3, in the etching process for forming the trench for the recess channel, the etching rate difference between the active region adjacent to the device isolation layer 105 and the device isolation layer 105 is shown as 'B' in the drawing. Therefore, it can be seen that a horn phenomenon occurs in which all the active regions are not etched and remain sharp. When the horn B occurs, when the current passes through the gate electrode, the electric field is concentrated at the portion where the horn B occurs, and the cell threshold voltage is severely lowered. In addition, the dependence on the back bias is sharply increased so that even if the back bias changes only a little, the threshold voltage changes rapidly.

이러한 혼(B)의 발생은, 트렌치 소자분리막(105)을 형성하는 과정과도 관계가 있다. 즉 트렌치 소자분리막(105)을 형성하기 위해서는 반도체 기판(100) 위에 패드산화막(미도시) 및 소자분리용 트렌치 형성 영역을 정의하는 질화막 패턴(미도시)을 순차 형성하고, 질화막 패턴을 식각마스크로 패드산화막 및 반도체 기판을 순차 식각하여 소자분리용 트렌치를 형성한다. 다음에 소자분리용 트렌치 내부에 DEDED(Dep-Etch-Dep-Etch-Dep)공정을 수행하여 고밀도플라즈마(HDP; High Densit Plasma)산화막을 매립하게 되는데, 이 과정에서 셀 영역의 질화막 패턴 측벽이 제거되어 경사를 갖게 되는 클리핑(clipping)현상이 발생한다. 클리핑이 발생하면 질화막 패턴의 경사진 부분 까지 산화막이 형성된다.The generation of the horn B is also related to the process of forming the trench isolation layer 105. That is, in order to form the trench isolation layer 105, a nitride layer pattern (not shown) defining a pad oxide layer (not shown) and a trench formation region for device isolation are sequentially formed on the semiconductor substrate 100, and the nitride layer pattern is formed as an etching mask. The pad oxide film and the semiconductor substrate are sequentially etched to form trenches for device isolation. Next, DEDED (Dep-Etch-Dep-Etch-Dep) process is performed in the device isolation trench to fill the high density plasma (HDP) oxide film. In this process, the nitride pattern pattern sidewall of the cell region is removed. Clipping phenomenon occurs that becomes inclined. When clipping occurs, an oxide film is formed up to the inclined portion of the nitride film pattern.

이에 따라 후속공정인 리세스채널용 트렌치 형성 공정에서 식각되어야 할 활성영역의 일부분이 소자분리막인 산화막에 의해 가려지기 때문에 혼 현상이 더욱 심화된다. 이에 따라 소자분리막을 형성할 때 질화막 패턴에 클리핑 현상이 발생하지 않도록 공정상의 주의가 요구된다. 즉 매립 공정에서의 바이어스를 감소시켜야 하고, 식각공정에서의 식각시간도 감소시켜야 한다. 그러나 이와 같은 공정상의 조절은 갭필(Gap-fill)마진(Margin)의 감소를 유발시키기 때문에 공정상의 부담이 된다. As a result, in a subsequent trench forming process for the recess channel, a part of the active region to be etched is covered by the oxide film, which is an isolation layer, so that the mixing phenomenon is further intensified. Accordingly, in forming the device isolation layer, process attention is required so that clipping does not occur in the nitride layer pattern. That is, the bias in the landfill process should be reduced, and the etching time in the etching process should be reduced. However, such process control is a process burden because it causes a decrease in gap-fill margin.

본 발명이 이루고자 하는 기술적 과제는, 리세스채널을 형성할 때 발생하는 혼 현상을 억제하여 반도체 소자의 리프레시 특성 및 전기적인 특성을 향상시키기 위한 반도체소자의 리세스채널 형성 방법을 제공하는데 있다.An object of the present invention is to provide a method for forming a recess channel of a semiconductor device for suppressing a phenomena occurring when forming a recess channel to improve refresh characteristics and electrical characteristics of the semiconductor device.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 리세스채널을 갖는 반도체소자 및 그 제조방법은, 상호 이격되도록 배치되는 복수개의 활성영역들과, 상기 활성영역들 사이에 배치되는 소자분리영역을 포함하는 리세스게이트를 갖는 반 도체소자에 있어서, 상기 소자분리영역에 배치되는 트랜치 소자분리막; 상기 활성영역 내에 한정되되, 상기 활성영역에 접하는 트랜치 소자분리막의 측벽이 노출되도록 리세스된 제1 활성영역; 및 상기 활성영역 내에서 상기 리세스된 제1 활성영역 외의 영역인 제2 활성영역을 구비하는 것을 특징으로 한다.In order to achieve the above technical problem, a semiconductor device having a recess channel and a method of manufacturing the same according to the present invention include a plurality of active regions disposed to be spaced apart from each other, and a device isolation region disposed between the active regions. A semiconductor device having a recess gate, comprising: a trench device isolation film disposed in the device isolation region; A first active region defined within the active region and recessed to expose sidewalls of a trench isolation layer in contact with the active region; And a second active region in the active region, which is an area other than the recessed first active region.

상기 제1 활성영역의 리세스되는 부분은, 상기 제1 활성영역에 인접한 트랜치 소자분리막의 일부까지 연장되는 것을 특징으로 한다.The recessed portion of the first active region extends to a portion of the trench isolation layer adjacent to the first active region.

또 다른 목적을 달성하기 위한 리세스채널을 갖는 반도체소자 및 그 제조방법은, 반도체 기판 위에 패드산화막 및 질화막 패턴을 순차 형성하는 단계; 상기 질화막 패턴 및 패드산화막을 순차 식각하여 소자분리용 트렌치를 형성하는 단계; 상기 질화막 패턴의 측벽이 경사지도록 상기 소자분리용 트렌치 내부에 산화막을 매립하여 소자분리막을 형성하는 단계; 상기 소자분리막이 형성된 반도체 기판의 활성영역 및 활성영역과 인접한 소자분리막의 일부분 위에 리세스채널용 트렌치 형성영역을 개방하는 마스크막 패턴을 형성하는 단계; 상기 마스크막 패턴을 식각마스크로 상기 질화막 패턴의 경사진 측벽을 노출시키는 단계; 및 상기 노출된 질화막 패턴과 패드산화막 및 활성영역을 소정깊이로 식각하여 리세스채널용 트렌치를 형성하는 단계를 포함한다.A semiconductor device having a recess channel for achieving another object and a method of manufacturing the same include: sequentially forming a pad oxide film and a nitride film pattern on a semiconductor substrate; Forming a device isolation trench by sequentially etching the nitride pattern and the pad oxide layer; Forming an isolation layer by embedding an oxide layer in the isolation trench to incline the sidewall of the nitride layer pattern; Forming a mask layer pattern on the active region of the semiconductor substrate on which the device isolation layer is formed and on a portion of the device isolation layer adjacent to the active region; Exposing the inclined sidewalls of the nitride layer pattern using the mask layer pattern as an etch mask; And etching the exposed nitride layer pattern, the pad oxide layer, and the active region to a predetermined depth to form a trench for a recess channel.

상기 리세스채널용 트렌치를 형성하기 위한 식각은, 상기 질화막 패턴의 가장 두꺼운 부분을 식각타겟으로 하여 수행할 수 있다.The etching for forming the recess channel trench may be performed by using the thickest portion of the nitride layer pattern as an etching target.

상기 질화막 패턴의 경사진 측벽위에 있는 산화막은, 300:1의 비율로 혼합된 BOE용액을 식각액으로 사용하는 습식식각방법을 사용할 수 있다.As the oxide film on the inclined sidewall of the nitride film pattern, a wet etching method using a BOE solution mixed at a ratio of 300: 1 as an etching solution may be used.

이하 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 도면에서 여러층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 부호를 붙였다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.

도 4 내지 도 14는 본 발명에 따른 리세스채널을 갖는 반도체소자 및 그 제조방법을 설명하기 위해 나타내 보인 도면들이다. 도 4는 본 발명에 따른 리세스채널을 갖는 반도체소자 및 그 제조방법에서 트렌치 소자분리막을 형성하는 과정을 설명하기 위해 나타내 보인 평면도이다. 도 5 및 도 7은 도 4의 X-X'를 따라 절단한 것을 나타낸 것이며, 도 6 및 도 8은 도 4의 Y-Y'를 따라 절단한 것을 나타낸 것이다. 도 9는 본 발명에 따른 리세스채널을 갖는 반도체소자 및 그 제조방법에서 사용하는 감광막 패턴을 나타내보인 평면도이다. 도 10은 도 9의 X-X'를 따라 절단한 것을 나타낸 것이며, 도 11은 도 9의 Y-Y'를 따라 절단한 것을 나타낸 것이다. 도 12는 본 발명에 따른 리세스채널을 갖는 반도체소자 및 그 제조방법에 의해 형성된 리세스채널용는 트렌치를 나타내 보인 평면도이다. 도 13은 도 12의 X-X'를 따라 절단한 것을 나타낸 것이며, 도 14는 도 12의 Y-Y'를 따라 절단한 것을 나타낸 것이다. 4 to 14 illustrate a semiconductor device having a recess channel and a method of manufacturing the same according to the present invention. 4 is a plan view illustrating a process of forming a trench isolation layer in a semiconductor device having a recess channel and a method of manufacturing the same according to the present invention. 5 and 7 show the cut along the line X-X 'of Figure 4, Figures 6 and 8 shows the cut along the line Y-Y' of FIG. 9 is a plan view illustrating a semiconductor device having a recess channel and a photosensitive film pattern used in a method of manufacturing the same according to the present invention. FIG. 10 illustrates a cut along X-X 'of FIG. 9, and FIG. 11 illustrates a cut along Y-Y' of FIG. 12 is a plan view showing a trench for a recess channel formed by a semiconductor device having a recess channel and a method of manufacturing the same according to the present invention. FIG. 13 illustrates a cut along X-X 'of FIG. 12, and FIG. 14 illustrates a cut along Y-Y' of FIG.

먼저 도 12 내지 도 14를 참조하면, 본 발명에 따른 리세스채널을 갖는 반도체소자는, 상호 이격되도록 배치되는 복수개의 활성영역들(405)과 활성영역들(405) 사이에 배치되는 소자분리영역을 갖는다. 소자분리영역에는, 트렌치 소자분리막 (430)이 배치된다. 활성영역(405) 내에는, 활성영역(405)에 접근하는 트렌치 소자분리막(430)의 측벽이 노출되도록 리세스된 제1 활성영역(440) 및 활성영역 내에서 상기 리세스된 제1 활성영역(440) 외인 제2 활성영역을 구비한다. First, referring to FIGS. 12 to 14, a semiconductor device having a recess channel according to the present invention may include a plurality of active regions 405 and an isolation region disposed between the active regions 405. Has In the device isolation region, the trench device isolation film 430 is disposed. In the active region 405, the first active region 440 is recessed to expose sidewalls of the trench isolation layer 430 that approaches the active region 405, and the recessed first active region within the active region. 440 is provided with a second active region that is foreign.

제1 활성영역의 리세스된 부분은, 도 9에 나타낸 바와 같이 활성영역(405)의 일부와 활성영역(405)에 인접하는 트렌치 소자분리막(430)의 일부를 노출시키는 바(bar) 타입(type)의 개구부(436)를 갖는 마스크막 패턴(435)에 의해 형성된다. 이는 제1 활성영역(440), 즉 리세스채널용 트렌치에 인접한 트렌치 소자분리막(430)의 일부까지 연장된다.The recessed portion of the first active region may be a bar type exposing a portion of the active region 405 and a portion of the trench isolation layer 430 adjacent to the active region 405 as shown in FIG. 9. a mask film pattern 435 having an opening 436 of the " This extends to a portion of the trench isolation layer 430 adjacent to the first active region 440, that is, the recess channel trench.

상술한 바와 같이 본 발명에 따른 리세스채널을 갖는 반도체소자는, 트렌치 소자분리막(430)의 일부를 노출시키는 바(bar) 타입(type)의 개구부(436)를 갖는 마스크막 패턴을 이용하여 리세스게이트용 트렌치를 형성하기 때문에 소자분리영역이 불필하게 식각되는 것을 방지할 수 있다. 이에 따라 소자분리막의 항복전압(BV; Break Voltage)이 급격히 감소하는 것을 막을 수 있을 뿐만 아니라, 후속의 리세스게이트 형성공정에서 발생하는 혼을 감소시킬 수 있다. As described above, the semiconductor device having the recess channel according to the present invention may be formed by using a mask layer pattern having a bar type opening 436 exposing a part of the trench isolation layer 430. Since the trench for the access gate is formed, it is possible to prevent the device isolation region from being inadvertently etched. As a result, not only the breakdown voltage (BV) of the device isolation layer may be prevented from decreasing rapidly, but also the horn generated in the subsequent recess gate forming process may be reduced.

이하 상기한 바와 같은 구조를 갖는 리세스채널을 갖는 반도체소자의 제조방법에 대하여 보다 설명한다.Hereinafter, a method of manufacturing a semiconductor device having a recess channel having the above structure will be described.

먼저 도 4 내지 도 6을 참조하면, 반도체 기판(400) 위에 패드산화막(410) 및 소자분리용 트렌치 형성영역을 정의하는 질화막 패턴(420)을 순차 형성한다. 다음에 질화막 패턴(420)을 식각마스크로 패드산화막(410) 및 반도체 기판(100)을 순차 식각하여 소정의 깊이를 갖는 소자분리용 트렌치(425)를 형성한다. First, referring to FIGS. 4 to 6, the nitride layer pattern 420 defining the pad oxide layer 410 and the trench isolation region for device isolation is sequentially formed on the semiconductor substrate 400. Next, the pad oxide film 410 and the semiconductor substrate 100 are sequentially etched using the nitride film pattern 420 as an etch mask to form a device isolation trench 425 having a predetermined depth.

다음에 도 4와 도 7 및 도 8를 참조하면, 질화막 패턴의 측벽이 경사지도록 상기 소자분리용 트렌치(425) 내부에 산화막을 매립하여 소자분리막(430)을 형성한다. 소자분리막(430)을 형성하기 위해서는, 소자분리용 트렌치(425) 내부에 고밀도플라즈마(HDP; High Density Plasma)방법으로 산화막을 매립하고 식각하는 과정을 반복수행하는 DEDED(Deposition-Etch-Deposition-Etch-Deposition) 방법을 사용할 수 있다. 이때, DEDED공정 과정 중, 공정조건인 매립공정(Deposition)에서의 높은 바이어스(bias)와 식각공정(Etch)에서의 식각시간을 길게 하여 도 8에서 'B'로 표시한 바와 같이 질화막 패턴(420)의 측벽이 경사지도록 한다. 질화막 패턴의 경사진 측벽(B)은, 후속의 리세스채널용 트렌치를 형성하기 위한 식각공정에서의 식각률을 조절하는 역할을 하여 혼(horn) 이 발생하는 것을 어느정도 방지할 수 있다. 상기한 바와 같은 방법으로 만들어진 소자분리막(430)은, 도 4에 나타낸 바와 같이, 소자가 형성되는 활성영역(405)을 한정한다.Next, referring to FIGS. 4, 7, and 8, an oxide film is embedded in the device isolation trench 425 to form a device isolation layer 430 such that the sidewall of the nitride film pattern is inclined. In order to form the device isolation layer 430, DEDED (Deposition-Etch-Deposition-Etch) which repeatedly repeats a process of embedding and etching an oxide layer in a high-density plasma (HDP) method inside the device isolation trench 425. -Deposition) method can be used. At this time, during the DEDED process, the nitride layer pattern 420 as indicated by 'B' in FIG. 8 by increasing the high bias and the etching time in the etching process, which are process conditions, are disposed. ) Side walls are inclined. The inclined sidewall B of the nitride film pattern serves to adjust the etching rate in the etching process for forming the subsequent trench channel trenches, thereby preventing the occurrence of horn to some extent. As shown in FIG. 4, the device isolation film 430 formed by the method described above defines the active region 405 in which the device is formed.

다음에 도 9 내지 도 11를 참조하면, 소자분리막(430)에 의해 구분된 반도체 기판(400)의 활성영역(405) 위에 리세스채널용 트렌치 형성영역을 개방하는 마스크막 패턴(435)을 형성한다. 마스크막 패턴(435)은, 도 9에서 나타낸 바와 같이, 활성영역(405)의 일부와 활성영역(405)에 인접하는 소자분리막(430)의 일부를 노출시키는 바(bar) 타입(type)의 개구부(436)를 갖도록, 즉 기존의 활성영역과 소자분리막을 라인형태로 노출시키는 경우와는 다르게 형성한다. 마스크막 패턴(435)은, 감광막을 사용하여 형성할 수 있다. Next, referring to FIGS. 9 through 11, a mask layer pattern 435 is formed on the active region 405 of the semiconductor substrate 400 separated by the device isolation layer 430 to open the trench formation region for the recess channel. do. As shown in FIG. 9, the mask layer pattern 435 may be formed as a bar type to expose a portion of the active region 405 and a portion of the isolation layer 430 adjacent to the active region 405. The opening 436 is formed differently from the case where the existing active region and the device isolation layer are exposed in a line form. The mask film pattern 435 can be formed using a photosensitive film.

다음에 마스크막 패턴(435)을 식각마스크로 질화막 패턴(420)의 경사진 측벽 위에 배치되면서 상기 마스크막 패턴(435)에 의해 노출되는 소자분리막(430)을 제거한다. 그러면 질화막 패턴(420)의 경사진 측벽이 노출된다. 상기 소자분리막(430)의 노출부분을 제거하는 방법에는 제한이 없으나 본 발명에서는 300:1의 비율로 혼합된 BOE(Bufferde oxide etchant)용액을 식각액으로 사용하는 습식식각(Wet Etch) 방법을 사용하여 소자분리막(430)의 노출부분을 제거할 수 있다.Next, the device isolation layer 430 exposed by the mask layer pattern 435 is removed while the mask layer pattern 435 is disposed on the inclined sidewall of the nitride layer pattern 420 as an etching mask. Then, the inclined sidewall of the nitride film pattern 420 is exposed. There is no limitation on a method of removing the exposed portion of the device isolation layer 430, but in the present invention, a wet etching method using a mixed buffered oxide etchant (BOE) solution at an ratio of 300: 1 is used as an etchant. An exposed portion of the device isolation layer 430 may be removed.

다음에 도 12 내지 도 14를 참조하면, 마스크막 패턴(435)을 식각마스크로 질화막 패턴(420)과 패드산화막(410) 및 반도체 기판(100)을 순차 식각하여 리세스채널용 트렌치(440)를 형성한다. 리세스채널용 트렌치(440)는, 플라즈마를 사용한 식각공정을 수행하여 형성할 수 있으며, 이때 질화막 패턴(420)의 가장 두꺼운 부분을 식각타겟(etch target)으로 하여 식각공정을 수행한다. 그러면, 질화막 패턴의 두꺼운 부분에 비해 경사진 부분이 더 많이 식각되어 제거되기 때문에 도면에서 'C'로 나타낸 바와 같이 소자분리막과 인접한 부부분의 리세스채널용 트렌치의 양 끝 부분이 라운드(round)지도록 할 수 있다. 이에 따라 혼(horn) 현상이 발생하는 것을 억제할 수 있을 뿐만 아니라 라운드된 양 끝부분으로 전기장(electric field)이 적게 걸리기 때문에 셀(cell) 문턱전압이 감소하지 않아서 소자의 전기적인 특성을 향상시킬 수 있다. 12 to 14, the nitride layer pattern 420, the pad oxide layer 410, and the semiconductor substrate 100 are sequentially etched using the mask layer pattern 435 as an etch mask, and the recess channel trench 440 is sequentially etched. To form. The recess channel trench 440 may be formed by performing an etching process using plasma, and at this time, an etching process is performed using the thickest portion of the nitride layer pattern 420 as an etch target. Then, since the inclined portion is etched away more than the thick portion of the nitride film pattern, both ends of the recess channel trench adjacent to the device isolation film are rounded, as indicated by 'C' in the figure. Can be lost. This not only suppresses the occurrence of horns but also reduces the electric field of the rounded ends so that the cell threshold voltage is not reduced, thereby improving the electrical characteristics of the device. Can be.

또한 종래의 활성영역과 소자분리막을 라인형태로 노출시키던 경우와는 다르게 바 타입으로 리세스채널이 형성될 영역을 노출시킴에 따라 소자분리막이 거의 식각되지 않기 때문에 소자분리막의 단차가 낮아져 항복전압이 급격히 감소하는 문제를 방지할 수 있다.In addition, unlike the case of exposing the active region and the device isolation layer in a line form, the device isolation layer is hardly etched by exposing the region where the recess channel is to be formed in the bar type, and thus the step voltage of the device isolation layer is lowered, resulting in breakdown voltage. The problem of a sharp decrease can be prevented.

상기한 바와 같이 본 발명에 따른 리세스채널을 갖는 반도체소자 및 그 제조방법을 적용하게 되면, 질화막 패턴의 측벽에 형성된 경사진 부분 중 가장 높은 부분을 식각타겟으로 하여 리세스채널용 트렌치를 형성하는 식각공정을 수행하기 때문에 소자분리막과 인접한 리세스채널용 트렌치의 바닥면을 라운드 지게 형성할 수 있다. 그결과 혼 현상이 발생하는 것을 막을 수 있어서 소자의 전기적인 특성을 향상시킬 수 있다.As described above, when the semiconductor device having the recess channel and the manufacturing method thereof according to the present invention are applied, the trench channel trench is formed by using the highest portion of the inclined portion formed on the sidewall of the nitride film pattern as an etching target. Since the etching process is performed, the bottom surface of the recess channel trench adjacent to the isolation layer may be rounded. As a result, it is possible to prevent the phenomena from occurring, thereby improving the electrical characteristics of the device.

또한 리세스채널용 트렌치를 형성하기 위해 바 타입으로 활성영역 및 소자분리막의 일부분을 노출시키기 때문에 불필요하게 소자분리막이 제거되어 소자분리막의 항복전압이 감소하는 것을 막을 수 있다.In addition, since the active region and a portion of the device isolation layer are exposed in the bar type to form the trench for the recess channel, the device isolation layer may be unnecessarily removed to prevent the breakdown voltage of the device isolation layer from decreasing.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리보호범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량형태 또한 본 발명의 권리보호 범위에 속하는 것이다.Although the preferred embodiment of the present invention has been described in detail above, the scope of protection of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention defined in the following claims are also provided. It belongs to the scope of protection of the invention.

Claims (5)

상호 이격되도록 배치되는 복수개의 활성영역들과, 상기 활성영역들 사이에 배치되는 소자분리영역을 포함하는 리세스게이트를 갖는 반도체소자에 있어서,A semiconductor device having a plurality of active regions disposed to be spaced apart from each other, and a recess gate including a device isolation region disposed between the active regions. 상기 소자분리영역에 배치되는 트랜치 소자분리막;A trench device isolation layer disposed in the device isolation region; 상기 활성영역 내에 한정되되, 상기 활성영역에 접하는 트랜치 소자분리막의 측벽이 노출되도록 리세스된 제1 활성영역; 및A first active region defined within the active region and recessed to expose sidewalls of a trench isolation layer in contact with the active region; And 상기 활성영역 내에서 상기 리세스된 제1 활성영역 외의 영역인 제2 활성영역을 구비하는 것을 특징으로 하는 리세스게이트를 갖는 반도체소자.And a second active region in the active region, the second active region being an area other than the recessed first active region. 제1항에 있어서,The method of claim 1, 상기 제1 활성영역의 리세스되는 부분은, 상기 제1 활성영역에 인접한 트랜치 소자분리막의 일부까지 연장되는 것을 특징으로 하는 리세스게이트를 갖는 반도체소자.The recessed portion of the first active region extends to a portion of the trench isolation layer adjacent to the first active region. 반도체 기판 위에 패드산화막 및 질화막 패턴을 순차 형성하는 단계;Sequentially forming a pad oxide film and a nitride film pattern on the semiconductor substrate; 상기 질화막 패턴 및 패드산화막을 순차 식각하여 소자분리용 트렌치를 형성하는 단계;Forming a device isolation trench by sequentially etching the nitride pattern and the pad oxide layer; 상기 질화막 패턴의 측벽이 경사지도록 상기 소자분리용 트렌치 내부에 산화막을 매립하여 소자분리막을 형성하는 단계;Forming an isolation layer by embedding an oxide layer in the isolation trench to incline the sidewall of the nitride layer pattern; 상기 소자분리막이 형성된 반도체 기판의 활성영역 및 활성영역과 인접한 소자분리막의 일부분 위에 리세스채널용 트렌치 형성영역을 개방하는 마스크막 패턴을 형성하는 단계;Forming a mask layer pattern on the active region of the semiconductor substrate on which the device isolation layer is formed and on a portion of the device isolation layer adjacent to the active region; 상기 마스크막 패턴을 식각마스크로 상기 질화막 패턴의 경사진 측벽을 노출시키는 단계; 및 Exposing the inclined sidewalls of the nitride layer pattern using the mask layer pattern as an etch mask; And 상기 노출된 질화막 패턴과 패드산화막 및 활성영역을 소정깊이로 식각하여 리세스채널용 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 리세스채널을 갖는 반도체소자의 제조방법.And etching the exposed nitride film pattern, the pad oxide film, and the active region to a predetermined depth to form a trench for a recess channel. 제3항에 있어서,The method of claim 3, 상기 리세스채널용 트렌치를 형성하기 위한 식각은, 상기 질화막 패턴의 가장 두꺼운 부분을 식각타겟으로 하여 수행하는 것을 특징으로 하는 리세스채널을 갖는 반도체소자의 제조방법.And etching the trench for forming the recess channel trench using the thickest portion of the nitride layer pattern as an etching target. 제3항에 있어서,The method of claim 3, 상기 질화막 패턴의 경사진 측벽위에 있는 산화막은, 300:1의 비율로 혼합된 BOE용액을 식각액으로 사용하는 습식식각방법을 사용하는 것을 특징으로 하는 리세스채널을 갖는 반도체소자의 제조방법.And an oxide film on the inclined sidewall of the nitride film pattern using a wet etching method using a BOE solution mixed at a ratio of 300: 1 as an etching solution.
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