KR20060132105A - Fuse box of semiconductor memory device and manufactoring method thereof - Google Patents

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Abstract

A fuse box of a semiconductor memory device and a method for forming the same are provided to prevent cutting of adjacent fuse lines and repair fail by forming a barrier layer on an upper or a lower portion of fuse lines. A fuse box of a semiconductor memory device includes a plurality of fuse lines(110) formed on a fuse box region of a substrate, an interlayer dielectric(120) formed on the fuse line, and a plurality of barrier layer(130). The barrier layers are alternately and overlapped formed at one side and the other side of the fuse lines. At this time, the barrier layer has a relatively wide width compared to fuse line.

Description

반도체 메모리 장치의 퓨즈박스 및 그 제조 방법{Fuse box of semiconductor memory device and manufactoring method thereof}Fuse box of semiconductor memory device and manufacturing method thereof

도 1a 및 도 1b는 종래의 퓨즈박스의 문제점을 설명하기 위한 도면.1A and 1B are views for explaining a problem of a conventional fuse box.

도 2는 본 발명의 실시예에 따른 퓨즈박스의 평면도.2 is a plan view of a fuse box according to an embodiment of the present invention;

도 3a 및 도 3b는 도 2의 퓨즈박스의 퓨즈 컷팅을 설명하기 위한 도면.3A and 3B are views for explaining fuse cutting of the fuse box of FIG. 2.

도 4a 내지 도 4g는 본 발명의 실시예에 따른 퓨즈 박스의 공정단면도.Figures 4a to 4g is a process cross-sectional view of the fuse box according to an embodiment of the present invention.

본 발명은 반도체 메모리 장치의 퓨즈박스 및 그 제조방법에 관한 것으로서, 보다 상세하게는 퓨즈라인들의 상부 또는 하부에 장벽층을 각각 형성하여 레이저 컷팅시에 해당하는 퓨즈라인과 인접한 퓨즈라인의 컷팅을 방지함으로써 리페어 페일을 방지하고 칩 면적소모도 최소화하는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a fuse box of a semiconductor memory device and a method of manufacturing the same. More particularly, a barrier layer is formed above or below the fuse lines to prevent cutting of the fuse line adjacent to the fuse line corresponding to the laser cutting. This prevents repair failure and minimizes chip area consumption.

일반적으로, 반도체 메모리 장치를 구성하고 있는 수 많은 미세 셀 중에서 어느 한 개라도 결함이 발생하게 되면 그 반도체 메모리 장치는 제 기능을 수행할 수 없게 되므로 불량 셀을 다른 정상의 메모리 셀로 대체하는 리페어를 수행하여야 한다.In general, if any one of a large number of fine cells constituting the semiconductor memory device fails, the semiconductor memory device cannot perform its function, and thus, a repair is performed to replace the defective cell with another normal memory cell. shall.

이와같이, 반도체 메모리 장치는 리페어를 수행하기 위해 불량 셀 여부를 판단하기 위한 퓨즈박스를 구비한다. 퓨즈박스는 복수개의 퓨즈를 구비하고 그 연결상태에 따라 불량셀의 어드레스 정보를 저장한 후, 외부 어드레스가 입력되면 반도체 메모리 장치는 외부 어드레스와 퓨즈박스의 불량셀의 어드레스 정보를 비교하여 일치하면 외부 어드레스에 해당하는 셀을 불량셀로 판단하고 다른 정상셀로 대체하도록 한다.As such, the semiconductor memory device includes a fuse box for determining whether a defective cell is required to perform a repair. The fuse box includes a plurality of fuses and stores the address information of the defective cell according to the connection state, and when an external address is input, the semiconductor memory device compares the external address with the address information of the defective cell of the fuse box and matches the external value. The cell corresponding to the address is determined to be a bad cell and replaced with another normal cell.

도 1a 및 도 1b는 종래의 퓨즈박스의 문제점을 설명하기 위한 도면이다.1A and 1B are diagrams for describing a problem of a conventional fuse box.

도 1a는 종래의 퓨즈박스의 평면도이고, 도 1b는 도 1a의 퓨즈박스의 A-A'의 단면도이다.1A is a plan view of a conventional fuse box, and FIG. 1B is a cross-sectional view taken along line AA ′ of the fuse box of FIG. 1A.

도 1a에 도시한 바와 같이, 종래의 퓨즈박스는 복수개의 퓨즈라인(11)과 복수개의 층간절연막(12)이 교번적으로 구비되고, 불량셀의 어드레스 정보를 저장하기 위해 해당하는 퓨즈라인을 레이저로 컷팅한다. 이와같은 구조의 종래의 퓨즈박스는 복수개의 퓨즈라인들이 칩 면적을 고려하여 소정 크기의 층간절연막(12)에 의해서만 구분될 뿐 촘촘히 배열되어 있어, 원하는 퓨즈라인을 컷팅하기 위해 방사된 레이저에 의해 원하는 퓨즈라인 뿐만 아니라 인접한 퓨즈라인까지 컷팅되는 경우가 많이 발생한다.As shown in FIG. 1A, a conventional fuse box includes a plurality of fuse lines 11 and a plurality of interlayer insulating layers 12 alternately, and lasers a corresponding fuse line to store address information of a defective cell. Cut with. In the conventional fuse box having such a structure, a plurality of fuse lines are arranged only closely by the interlayer insulating film 12 having a predetermined size in consideration of the chip area, and thus are desired by the laser emitted to cut the desired fuse line. Not only fuse lines but also adjacent fuse lines are often cut.

블럭(10)은 정상적으로 컷팅되는 경우로서, 레이저(13)에 의해 원하는 하나의 퓨즈라인(11)만 정상적으로 컷팅되는 예를 도시하고 있다. 이에 반하여, 블럭(20)은 레이저(13)에 의해 인접한 퓨즈라인(11)까지 컷팅되는 예를 도시하고 있다.The block 10 is a case where the cut is normally, and only one desired fuse line 11 is cut by the laser 13. In contrast, the block 20 shows an example of cutting to the adjacent fuse line 11 by the laser 13.

이와같이, 종래에는 컷팅해야 하는 퓨즈라인(11) 뿐만 아니라 그 퓨즈라인 (11)과 인접한 퓨즈라인(11)까지 컷팅되어 리페어 페일을 발생시킬 우려가 있으나, 이를 방지하기 위해 퓨즈라인(11)과 인접한 퓨즈라인(11)과의 간격을 증가시키는 경우 칩 사이즈가 증가되는 문제점이 있다.As such, in the related art, not only the fuse line 11 that needs to be cut but also the fuse line 11 adjacent to the fuse line 11 may be cut to generate a repair fail. If the distance from the fuse line 11 is increased, the chip size may be increased.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 복수개의 퓨즈라인의 상부 또는 하부에 일정 크기의 장벽층을 형성하여 레이저에 의한 인접한 퓨즈라인의 컷팅을 방지함으로써 칩의 면적 증가없이 리페어 페일을 방지하는데 있다.An object of the present invention for solving the above problems, by forming a barrier layer of a predetermined size on the upper or lower portion of the plurality of fuse lines to prevent the cutting of adjacent fuse lines by the laser to repair the repair fail without increasing the area of the chip To prevent it.

상기 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 퓨즈박스는, 반도체 기판상의 퓨즈 박스 영역에 구비되는 다수의 퓨즈라인과, 상기 퓨즈라인 상측에 구비되는 층간절연막과, 상기 층간절연막의 상측에 상기 다수의 퓨즈라인 일측 및 타측단부에 교번으로 각각 중첩되어 구비되는 다수의 장벽층을 포함하는 것을 특징으로 한다.The fuse box of the semiconductor memory device of the present invention for achieving the above object is a plurality of fuse lines provided in the fuse box region on the semiconductor substrate, the interlayer insulating film provided on the upper side of the fuse line, and the upper side of the interlayer insulating film. It characterized in that it comprises a plurality of barrier layers which are alternately provided respectively alternately on one side and the other end of the plurality of fuse lines.

또한, 본 발명의 퓨즈박스의 제조방법은, 반도체 기판 상부에 다수의 퓨즈라인을 소정 거리 이격시켜 배열하는 제 1 공정과, 전면에 층간절연막을 형성하는 제 2 공정과, 상기 층간절연막의 상부에 상기 퓨즈라인의 폭보다 큰 폭을 갖는 복수개의 장벽층을 형성하는 제 3 공정과, 전면에 보호층을 형성하고 상기 보호층과 소정 두께의 층간절연막을 식각하여 상기 퓨즈라인을 오픈시키는 제 4 공정을 포함함을 특징으로 한다.In addition, a method of manufacturing a fuse box according to the present invention includes a first step of arranging a plurality of fuse lines on a semiconductor substrate spaced apart by a predetermined distance, a second step of forming an interlayer insulating film on the front surface, and a top of the interlayer insulating film. A third process of forming a plurality of barrier layers having a width greater than the width of the fuse line, and a fourth process of forming a protective layer on an entire surface and etching the protective layer and an interlayer insulating layer having a predetermined thickness to open the fuse line. Characterized in that it comprises a.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 퓨즈박스의 평면도이다.2 is a plan view of a fuse box according to an exemplary embodiment of the present invention.

본 발명의 실시예에 따른 퓨즈박스는 복수개의 퓨즈라인(110)과 복수개의 층간절연막(120)이 교번으로 구비되고, 복수개의 퓨즈라인(110)들의 상부 또는 하부에 퓨즈라인(110)보다 큰 폭을 갖는 장벽층(130)이 형성된다. 이때, 장벽층(130)은 퓨즈라인(110)과 동일한 물질로 형성하는 것이 바람직하다. In the fuse box according to the exemplary embodiment of the present invention, a plurality of fuse lines 110 and a plurality of interlayer insulating layers 120 are alternately provided, and the fuse box 110 is larger than the fuse line 110 above or below the plurality of fuse lines 110. A barrier layer 130 having a width is formed. In this case, the barrier layer 130 is preferably formed of the same material as the fuse line 110.

예를들면, 첫번째 퓨즈라인(110)의 하부에 장벽층(130)이 형성되면 층간절연막(120)을 사이에 둔 두번째 퓨즈라인(110)의 상부에 장벽층(130)이 형성되고, 세번째 퓨즈라인(110)의 하부에 장벽층(130)이 형성되도록 함으로써, 퓨즈라인들(110)이 인접하지 않도록 한다.For example, when the barrier layer 130 is formed under the first fuse line 110, the barrier layer 130 is formed on the second fuse line 110 with the interlayer insulating layer 120 interposed therebetween, and the third fuse. By forming the barrier layer 130 below the line 110, the fuse lines 110 may not be adjacent to each other.

도 3a 및 도 3b는 도 2의 퓨즈박스의 퓨즈라인을 컷팅하는 예를 설명하기 위한 도면이다. 3A and 3B are views for explaining an example of cutting the fuse line of the fuse box of FIG.

도 3a는 도 2의 퓨즈박스의 퓨즈라인(110)을 컷팅하는 예를 도시한 평면도이고, 도 3b는 도 3a의 퓨즈박스의 B-B'의 단면도이다. 3A is a plan view illustrating an example of cutting the fuse line 110 of the fuse box of FIG. 2, and FIG. 3B is a cross-sectional view of BB ′ of the fuse box of FIG. 3A.

도 3a 및 도 3b에 도시한 바와 같이, 복수개의 퓨즈라인(110)의 상부 및 하부에 소정 두께의 장벽층(130)이 번갈아가며 구비되어 하나의 퓨즈라인(110)에 레이저(180)를 분사하더라도 장벽층(130)에 의해 인접한 퓨즈라인(110)을 보호할 수 있다.As shown in FIGS. 3A and 3B, barrier layers 130 having a predetermined thickness are alternately disposed on upper and lower portions of the plurality of fuse lines 110 to spray the laser 180 to one fuse line 110. Even if it is possible to protect the adjacent fuse line 110 by the barrier layer 130.

도 4a 내지 도 4f는 본 발명의 실시예에 따른 퓨즈 박스의 공정단면도이다.4A to 4F are cross-sectional views of a fuse box according to an exemplary embodiment of the present invention.

도 4a를 참조하면, 반도체 기판(100) 상부에 퓨즈라인을 형성하기 위한 폴리 물질(101)을 전면증착한다. 여기서, 퓨즈라인을 폴리물질(101)로 증착하는 예를 도시하고 있으나, 퓨즈라인은 금속물질 등으로 증착할 수도 있다. Referring to FIG. 4A, a poly material 101 is formed on the entire surface of the semiconductor substrate 100 to form a fuse line. Here, although an example of depositing the fuse line with the poly material 101 is illustrated, the fuse line may be deposited with a metal material or the like.

도 4b를 참조하면, 금속물질(101)의 상부에 소정크기의 포트 레지스트 패턴(미도시)을 형성한 후, 식각공정을 통해 복수개의 퓨즈라인(110)을 형성한다. 이때, 복수개의 퓨즈라인(110)들은 소정의 이격거리를 두고 배열된다.Referring to FIG. 4B, after forming a port resist pattern (not shown) of a predetermined size on the metal material 101, a plurality of fuse lines 110 are formed through an etching process. In this case, the plurality of fuse lines 110 are arranged at a predetermined distance.

도 4c를 참조하면, 복수개의 퓨즈라인(110)들의 상부 전면과 노출된 기판 전면에 소정 두께의 층간절연막(120)을 증착한다. 여기서, 층간절연막(120)은 산화막(PECVD oxide), 다결정 실리콘층(Phosphor Silicate Glass; PSG)등의 물질을 이용하여 증착되며, 화학기상증착(CVD) 방식, 플라즈마 화학 기상증착(PECVD) 방식 등으로 증착된다. 이때, 화학기상증착(CVD) 방식은 기체 상태의 화합물을 분해한 후, 화학적 반응에 의해 반도체 기판위에 박막을 형성하는 기술이고, 플라즈마 화학 기상증착(PECVD) 방식은 화학기상증착법에 플라즈마의 불평형 특성을 이용하는 기술이다.Referring to FIG. 4C, an interlayer insulating layer 120 having a predetermined thickness is deposited on the entire upper surface of the plurality of fuse lines 110 and the entire exposed substrate. Here, the interlayer insulating layer 120 is deposited using a material such as a PECVD oxide, a polycrystalline silicon layer (PSG), chemical vapor deposition (CVD), plasma chemical vapor deposition (PECVD), etc. Is deposited. In this case, chemical vapor deposition (CVD) is a technique of forming a thin film on a semiconductor substrate by chemical reaction after decomposing a gaseous compound, and plasma chemical vapor deposition (PECVD) is an unbalanced characteristic of plasma in chemical vapor deposition It is a technique using.

도 4d를 참조하면, 상기 소정 두께의 층간절연막(120)의 상부 전면에 장벽층(130)을 형성하기 위한 장벽물질(102)을 증착한다. 이때, 장벽물질(120)은 퓨즈라인(110)과 동일한 폴리물질 또는 금속물질로 증착하는 것이 바람직하다.Referring to FIG. 4D, a barrier material 102 for forming the barrier layer 130 is deposited on the entire upper surface of the interlayer insulating layer 120 having a predetermined thickness. In this case, the barrier material 120 is preferably deposited with the same poly or metal material as the fuse line 110.

도 4e를 참조하면, 장벽물질(102)의 상부에 소정 크기의 포토 레지스트 패턴(미도시)을 형성한 후, 식각공정을 통해 복수개의 장벽층(130)을 형성한다. 이때, 복수개의 장벽층(130)은 퓨즈라인(110)의 폭보다 큰 폭을 갖도록 형성하고, 일정 이격거리를 유지한채 배열되며 복수개의 퓨즈라인(110)과 나란히 배치되어 각 퓨즈 라인(110)을 충분히 감쌀 수 있는 크기를 갖는다. Referring to FIG. 4E, after forming a photoresist pattern having a predetermined size (not shown) on the barrier material 102, a plurality of barrier layers 130 are formed through an etching process. At this time, the plurality of barrier layers 130 are formed to have a width larger than the width of the fuse line 110, are arranged while maintaining a predetermined distance and are arranged in parallel with the plurality of fuse lines 110, each fuse line 110 It has a size enough to wrap it.

도 4f를 참조하면, 장벽층(130)의 상부와 노출된 층간절연막(120)의 전면에 보호층(150)을 전면 증착하고, 보호층(150)의 상부 일측에 퓨즈라인(110)의 오픈을 위한 포토 레지스트 패턴(160)을 형성한다.Referring to FIG. 4F, the protective layer 150 is entirely deposited on the upper portion of the barrier layer 130 and the exposed interlayer insulating layer 120, and the fuse line 110 is opened on one side of the protective layer 150. A photoresist pattern 160 is formed for the purpose.

도 4g를 참조하면, 식각공정을 통해 복수개의 장벽층(130)간의 간격과 동일한 폭을 갖는 트랜치형태(170)로 보호층(150) 및 소정 두께의 층간절연막(120)을 식각한다. 이때, 식각공정은 장벽층(130)과의 식각선택비 차이를 이용한 사진식각공정으로 실시하고, 보호층(150)과 층간절연막(120)은 옥사이드(oxide) 계열의 물질로서 식각공정 시에 같이 제거되고 금속 또는 폴리물질인 장벽층(130)만 남게 된다. 또한, 식각 공정 시에 퓨즈라인(110)이 노출되지 않도록 소정 두께의 층간절연막(120)이 남도록 하는 것이 바람직하다. Referring to FIG. 4G, the protective layer 150 and the interlayer insulating layer 120 having a predetermined thickness are etched in a trench form 170 having the same width as the gap between the plurality of barrier layers 130 through an etching process. At this time, the etching process is performed by the photolithography process using the difference in the etching selectivity with the barrier layer 130, the protective layer 150 and the interlayer insulating film 120 is an oxide-based material as in the etching process Only the barrier layer 130, which is removed and is a metal or polymaterial, remains. In addition, it is preferable to leave the interlayer insulating layer 120 having a predetermined thickness so that the fuse line 110 is not exposed during the etching process.

이와같이, 본 발명은 복수개의 퓨즈라인(110)들의 상부 및 하부에 교번으로 장벽층(130)을 형성하여 장벽층(130)이 서로 이웃하지 않도록 함으로써, 해당하는 퓨즈라인(110)을 레이저로 컷팅시에 인접한 퓨즈라인(110)이 컷팅되지 않도록 한다.As such, the present invention forms the barrier layer 130 alternately on the upper and lower portions of the plurality of fuse lines 110 so that the barrier layers 130 do not neighbor each other, thereby cutting the corresponding fuse line 110 with a laser. When the adjacent fuse line 110 is not cut.

이상에서 살펴본 바와 같이, 본 발명은 레이저에 의한 퓨즈라인 컷팅시에 칩 면적증가 없이 해당하는 퓨즈라인에 인접한 퓨즈라인을 보호함으로써 리페어 페일을 방지할 수 있어 칩 수율을 향상시키는 효과가 있다.As described above, the present invention can prevent the repair failure by protecting the fuse line adjacent to the corresponding fuse line without increasing the chip area when cutting the fuse line by the laser, thereby improving the chip yield.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.In addition, the preferred embodiment of the present invention is for the purpose of illustration, various modifications, changes, substitutions and additions will be possible to those skilled in the art through the spirit and scope of the appended claims, such modifications and modifications are as follows It should be regarded as belonging to the claims.

Claims (9)

반도체 기판상의 퓨즈 박스 영역에 구비되는 다수의 퓨즈라인;A plurality of fuse lines provided in the fuse box area on the semiconductor substrate; 상기 퓨즈라인 상측에 구비되는 층간절연막; 및An interlayer insulating film provided above the fuse line; And 상기 층간절연막의 상측에 상기 다수의 퓨즈라인 일측 및 타측단부에 교번으로 각각 중첩되어 구비되는 다수의 장벽층을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 퓨즈박스.And a plurality of barrier layers that are alternately overlapped with one side of the plurality of fuse lines and the other end of the plurality of fuse lines, respectively, on the upper side of the interlayer insulating layer. 제 1항에 있어서, 상기 장벽층은,The method of claim 1, wherein the barrier layer, 상기 퓨즈라인의 폭보다 큰 폭으로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 퓨즈박스.A fuse box of a semiconductor memory device, characterized in that formed in a width larger than the width of the fuse line. 제 1항에 있어서, 상기 장벽층은 금속물질 또는 폴리물질 중 하나로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 퓨즈박스.The fuse box of claim 1, wherein the barrier layer is formed of one of a metal material and a poly material. 제 1항에 있어서, 상기 층간절연막은 옥사이드 계열 물질로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 퓨즈박스. The fuse box of claim 1, wherein the interlayer insulating layer is formed of an oxide-based material. 반도체 기판 상부에 다수의 퓨즈라인을 소정 거리 이격시켜 배열하는 제 1 공정:A first process of arranging a plurality of fuse lines spaced apart a predetermined distance on the semiconductor substrate: 전면에 층간절연막을 형성하는 제 2 공정;A second step of forming an interlayer insulating film on the entire surface; 상기 층간절연막의 상부에 상기 퓨즈라인의 폭보다 큰 폭을 갖는 복수개의 장벽층을 형성하는 제 3 공정; 및A third step of forming a plurality of barrier layers having a width greater than a width of the fuse line on the interlayer insulating film; And 전면에 보호층을 형성하고 상기 보호층과 소정 두께의 층간절연막을 식각하여 상기 퓨즈라인을 오픈시키는 제 4 공정을 포함함을 특징으로 하는 퓨즈박스 제조방법.And forming a protective layer on the entire surface and etching the protective layer and an interlayer insulating layer having a predetermined thickness to open the fuse line. 제 5항에 있어서, 상기 제 3 공정의 상기 장벽층은 금속물질 또는 폴리물질 중 하나로 형성하는 것을 특징으로 하는 퓨즈박스 제조방법.The method of claim 5, wherein the barrier layer of the third process is formed of one of a metal material and a poly material. 제 5항에 있어서, 상기 제 3 공정의 상기 장벽층은 상기 퓨즈라인의 일측 및 타측 단부에 교번으로 중첩되어 구비되는 것을 특징으로 하는 퓨즈박스 제조방법.The method of claim 5, wherein the barrier layer of the third process is alternately overlapped with one side and the other end of the fuse line. 제 5항에 있어서, 상기 제 4 공정의 상기 보호층과 상기 층간절연막은 옥사이드 계열 물질로 형성하는 것을 특징으로 하는 퓨즈박스 제조방법. The method of claim 5, wherein the protective layer and the interlayer insulating layer of the fourth process are formed of an oxide-based material. 제 5항에 있어서, 상기 제 4 공정의 퓨즈라인을 오픈시키는 공정은 상기 장벽층과의 식각선택비 차이를 이용한 사진식각공정으로 실시하는 것을 특징으로 하는 퓨즈박스 제조방법. The method of claim 5, wherein the opening of the fuse line of the fourth process is performed by a photolithography process using a difference in etching selectivity from the barrier layer.
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* Cited by examiner, † Cited by third party
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KR100967020B1 (en) * 2008-01-15 2010-06-30 주식회사 하이닉스반도체 Semiconductor Device and The Method for Manufacturing The Same

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