KR20060131385A - 전자방출소자 및 그 제조방법 - Google Patents

전자방출소자 및 그 제조방법 Download PDF

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KR20060131385A
KR20060131385A KR1020050051795A KR20050051795A KR20060131385A KR 20060131385 A KR20060131385 A KR 20060131385A KR 1020050051795 A KR1020050051795 A KR 1020050051795A KR 20050051795 A KR20050051795 A KR 20050051795A KR 20060131385 A KR20060131385 A KR 20060131385A
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Abstract

본 발명은 전자방출소자 및 그 제조방법에 관한 것이다. 개시된 본 발명에 따른 전자방출소자는 기판상에 도전성 물질을 증착하여 형성된 캐소드 전극과; 상기 캐소드 전극상에 소정 패턴으로 형성된 보조 전극과; 상기 보조 전극상에는 단차 형상으로 높이가 다르게 형성되며, 상기 캐소드 전극의 일부가 노출되도록 절연홀이 형성된 제 1 절연층과; 상기 제 1 절연층상에 금속 물질로 형성된 제 1 게이트 전극과; 상기 제 1 게이트 전극상에 절연물질로 형성된 제 2 절연층과; 상기 제 2 절연층상에 금속 물질로 형성된 제 2 게이트 전극과; 상기 캐소드 전극상의 절연홀에 형성된 전자방출부를 포함하여 구성된다.
본 발명에 따른 전자방출소자 및 그 제조방법은 보조 전극을 형성한 전자방출소자에 있어서, 보조 전극상의 절연층의 높이를 다르게 형성함으로써 내전압을 확보할 수 있다.
이중 게이트, 절연층

Description

전자방출소자 및 그 제조방법{ELECTRON EMISSION DEVICE AND THE FABRICATION METHOD FOR THEREOF}
도 1a 내지 도 1d는 종래에 따른 전자방출소자의 제조공정을 순차적으로 도시한 도면.
도 2는 본 발명에 따른 전자 방출 소자의 구조를 개략적으로 도시한 도면.
도 3a 내지 도 3e는 본 발명에 따른 전자 방출 소자의 제조방법의 일 실시예에 대한 공정의 순서도.
<도면의 주요부분에 대한 설명>
10, 20 --- 기판 11, 21 --- 캐소드 전극
12, 22 --- 보조 전극 13, 23 --- 제 1 절연층
14, 24 --- 제 1 게이트 전극 15a, 15b, 25a, 25b --- 절연홀
16, 26 --- 제 2 절연층 17, 27 --- 제 2 게이트 전극
18, 28 --- 전자방출부
본 발명은 전자방출소자 및 그 제조방법에 관한 것으로, 특히 보조 전극을 형성한 전자방출소자에 있어서, 보조 전극상의 절연층의 높이를 다르게 형성함으로써 내전압을 확보할 수 있는 전자방출소자 및 그 제조방법에 관한 것이다.
일반적으로 전자 방출 표시장치는 화소마다 전자 방출 소자(Electron Emission Device)를 구비하는 표시장치이다. 전자 방출 소자는 캐소드 전극과 게이트 전극 사이의 전압에 대응하여 캐소드 전극으로부터 전자가 방출되며, 방출된 전자는 애노드 전극에 의하여 가속되어 형광체에 충돌하여 발광하는 방식으로 동작하는 소자이다. 일반적으로, 전자 방출 소자는 전자원으로 열음극을 이용하는 방식과 냉음극을 이용하는 방식이 있다. 냉음극을 이용하는 방식의 전자방출소자로는 FEA(Field Emitter Array)형, SCE(Surface Conduction Emitter)형, MIM(Metal-Insulator-Metal)형 및 MIS(Metal-Insulator-Semiconductor)형, BSE(Ballistic electron Surface Emitting)형 등이 알려져 있다.
FEA 형 전자 방출 소자는 일 함수(Work Function)가 낮거나 β Function이 높은 물질을 전자 방출원으로 사용하여 진공 중에서 전계차에 의하여 전자가 방출되는 원리를 이용한 것으로 선단이 뾰족한 팁 구조물이나 탄소계 물질 또는 나노물질을 전자 방출원을 적용한 소자가 개발되고 있다.
SCE 형 전자 방출 소자는 기판 상에 서로 마주보며 배치된 2개의 전극 사이에 도전 박막을 제공하고 상기 도전 박막에 미세 균열을 제공함으로써 전자 방출부를 형성한 소자이다. 상기 소자는 전극에 전압을 인가하여 도전 박막 표면으로 전류를 흘려 상기 미세 갭인 전자 방출부로부터 전자가 방출되는 원리를 이용한다.
MIM 형과 MIS형 전자 방출 소자는 각각 금속-유전층-금속(MIM)과 금속-유전 층-반도체(MIS) 구조로 이루어진 전자 방출부를 형성하고, 유전층을 사이에 두고 위치하는 두 금속 또는 금속과 반도체 사이에 전압을 인가할 때 높은 전자 전위를 갖는 금속 또는 반도체로부터 낮은 전자 전위를 갖는 금속쪽으로 전자가 이동 및 가속되면서 방출되는 원리를 이용한 소자이다.
BSE 형 전자 방출 소자는 반도체의 사이즈를 반도체 중의 전자의 평균자유행정 보다 작은 치수 영역까지 축소하면 전자가 산란하지 않고 주행하는 원리를 이용하여 오믹 전극 상에 금속 또는 반도체로 이루어지는 전자공급층을 형성하고, 전자공급층위에 절연층과 금속박막을 형성하여 오믹전극과 금속박막에 전원을 인가하는 것에 의하여 전자가 방출되도록 한 소자이다.
도 1a 내지 도 1d는 종래에 따른 전자방출소자의 제조공정을 순차적으로 도시한 도면이다.
도 1a에 도시된 바와 같이, 먼저 기판(10)상에 캐소드 전극(11) 및 보조 전극(12)을 형성한다. 여기서, 상기 캐소드 전극(11)은 배면 기판 상에 투명 도전체 예컨대 ITO(Indium Tin Oxide)를 증착하여 패드 형태로 소정 간격을 가지고 형성될 수 있다. 그리고, 상기 캐소드 전극(11)상에 금속 물질을 증착하여 보조 전극(12)을 패터닝하여 형성한다.
이후, 도 1b에 도시된 바와 같이, 상기 보조 전극(12)상에 절연 물질을 도포하여 제 1 절연층(13)을 형성하고, 상기 제 1 절연층(13)상에 도전성이 있는 금속, 예컨대 크롬(Cr)을 스퍼터링(sputtering)에 의해 증착하여 제 1 게이트 전극(14)을 형성한다.
그리고, 상기 형성된 제 1 게이트 전극(14) 및 제 1 절연층(13)의 적층구조 상부에 포토레지스트(PR)를 도포한 후 패터닝하여 기판(10)상에서 형성된 캐소드 전극(11)의 일부가 노출되도록 제 1 절연층(13) 및 제 1 게이트 전극(14)을 식각하여 절연홀(15a)을 형성한다. 이때, 상기 제 1 절연층(13)은 상기 보조 전극(12)이 형성된 영역상에 소정의 높이로 형성되어 있다.
이후, 도 1c에 도시된 바와 같이, 상기 제 1 게이트 전극(14)상에 제 2 절연층(16) 및 제 2 게이트 전극(17)을 형성한다. 구체적으로, 제 2 절연층(16) 상에 전도성이 양호한 금속, 예컨대 금(Au), 은(Ag), 백금(Pt), 알루미늄(Al), 크롬(Cr) 및 이들의 합금 중에서 선택된 적어도 하나의 도전성 금속 재료로 이루어질 수 있다. 예컨대 크롬(Cr)을 스퍼터링(sputtering)에 의해 대략 2,500Å~3,000Å 정도의 두께로 증착하여 제 2 게이트 전극(17)을 형성한다.
여기서, 상기 제 2 게이트 전극(17) 및 상기 제 2 절연층(16)의 패터닝도 상기 전술한 물질층의 패터닝 방법에 의해 절연홀(15b)을 형성하게 된다. 이때, 상기 제 2 게이트 전극(17) 및 상기 제 2 절연층(16)을 상기 캐소드 전극(11)이 노출될 때까지 건식 또는 습식 식각하여 상기 절연홀(15b)을 형성한다.
그 다음, 도 1d에 도시된 바와 같이, 상기 결과물상에 탄소나노튜브(CNT;CarbonNano Tube) 페이스트를 스크린 프린팅하여 도포한다. 기판(10)의 후면에서 자외선(UV)를 조사하여 CNT 페이스트를 선택적으로 노광시킨다. 그리고, 아세톤 등의 현상제를 사용하여 포토레지스트(PR)를 제거하면, 포토레지스트(PR)가 제거되면서 노광되지 않은 CNT 페이스트도 함께 제거되고, 노광된 부위의 CNT 페이스 트만 남아 CNT 이미터(18)를 형성하게 된다. 소정의 온도, 예컨대 460 ℃ 정도의 온도에서 소성 공정을 거치게 되면, CNT 이미터(18)는 소성과 동시에 수축하면서 원하는 높이를 가지게 된다.
한편, 상기 종래에 따른 전자 방출 소자는 ITO로 형성된 캐소드 전극의 낮은 저항값을 확보하기 위해 보조 전극을 형성한 구조이다.
그러나, 보조 전극의 금속 물질은 절연층의 소정공정 중 절연층으로 확산하여 캐소드 전극과 제 1 게이트 전극사이의 내전압 확보를 어렵게 만드는 문제점을 발생시킨다.
본 발명은 보조 전극을 형성한 전자방출소자에 있어서, 보조 전극상의 절연층의 높이를 다르게 형성함으로써 내전압을 확보할 수 있는 전자 방출 소자 및 그 제조방법을 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위하여 본 발명에 따른 전자방출소자는, 기판상에 도전성 물질을 증착하여 형성된 캐소드 전극과; 상기 캐소드 전극상에 소정 패턴으로 형성된 보조 전극과; 상기 보조 전극상에는 단차 형상으로 높이가 다르게 형성되며, 상기 캐소드 전극의 일부가 노출되도록 절연홀이 형성된 제 1 절연층과; 상기 제 1 절연층상에 금속 물질로 형성된 제 1 게이트 전극과; 상기 제 1 게이트 전극상에 절연물질로 형성된 제 2 절연층과; 상기 제 2 절연층상에 금속 물질로 형성된 제 2 게이트 전극과; 상기 캐소드 전극상의 절연홀에 형성된 전자방출부를 포함 하여 구성된다.
또한, 상기의 목적을 달성하기 위하여 본 발명에 따른 전자방출소자의 제조방법은, 기판상에 캐소드 전극을 형성한 후, 소정의 패턴으로 보조 전극을 형성하는 단계와; 상기 캐소드 전극의 일부가 노출되도록 절연홀을 형성하며 상기 보조 전극상에 높이가 다르게 제 1 절연층을 형성하는 단계와; 상기 제 1 절연층상에 금속 물질을 이용하여 제 1 게이트 전극을 형성하는 단계와; 상기 제 1 게이트 전극상에 순차적으로 제 2 절연층 및 제 2 게이트 전극을 형성하는 단계와; 상기 캐소드 전극이 노출되도록 형성된 절연홀에 전자방출부를 형성하는 단계를 포함하여 수행된다.
이와 같은 본 발명에 의하면, 보조 전극을 형성한 전자방출소자에 있어서, 보조 전극상의 절연층의 높이를 다르게 형성함으로써 내전압을 확보할 수 있다.
이하, 첨부된 도면을 참조하면서 본 발명에 따른 전자 방출 소자의 바람직한 실시예를 상세히 설명한다.
도 2는 본 발명에 따른 전자 방출 소자의 구조를 개략적으로 도시한 도면이다. 이에 도시된 바와 같이, 본 발명에 따른 전자방출소자는, 기판(20)상에 도전성 물질을 증착하여 형성된 캐소드 전극(21)과; 상기 캐소드 전극(21)상에 소정 패턴으로 형성된 보조 전극(22)과; 상기 보조 전극(22)상에는 단차 형상으로 높이가 다르게 형성되며, 상기 캐소드 전극(21)의 일부가 노출되도록 절연홀(25a)이 형성된 제 1 절연층(23)과; 상기 제 1 절연층(23)상에 금속 물질로 형성된 제 1 게이트 전극(24)과; 상기 제 1 게이트 전극(24)상에 절연물질로 형성된 제 2 절연층(26)과; 상기 제 2 절연층(26)상에 금속 물질로 형성된 제 2 게이트 전극(27)과; 상기 캐소드 전극(21)상의 절연홀(25a)에 형성된 전자방출부(28)를 포함하여 구성된다.
상기 기판(20)은 일례로 유리 또는 실리콘 기판일 수 있으며, 전자방출부(28)로 CNT(Carbon NanoTube) 페이스트를 이용하여 후면 노광에 의해 이를 형성하는 경우에는 유리 기판과 같은 투명 기판이 바람직하다.
상기 캐소드 전극(21)은 배면 기판 상에 패드 형태로 소정 간격을 가지고 형성될 수 있다. 상기 캐소드 전극(21)에는 데이터 구동부 또는 주사 구동부로부터 인가되는 데이터 신호 또는 주사 신호가 공급된다. 캐소드 전극(21)은 도전체일 수 있으며, 기판(20)과 동일한 이유로, 투명 도전체 예컨대 ITO(Indium Tin Oxide)일 수 있다.
상기 보조 전극(22)은 상기 캐소드 전극(21)상에 금속 물질을 이용하여 소정의 패턴으로 형성된다. 상기 보조 전극(22)은 상기 캐소드 전극(21)의 저항값을 확보하여 입력신호의 왜곡을 방지할 수 있다.
상기 제 1 절연층(23)은 상기 캐소드 전극(21) 및 상기 보조 전극(22)의 상부에 형성되며, 상기 캐소드 전극(21)과 상기 제 1 게이트 전극(24)을 전기적으로 절연한다. 상기 제 1 절연층(23)은 절연 물질, 예컨대, PbO와 SiO2 등의 혼합 유리질로 이루어질 수 있다. 여기서, 상기 보조 전극(22)상에 형성된 제 1 절연층(23)의 높이는 절연층의 내전압을 확보하기 위해 절연홀(25a)의 높이보다 높게 형성된다.
상기 제 1 게이트 전극(24)은 제 1 절연층(23) 상에 소정의 형상으로, 예컨대 스트라이프 상으로 캐소드 전극(21)과 교차하는 방향으로 배치되며, 상기 제 1 절연층(23)의 절연홀(25b)의 측면의 단차부까지 형성된다. 여기서, 제 1 게이트 전극(24)은 전도성이 양호한 금속, 예컨대 은(Ag), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr) 및 이들의 합금 중에서 선택된 적어도 하나의 도전성 금속 재료로 이루어질 수 있다. 상기 제 1 게이트 전극(24)은 데이터 구동부 또는 주사 구동부로부터 인가되는 각각의 데이터 신호 또는 주사 신호가 공급된다.
상기 제 2 절연층(26)은 상기 제 1 게이트 전극(27)상에 형성되며, 상기 제 1 게이트 전극(24)과 제 2 게이트 전극(27)을 전기적으로 절연한다. 여기서, 상기 제 2 절연층(26)의 절연물질은 상기 제 1 절연층(23)의 물질과 동일한 물질로 형성될 수 있다.
상기 제 2 게이트 전극(27)은 상기 제 2 절연층(26)상에 형성되며 상기 제 1 게이트 전극(24)과 동일한 금속 물질로 형성된다. 여기서, 상기 제 2 게이트 전극(27)은 집속 전극의 역할을 하게 되며, 상기 전자방출부(28)에서 방출된 전자의 집속을 용이하게 한다.
상기 전자 방출부(28)는 상기 노출된 캐소드 전극(21) 상에 전기적으로 접속되어 위치하며, 카본 나노튜브; 흑연, 다이아몬드, 다이아몬드상 카본 또는 이들의 조합에 의한 나노튜브; 또는 Si 또는 SiC의 나노 와이어로 이루어지는 것이 바람직하다.
또한, 도 3a 내지 도 3e는 본 발명에 따른 전자 방출 소자의 제조방법의 일 실시예에 대한 공정의 순서도이다.
먼저, 본 발명에 따른 전자방출소자의 제조방법을 개괄적으로 설명하면, 상기 전자방출소자는 후막 공정(Thick Film Process) 또는 박막 공정(Thin Film Process)에 의해 제조될 수 있다. 후막 공정은 페이스트 상태의 절연물질을 스크린 프린팅법에 의해 도포함으로써 후술되는 제 1 절연층(23)과 제 2 절연층(26)을 보다 두꺼운 두께로 형성하는 공정을 말하고, 박막 공정은 화학기상증착법(CVD; Chemical Vapor Deposition)에 실리콘 산화막과 같은 절연막을 증착함으로써 제 1 절연층(23)과 제 2 절연층(26)을 보다 얇은 두께로 형성하는 공정을 말한다. 상기 후막 공정에 의하면, 대면적의 표시장치를 용이하게 제조할 수 있으며, 양산성의 확보 및 낮은 제조 비용의 장점이 있는 반면에, 세밀하고 집적도가 높은 전자방출소자를 제조하기가 곤란한 단점이 있다. 한편, 상기 박막 공정은 상술한 후막 공정의 장,단점과 반대의 장, 단점을 가진다.
먼저 도 3a에 도시된 바와 같이, 기판(20)상에 캐소드 전극(21) 및 보조 전극을 순차적으로 형성한다. 여기서, 상기 기판(20)으로는 후술하는 후면 노광을 위해 투명한 글래스 기판이 사용된다. 그리고, 상기 캐소드 전극(21)도 상기와 같은 이유로 도전성이 있는 투명한 물질인 ITO(Indium Tin Oxide)로 이루어진다.
구체적으로, 기판(20) 상에 ITO를 소정 두께, 예컨대 800Å~2,000Å의 두께로 증착한 뒤, 이를 소정 형상, 예컨대 스트라이프(stripe) 형상으로 패터닝한다. 이때, 캐소드 전극(21)의 패터닝은, 포토레지스트의 도포, 노광 및 현상에 의한 식각마스크의 형성과, 이 식각마스크를 이용한 캐소드 전극(21)의 식각과 같은 잘 알 려져 있는 물질층의 패터닝 방법에 의해 수행될 수 있다.
그리고, 상기 캐소드 전극(21)상에 Ag, Al, Mo 등의 금속 물질을 증착하여 소정 패턴으로 보조 전극(22)을 형성하게 된다. 여기서, 상기 보조 전극(22)은 형성함으로써 상기 캐소드 전극(21)의 저항값을 확보하여 입력신호의 왜곡을 방지할 수 있게 된다. 이때, 상기 캐소드 전극의 저항값은 0.5 ㏀ ~ 0.8 ㏀ 을 갖는다.
이어, 도 3b에 도시된 바와 같이, 상기 캐소드 전극(21)과 상기 보조 전극(22)상에 제 1 절연층(23)을 소정 두께로 형성한다. 상기 제 1 절연층(23)을 후막 공정에 의해 형성하는 경우에는, 페이스트 상태의 절연물질을 스크린 프린팅법에 의해 소정 두께로 도포한 뒤 대략 550℃ 이상의 온도에서 소성함으로써 대략 15㎛~ 20㎛정도의 두께를 가진 상기 제 1 절연층(23)을 형성한다. 이때, 소성 온도는 절연물질의 종류에 따라 달라질 수 있다.
그리고, 상기 제 1 절연층(23)은 적층구조 상부에 포토레지스트(PR)을 도포한 후 상기 캐소드 전극(21)의 일부가 노출되도록 상기 제 1 절연층(23)의 일부를 식각하여 절연홀(25a)을 형성하게 된다. 이때, 상기 제 1 절연층의 상기 절연홀(25a)이 형성되는 부분에는 단차부(23a)를 형성하여 높이를 다르게 한다. 즉, 상기 보조 전극(22)상의 제 1 절연층(23)의 높이와 상기 절연홀(25a)이 위치한 부분의 제 1 절연층(23)의 높이를 다르게 형성하게 된다.
여기서, 상기 보조 전극(22)상의 제 1 절연층(23)의 높이는 15㎛ ~ 20㎛ 정도로 형성하여 절연 내전압을 확보하게 되며 상기 절연홀(25a)이 형성된 제 1 절연층(23)의 높이는 5㎛ ~ 10㎛ 정도로 형성하여 구동전압을 충족하게 된다.
이어서, 도 3c에 도시된 바와 같이, 상기 제 1 절연층(23) 상에 제 1 게이트 전극(24)을 형성한다. 상기 제 1 게이트 전극(24)은 도전성이 있는 금속, 예컨대 은(Ag), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr) 및 이들의 합금 중에서 선택된 적어도 하나의 도전성 금속 재료를 스퍼터링(sputtering)에 의해 대략 2,500Å~3,000Å 정도의 두께로 증착한다. 이때, 제 1 게이트 전극(24)은 상기 제 1 절연층(23)상의 단차부(23a)까지 형성한다.
이어서, 도 3d에 도시된 바와 같이, 상기 제 1 게이트 전극(24)상에 제 2 절연층(26) 및 제 2 게이트 전극(26)을 형성한다. 상기 제 2 절연층(26)은 상기한 제 1 절연층(23)의 형성 방법과 동일한 방법으로 형성될 수 있다.
그리고, 상기 제 2 절연층(26)상에 제 2 게이트 전극(27)을 형성한다. 구체적으로, 상기 제 2 절연층(26)상에 도전성이 있는 금속, 예컨대 은(Ag), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr) 및 이들의 합금중 하나를 스퍼터링(sputtering)에 의해 대략 2,500Å~3,000Å 정도의 두께로 증착하여 제 2 게이트 전극(27)을 형성한다. 여기서, 상기 제 2 게이트 전극(27)은 집속 전극의 역할을 하게 되며, 추후 형성될 전자방출부에서 방출된 전자의 집속을 용이하게 한다.
그리고, 상기 제 2 게이트 전극(27) 및 상기 제 2 절연층(26)을 패터닝하여 절연홀(25b)을 형성하게 된다. 여기서, 적층구조 상부에 포토레지스트(PR)을 도포한 후 패터닝하여 상기 제 2 게이트 전극(27) 및 제 2 절연층(26)의 일부를 식각하여 절연홀(25b)을 형성하게 된다. 즉, 제 2 게이트 전극(27) 및 제 2 절연층(26)의 절연홀(25b)을 통해 상기 캐소드 전극(21)이 노출될 때까지 건식 또는 습식 식각하 여 절연홀(25b)을 완성한다.
다음으로, 도 3e에 도시된 바와 같이, 절연홀(25a) 내부에 전자방출부(28) 형성하게 된다. 먼저, 상기 결과물상의 전 표면에 포토레지스트(PR)를 도포한 뒤, 이를 패터닝하여 절연홀(25a) 저면에 캐소트 전극(21)이 일부 노출되도록 한다. 결과물의 전면에 감광성을 가진 탄소나노튜브(CNT) 페이스트를 스크린 프린팅 법에 의해 도포한다. 그리고, 기판(20)의 후면에서 자외선(UV)을 조사하여 CNT 페이스트를 선택적으로 노광시킨다. 이때, CNT 페이스트 중 포토레지스트(PR) 패턴에 의해 노출된 부위만 노광되어 경화(curing)된다.
여기서, 노광량을 제어하면 CNT 페이스트의 노광 깊이가 조절될 수 있다. 그후, 아세톤 등의 현상제를 사용하여 포토레지스트(PR)를 제거하면, 포토레지스트(PR)가 제거되면서 노광되지 않은 CNT 페이스트도 함께 제거되고, 노광된 부위의 CNT 페이스트만 남아 전자방출부(28)를 형성하게 된다. 이어서, 소정 온도, 예컨대 대략 460℃ 정도의 온도에서 소성 공정을 거치게 되면, 전자방출부(28)는 소성과 동시에 수축하면서 원하는 높이를 가지게 된다. 이때 소성 온도는 CNT 페이스트의 종류 및 성분에 따라 달라질 수 있다.
이로써, 보조 전극상의 절연층의 높이를 다르게 형성한 전자방출소자를 완성하여 내전압을 확보할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상의 설명에서와 같이, 본 발명에 따른 전자방출소자 및 그 제조방법은 보조 전극을 형성한 전자방출소자에 있어서, 보조 전극상의 절연층의 높이를 다르게 형성함으로써 내전압을 확보할 수 있다.
또한, 보조 전극은 캐소드 전극의 저항값을 확보하여 입력신호의 왜곡을 방지할 수 있다.

Claims (7)

  1. 기판상에 도전성 물질을 증착하여 형성된 캐소드 전극과;
    상기 캐소드 전극상에 소정 패턴으로 형성된 보조 전극과;
    상기 보조 전극상에는 단차 형상으로 높이가 다르게 형성되며, 상기 캐소드 전극의 일부가 노출되도록 절연홀이 형성된 제 1 절연층과;
    상기 제 1 절연층상에 금속 물질로 형성된 제 1 게이트 전극과;
    상기 제 1 게이트 전극상에 절연물질로 형성된 제 2 절연층과;
    상기 제 2 절연층상에 금속 물질로 형성된 제 2 게이트 전극과;
    상기 캐소드 전극상의 절연홀에 형성된 전자방출부를 포함하는 전자 방출 소자.
  2. 제 1 항에 있어서,
    상기 보조 전극상에 형성된 제 1 절연층은 15㎛ ~ 20㎛의 높이로 형성되는 전자 방출 소자.
  3. 제 1 항에 있어서,
    상기 제 1 절연층의 절연홀의 높이는 5㎛ ~ 10㎛의 높이로 형성되는 전자 방출 소자.
  4. 제 1 항에 있어서,
    상기 보조 전극은 Ag, Al, Mo 의 금속 물질로 형성되는 전자 방출 소자.
  5. 제 1 항에 있어서,
    상기 캐소드 전극의 저항값은 0.5 ㏀ ~ 0.8 ㏀ 인 전자 방출 소자.
  6. 제 1 항에 있어서,
    상기 전자방출부는 카본 나노튜브; 그라파이트(graphite); 그라파이트 나노파이버; 다이아몬드상 카본; C60; 실리콘 나노와이어 및 이들의 조합으로 이루어지는 전자방출소자.
  7. 기판상에 캐소드 전극을 형성한 후, 소정의 패턴으로 보조 전극을 형성하는 단계와;
    상기 캐소드 전극의 일부가 노출되도록 절연홀을 형성하며 상기 보조 전극상에 높이가 다르게 제 1 절연층을 형성하는 단계와;
    상기 제 1 절연층상에 금속 물질을 이용하여 제 1 게이트 전극을 형성하는 단계와;
    상기 제 1 게이트 전극상에 순차적으로 제 2 절연층 및 제 2 게이트 전극을 형성하는 단계와;
    상기 캐소드 전극이 노출되도록 형성된 절연홀에 전자방출부를 형성하는 단계를 포함하는 전자 방출 소자의 제조방법.
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