KR20060131318A - 액정표시패널 및 그 제조방법 - Google Patents

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KR20060131318A
KR20060131318A KR1020050051653A KR20050051653A KR20060131318A KR 20060131318 A KR20060131318 A KR 20060131318A KR 1020050051653 A KR1020050051653 A KR 1020050051653A KR 20050051653 A KR20050051653 A KR 20050051653A KR 20060131318 A KR20060131318 A KR 20060131318A
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Abstract

본 발명은 액정표시패널의 셀 갭을 균일화하여 액정표시패널의 수율을 향상시킬 수 있는 액정표시패널 및 그 제조방법에 관한 것이다.
본 발명의 액정표시패널은 상부기판과; 상기 상부기판과 대향되며 서로 교차되는 데이터라인 및 게이트라인, 상기 데이터라인 및 게이트라인의 교차로 마련되는 화소영역에 형성된 화소전극, 상기 데이터라인에 접속되는 소스전극, 상기 게이트라인에 접속되는 게이트전극 및 상기 화소전극에 접속되는 드레인전극, 상기 게이트라인 위에 형성되는 더미 소스/드레인전극패턴을 가지는 하부기판과; 상기 상부기판과 상기 하부기판 사이의 갭을 유지하며 상기 더미 소스/드레인전극패턴 위에 위치하는 제1 패턴 스페이서와; 상기 상부기판과 상기 하부기판 사이에 위치하는 제2 패턴 스페이서를 구비하며, 상기 더미 소스/드레인전극패턴은 그 평면 형상이 원형이다.

Description

액정표시패널 및 그 제조방법{LIQUID CRYSTAL DISPLAY PANNEL AND FABRICATING METHOD THEREOF}
도 1은 종래 액정표시패널을 나타내는 사시도.
도 2는 종래 칼라필터 기판과 박막 트랜지스터 기판 간의 셀 갭을 유지하는 패턴 스페이서를 나타내는 단면도.
도 3a 및 도 3b는 액정표시패널에 발생되는 터치 및 중력 불량을 설명하기 위한 도면.
도 4는 본 발명에 따른 액정표시패널을 일부분을 나타내는 단면도.
도 5는 본 발명에 따른 액정표시패널의 다른 부분을 나타내는 단면도.
도 6a 내지 6d는 4 마스크 공정을 이용한 본 발명의 박막 트랜지스터 기판의 제조방법을 자세히 나타내는 단면도.
도 7은 패턴 스페이서와 함께 셀 갭을 유지하는 더미 패턴들의 패터닝 불량을 나타내는 평면도.
도 8a 내지 8e는 도 7에 도시된 더미 패턴들의 패터닝 불량이 나타나는 원인을 설명하기 위한 단면도.
도 9는 본 발명의 제1 실시 예에 따른 셀 갭 유지 패턴 스페이서를 나타내는 평면도.
도 10은 본 발명의 제2 실시 예에 따른 셀 갭 유지 패턴 스페이서를 나타내는 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 101 : 하부기판 2, 102 : 게이트라인
4 : 데이터라인 6, 106 : 게이트 절연막
11, 111 : 상부기판 12, 112 : 칼라필터
13, 113 : 패턴 스페이서 14, 114 : 공통전극
16, 116 : 액정 18, 118 : 블랙 매트릭스
30, 130 : 박막 트랜지스터 50, 150 : 보호막
70 : 박막 트랜지스터 기판 80 : 칼라필터 기판
132 : 게이트전극 134 : 소스전극
135 : 더미 소스/드레인전극패턴 136 : 드레인전극
138 : 활성층 140 : 오믹 접촉층
147 : 더미 반도체패턴 148 : 컨택홀
본 발명의 액정표시패널 및 그 제조방법에 관한 것으로 특히, 액정표시패널의 셀 갭을 균일화하여 액정표시패널의 수율을 향상시킬 수 있는 액정표시패널 및 그 제조방법에 관한 것이다.
통상적으로, 액정표시장치(Liquid Crystal Display : LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정표시장치는 도 1에 도시된 바와 같이 액정(16)을 사이에 두고 서로 대향하는 박막 트랜지스터 기판(70) 및 칼라필터 기판(80)을 구비한다.
칼라필터 기판(80)에는 빛샘 방지를 위한 블랙 매트릭스(18)와, 칼라 구현을 위한 칼라필터(12)와, 화소전극(22)과 수직전계를 이루는 공통전극(14)과, 그들 위에 액정 배향을 위해 도포된 상부 배향막을 포함하는 칼라필터 어레이가 상부기판(11) 위에 형성된다.
박막 트랜지스터 기판(70)에는 서로 교차되게 형성된 게이트라인(2) 및 데이터라인(4)과, 그들(2, 4)의 교차부에 형성된 박막 트랜지스터(30)와, 박막 트랜지스터(30)와 접속된 화소전극(22)과, 그들 위에 액정 배향을 위해 도포된 하부 배향막을 포함하는 박막 트랜지스터 어레이가 하부기판(1) 위에 형성된다.
도 2를 참조하면, 패턴 스페이서(13)는 블랙 매트릭스(18)와 중첩되는 게이트라인(2) 또는 데이터라인(미도시) 위에 형성된다. 칼라필터 기판(80)과 박막 트랜지스터 기판(70)은 패턴 스페이서(13)에 의해서 그 셀 갭이 유지되며, 패턴 스페이서(13)에 의해 유지되는 셀 갭에는 액정(16)이 주입된다.
한편, 패턴 스페이서(13)에 의해 유지되는 액정표시패널의 특정 부분에 외부 로부터 압력이 가해지게 되면 액정(16)은 도 3a에 도시된 바와 같이 그 배열이 변화게 된다. 이 때, 액정(16) 배열이 변화되는 액정표시패널의 특정 부분은 변형된 배열의 액정(16)에 의해 표시하고자 하는 화상이 구현할 수 없게 되며, 이와 같은 외부 압력에 의한 액정(16)의 배열 변형은 액정표시패널에 터치 불량을 발생시킴으로써 액정표시패널의 수율을 떨어뜨린다.
또한, 패턴 스페이서(13)는 주로 유기물질이 스핀코팅 등의 도포방법으로 상부기판(11) 위에 전면도포되어 형성됨에 따라 스퍼터링, PECVD 등의 증착방법을 통하여 형성되는 전극물질 및 무기물질에 비하여 상부기판(11) 위에 고루 도포되지 않는 문제를 가지며 이 결과, 패턴 스페이서(13)는 그 형성시 상부기판(11) 위에 도포되는 편차로 인하여 액정표시패널의 전영역에서 그 균일성이 떨어지게 된다.
이 때, 액정(16)은 도 3b에 도시된 바와 같이 불균일하게 형성된 패턴 스페이서(13)와 중력에 영향으로 액정표시패널의 하부로 이동하게 되며, 이와 같은 중력에 의한 액정(16)의 이동은 액정표시패널에 표시하고자 하는 화상을 구현할 수 없는 중력 불량을 발생시킴으로써 액정표시패널의 수율을 떨어뜨린다.
따라서, 본 발명의 목적은 액정표시패널의 셀 갭을 균일화하여 액정표시패널의 수율을 향상시킬 수 있는 액정표시패널 및 그 제조방법을 제공함에 있다.
상기의 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 액정표시패널은 상부기판과; 상기 상부기판과 대향되며 서로 교차되는 데이터라인 및 게이트라인, 상기 데이터라인 및 게이트라인의 교차로 마련되는 화소영역에 형성된 화소전극, 상기 데이터라인에 접속되는 소스전극, 상기 게이트라인에 접속되는 게이트전극 및 상기 화소전극에 접속되는 드레인전극, 상기 게이트라인 위에 형성되는 더미 소스/드레인전극패턴을 가지는 하부기판과; 상기 상부기판과 상기 하부기판 사이의 갭을 유지하며 상기 더미 소스/드레인전극패턴 위에 위치하는 제1 패턴 스페이서와; 상기 상부기판과 상기 하부기판 사이에 위치하는 제2 패턴 스페이서를 구비하며, 상기 더미 소스/드레인전극패턴은 그 평면 형상이 원형이다.
상기 더미 소스/드레인전극패턴은 상기 소스전극 및 상기 드레인전극과 동일물질이다.
상기 더미 소스/드레인전극패턴의 폭은 상기 제1 패턴 스페이서의 폭보다 작다.
상기 액정표시패널은 상기 소스전극 및 상기 드레인전극 아래에 형성되는 활성층 및 오믹 접촉층과; 상기 활성층 및 오믹 접촉층과 동일물질로 상기 더미 소스/드레인전극패턴 아래에 형성되는 더미 반도체패턴을 더 구비하며, 상기 더미 반도체패턴은 그 평면 형상이 원형이다.
상기 더미 반도체패턴의 폭은 상기 제1 패턴 스페이서의 폭보다 작다.
상기 제1 및 제2 패턴 스페이서는 서로 인접하게 위치한다.
상기 제1 및 제2 패턴 스페이서는 서로 교번적으로 위치한다.
상기 제1 패턴 스페이서와 제1 패턴 스페이서 사이에는 적어도 2개 이상의 상기 제2 패턴 스페이서가 위치한다.
본 발명의 실시 예에 따른 액정표시패널의 제조방법은 게이트라인 및 상기 게이트라인과 접속되는 게이트전극을 형성하는 단계와; 상기 게이트라인과 교차되는 데이터라인, 상기 데이터라인에 접속되는 소스전극, 상기 게이트라인과 데이터라인의 교차로 마련되는 화소영역에 형성될 화소전극에 접속되는 드레인전극, 상기 게이트라인 위에 더미 소스/드레인전극패턴을 형성하는 단계와; 상기 화소영역에 상기 화소전극을 형성하여 하부기판을 마련하는 단계와; 상기 하부기판과 대향되며 상기 하부기판과의 갭을 유지함과 아울러 상기 하부기판의 상기 더미 소스/드레인전극패턴 위에 위치하는 제1 패턴 스페이서 및 상기 게이트라인 위에 위치하는 제2 패턴 스페이서를 가지는 상부기판을 마련하는 단계를 포함하며, 상기 더미 소스/드레인전극패턴은 그 평면 형상이 원형으로 형성된다.
상기 게이트라인 위에 상기 더미 소스/드레인전극패턴을 형성하는 단계는, 상기 게이트라인 위에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위에 소스/드레인전극층을 도포하는 단계와; 상기 소스/드레인전극층 위에 상기 더미 소스/드레인전극패턴이 형성될 위치에 평면 형상이 원형인 포토레지스트패턴을 형성하는 단계와; 상기 평면 형상이 원형인 포토레지스트패턴을 마스크로 상기 더미 소스/드레인전극패턴을 형성하는 단계를 포함한다.
상기 액정표시패널의 제조방법은 상기 소스전극 및 상기 드레인전극 아래에 활성층 및 오믹 접촉층을 형성하는 단계와; 상기 활성층 및 오믹 접촉층과 동일공 정으로 상기 더미 소스/드레인전극패턴 아래에 더미 반도체패턴을 형성하는 단계를 더 포함하며, 상기 더미 반도체패턴은 그 평면 형상이 원형으로 형성된다.
상기 더미 반도체패턴을 형성하는 단계는, 상기 게이트라인 위에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위에 반도체층을 도포하는 단계와; 상기 반도체층 위에 상기 더미 반도체패턴이 형성될 위치에 평면 형상이 원형인 포토레지스트패턴을 형성하는 단계와; 상기 평면 형상이 원형인 포토레지스트패턴을 마스크로 상기 더미 반도체패턴을 형성하는 단계를 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 4 내지 도 10을 참조하여 상세하게 설명하기로 한다.
도 4는 본 발명에 따른 액정표시패널을 일부분을 나타내는 단면도이며, 도 5는 본 발명에 따른 액정표시패널의 다른 부분을 나타내는 단면도이다.
도 4 및 도 5를 참조하면, 본 발명에 따른 액정표시패널의 칼라필터 기판은 상부기판(111) 위에 게이트라인(102) 또는 데이터라인(미도시)과 대응되는 위치에 형성되어 셀 영역을 구획하는 블랙 매트릭스(118)와, 블랙 매트릭스(118)에 의해 구획된 셀 영역에 칼라 화상의 구현을 위한 칼라필터(112)와, 화소전극(122)과 수직전계를 이루는 공통전극(114) 및 액정표시패널의 셀 갭을 유지하는 패턴 스페이서(113)를 구비한다.
또한, 액정표시패널의 박막 트랜지스터(Thin Film Transister : 이하, “TFT ”라 함)기판은 하부기판(101) 위에 게이트 절연막(106)을 사이에 두고 데이터라인(미도시)과 교차하는 게이트라인(102)과, 데이터라인과 게이트라인(102)의 교차부마다 형성되는 TFT(130)와, 데이터라인과 게이트라인(102)의 교차구조로 마련된 셀 영역에 형성된 화소전극(122)을 구비한다.
TFT(130)는 게이트라인(102)의 게이트신호에 응답하여 데이터라인의 화소신호를 화소전극(122) 공급한다. 이를 위하여, TFT(130)는 게이트라인(102)에 접속된 게이트전극(132)과, 데이터라인에 접속되는 소스전극(134)과, 화소전극(122)에 접속된 드레인전극(136)과, 게이트전극(132)과 중첩되고 소스전극(134)과 드레인전극(136) 사이에 채널을 형성하는 활성층(138)을 구비한다. 이러한 활성층(138) 위에는 소스전극(134) 및 드레인전극(136)의 오믹 접촉을 위한 오믹 접촉층(140)이 더 형성된다.
본 발명의 실시 예에 따른 액정표시패널의 하부기판(101) 위에는 상부기판(111)과의 합착 시에 패턴 스페이서(113)와 대응되는 소정의 위치에 더미 소스/드레인전극패턴(135) 및 더미 반도체패턴(147)이 형성된다. 이 때, 더미 소스/드레인전극패턴(135) 및 더미 반도체패턴(147)은 도 4에 도시된 바와 같이 그 형성되는 폭이 패턴 스페이서(113)의 폭보다 작게 형성된다. 이는, 패턴 스페이서(113)와 더미 소스/드레인전극패턴(135) 및 더미 반도체패턴(147)이 서로 접촉됨으로 인하여 발생하는 마찰력을 줄이기 위함이다.
더미 소스/드레인전극패턴(135) 및 더미 반도체패턴(147)이 형성되는 하부기판(101)의 소정의 위치는 도 4에 도시된 바와 같이 주로 서로 인접하게 형성되는 2 개의 패턴 스페이서(113) 중 어느 하나의 패턴 스페이서(113)와 합착되는 위치이며, 서로 인접하게 형성되는 3개 이상의 패턴 스페이서(113) 중 어느 하나의 패턴 스페이서(113)와 합착되는 위치이어도 무방하다.
이와 같이 본 발명의 액정표시패널은 서로 인접하게 형성되는 2개의 패턴 스페이서(113) 중 어느 하나의 패턴 스페이서(113)와 더미 소스/드레인전극패턴(135) 및 더미 반도체패턴(147)에 의해 칼라필터 기판과 TFT 기판의 셀 갭이 유지된다. 이 결과, 액정표시패널의 특정 부분에 외부로부터 압력이 가해지는 경우 그 아래에 더미 소스/드레인전극패턴(135) 및 더미 반도체패턴(147)이 형성되지 않은 패턴 스페이서(113)가 외부 압력을 흡수하므로 인하여 본 발명의 액정표시패널은 액정(116)의 배열 변형을 방지 액정표시패널에 나타나는 터치 불량을 방지할 수 있다.
또한, 패턴 스페이서(113)가 상부기판(111) 위에 도포되는 편차로 인하여 액정표시패널의 전영역에서 불균일하게 형성되는 경우 더미 소스/드레인전극패턴(135) 및 더미 반도체패턴(147)은 액정(116)이 중력에 의하여 액정표시패널의 하부로 이동하는 것을 방지하여 액정표시패널에 나타나는 중력 불량을 방지할 수 있다.
이하, 4 마스크 공정을 이용한 본 발명의 TFT 기판의 제조방법을 도 6a 내지 6d를 참조하여 설명하면 다음과 같다.
도 6a를 참조하면, 제1 마스크 공정을 이용하여 하부기판(101) 위에 게이트라인(102) 및 게이트전극(132)이 형성된다.
이를 상세히 설명하면, 하부기판(102) 위에 스퍼터링 방법 등의 증착방법을 통해 게이트금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리소그래피 공 정과 식각공정으로 게이트금속층이 패터닝됨으로써 게이트라인(102) 및 게이트전극(132)이 형성된다. 게이트금속층의 재료로는 알루미늄(Al), 알루미늄/네오듐(Al/Nd)을 포함하는 알루미늄계 금속 등이 이용된다.
이어, 게이트라인(102) 및 게이트전극(132)이 형성된 하부기판(102) 위에 게이트 절연막(106)이 전면도포된다. 그리고, 제2 마스크 공정을 이용하여 도 6b에 도시된 바와 같이 게이트 절연막(106) 위에 활성층(138), 오믹 접촉층(140), 데이터라인(미도시), 소스전극(134) 및 드레인전극(136)과, 더미 소스/드레인전극패턴(135) 및 더미 반도체패턴(147)이 형성된다.
이를 상세히 설명하면, 게이트 절연막(106) 위에 PECVD, 스퍼터링 등의 증착방법을 통해 제1 반도체층, 제2 반도체층, 그리고 소스/드레인금속층이 순차적으로 증착된다. 그 다음, 소스/드레인금속층 위에 포토레지스트막을 형성한 후 부분 노광 제2 마스크가 하부기판(101) 상부에 정렬된다. 제2 마스크를 이용하여 포토레지스트막을 노광한 후 현상함으로써 제2 마스크의 차단부와 부분 노광부에 대응하여 차단영역과 부분 노광영역에서 단차를 갖는 포토레지스트 패턴이 형성된다. 즉, 부분 노광영역에 형성된 포토레지스트 패턴은 차단영역에서 형성된 제1 높이를 갖는 포토레지스트 패턴보다 낮은 제2 높이를 갖게 된다.
이러한 포토레지스트 패턴을 마스크로 이용한 습식 식각공정으로 소스/드레인금속층이 패터닝됨으로써 데이터라인과, 데이터라인과 접속되는 소스전극(134) 및 드레인전극(136)과 더미 소스/드레인금속패턴(135)이 형성된다.
그리고, 포토레지스트 패턴을 마스크로 이용한 건식 식각공정으로 제1 및 제 2 반도체층이 패터닝됨으로써 오믹 접촉층(140) 및 활성층(138)과 더미 반도체패턴(147)이 형성된다. 이어서, 산소(O2) 플라즈마를 이용한 애싱(Ashing) 공정으로 부분 노광영역에 제2 높이를 갖는 포토레지스트 패턴은 제거되고, 차단영역에 제1 높이를 갖는 포토레지스트 패턴은 높이가 낮아진 상태가 된다. 이러한 포토레지스트 패턴을 이용한 식각공정으로 부분 노광영역 즉, TFT의 채널부에 형성된 소스/드레인금속층과 오믹 접촉층(140)이 제거되어 채널부의 활성층(138)이 노출되어 소스전극(134)과 드레인전극(136)이 분리되며, 이와 동시에 더미 소스/드레인전극패턴(135)이 더미 반도체패턴(147) 위에 형성된다.
여기서, 제1 반도체층으로는 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체층으로는 N형 또는 P형의 불순물이 도핑된 비정질실리콘이 이용된다. 또한, 소스/드레인금속층의 재료로는 몰리브덴(Mo), 구리(Gu) 등과 같은 금속이 이용된다.
이어서, 소스전극(134) 및 드레인전극(136)이 형성된 하부기판(101) 위에 무기 절연물질 또는 유기절연물질이 전면 형성됨으로써 도 6c에 도시된 바와 같이 보호막(150)이 형성된다. 이 보호막(150)과 게이트 절연막(112)이 제3 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝됨으로써 드레인전극(136)을 노출시키는 컨택홀(148)이 형성된다.
이후, 보호막(150)이 형성된 하부기판(102) 위에는 도 6d에 도시된 바와 같이 화소전극(122)이 형성된다.
이를 상세히 하면, 보호막(150)이 형성된 하부기판(101) 위에 스퍼터링 등의 증착방법으로 투명금속막과 포토레지스트막이 형성되며 이어서, 제4 마스크를 이용하여 화소전극(122)을 형성한다. 화소전극(122)은 컨택홀(148)을 통하여 노출된 드레인전극(136)과 접촉된다. 투명금속막의 재료로는 인듐 틴 옥사이드(Induim Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드 (Induim Tin Zinc Oxide : ITZO) 및 인듐 징크 옥사이드(Induim Zinc Oxide : IZO) 중 어느 하나가 이용된다.
그러나, 이러한 4 마스크 공정을 이용한 TFT 기판의 형성 시 더미 소스/드레인전극패턴(135)에는 도 7에 도시된 바와 같이 그 외곽부에서 패터닝 불량이 빈번히 발생한다.
이하, 도 8a 내지 도 8e를 참조하여 더미 소스/드레인전극패턴(135)의 패터닝 불량이 나타나는 이유를 설명하면 다음과 같다.
도 8a를 참조하면, 게이트 절연막(106)이 형성된 하부기판(101) 위에 PECVD, 스퍼터링 등의 증착방법을 통해 제1 반도체층(138a), 제2 반도체층(140a), 그리고 소스/드레인금속층(135a)이 순차적으로 증착된다. 그 다음, 소스/드레인금속층(135a) 위에 포토레지스트막을 형성한 다음 부분 노광 제2 마스크가 하부기판(101) 상부에 정렬되고 제2 마스크를 이용하여 포토레지스트막을 노광한 후 현상함으로써 제2 마스크의 차단부와 부분 노광부에 대응하여 차단영역과 부분 노광영역에서 단차를 갖는 포토레지스트 패턴(160)이 형성된다. 이 때, 부분 노광영역에 형성된 포토레지스트 패턴(160)은 차단영역에서 형성된 제1 높이(h1)를 갖는 포토레지스트 패턴(160)보다 낮은 제2 높이(h2)를 갖게 된다. 여기서, 포토레지스트 패턴(160)은 더미 소스/드레인전극패턴(135)이 형성되는 위치에서는 제1 높이(h1)를 가지도록 형성되며, 더미 반도체패턴(147)이 형성되는 위치에서는 제2 높이(h2)를 가지도록 형성된다.
이어, 포토레지스트 패턴(160)을 마스크로 이용한 습식 식각공정으로 소스/드레인금속층이 패터닝됨으로써 도 8b에 도시된 바와 같이 데이터라인과, 데이터라인과 접속되는 소스전극(134) 및 드레인전극(136)과, 더미 소스/드레인전극패턴(135)이 형성되고, 포토레지스트 패턴(160)을 마스크로 이용한 건식 식각공정으로 제1 및 제2 반도체층(138a, 140a)이 패터닝됨으로써 도 8c에 도시된 바와 같이 오믹 접촉층(140) 및 활성층(138)과 더미 반도체패턴(147)이 형성된다.
이어서, 도 8d를 참조하면 산소(O2) 플라즈마를 이용한 애싱(Ashing)공정으로 부분 노광영역에 제2 높이(h2)를 갖는 포토레지스트 패턴은 제거되고, 차단영역에 제1 높이(h1)를 갖는 포토레지스트 패턴은 높이가 낮아진 상태가 된다.
그런 다음, 도 8e에 도시된 바와 같이 포토레지스트 패턴(160)을 이용한 애싱공정으로 부분 노광영역 즉, TFT의 채널부에 형성된 소스/드레인금속층(135a)과 오믹 접촉층(140)이 제거되며, 이와 동시에 더미 소스/드레인전극패턴(135)이 형성된다.
그러나, 이러한 액정표시패널의 더미 소스/드레인전극패턴(135)에는 노광 및 현상공정과, 산소(O2) 플라즈마를 이용한 애싱(Ashing)공정 등을 포함하는 포토리쏘 그래피 공정에 의한 패터닝 불량이 빈번히 발생하며 이로 인하여 도 7과 같은 더미 소스/드레인금속패턴(135)의 유실이 발생되며, 이 결과 액정표시패널의 셀 갭의 균일성이 저하된다.
이는 더미 소스/드레인금속패턴(135)을 형성하기 위한 포토레지스트 패턴(160)의 형상이 사각형으로 패터닝됨에 따라 나타나는 현상으로 특히, 이러한 더미 소스/드레인금속패턴(135)의 유실은 사각형의 포토레지스트 패턴(160)의 모서리부분에서 주로 발생된다.
따라서, 본 발명의 실시 예에 따른 액정표시패널은 도 9에 도시된 바와 같이 더미 소스/드레인금속패턴(135)을 사각형이 아니 원형으로 형성한다.
즉, 더미 소스/드레인금속패턴(135)을 형성하기 위한 포토레지스트 패턴을 원형으로 형성하여 노광 및 현상공정과, 산소(O2) 플라즈마를 이용한 애싱(Ashing)공정을 포함하는 포토리쏘그래피 공정에서 더미 소스/드레인금속패턴(135)의 모서리 부분이 유실되는 것을 방지하며, 이로 인하여 액정표시패널의 셀 갭의 균일성을 향상시킬 수 있다.
또한, 본 발명의 실시 예에 따른 액정표시패널은 도 10에 도시된 바와 같이 더미 소스/드레인금속패턴(135) 및 더미 반도체패턴(147)을 모두 원형으로 형성한다. 이에 따라, 본 발명의 실시 예에 따른 액정표시패널은 노광 및 현상공정과, 산소(O2) 플라즈마를 이용한 애싱공정을 포함하는 포토리쏘그래피 공정에서 더미 소스/드레인금속패턴(135) 및 더미 반도체패턴(147)의 모서리 부분이 유실되는 것을 방지할 수 있으며, 이로 인하여 액정표시패널의 셀 갭의 균일성을 더욱 향상시킬 수 있다.
본 발명의 실시 예에 따른 액정표시패널의 제조방법은 전술한 4 마스크를 이용한 TFT 기판의 제조방법에서 더미 소스/드레인전극패턴(135) 및 더미 반도체패턴(147)를 형성하는 포토레지스트 패턴(160)을 원형으로 형성하는 것을 제외하고는 동일하므로 이에 대한 상세한 설명은 생략하기로 한다.
상술한 바와 같이, 본 발명의 실시 예에 따른 액정표시패널 및 그 제조방법은 패턴 스페이서와 함께 액정표시패널의 셀 갭을 유지하는 더미 소스/드레인금속패턴 및 더미 반도체패턴을 사각형이 아니 원형으로 형성함으로써 노광 및 현상공정과, 산소(O2) 플라즈마를 이용한 애싱공정을 포함하는 포토리쏘그래피 공정에서 더미 소스/드레인금속패턴 및 더미 반도체패턴의 모서리 부분이 유실되는 것을 방지하며, 이로 인하여 액정표시패널의 셀 갭의 균일성을 향상시킬 수 있다. 이에 따라 액정표시패널의 수율을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (17)

  1. 상부기판과;
    상기 상부기판과 대향되며 서로 교차되는 데이터라인 및 게이트라인, 상기 데이터라인 및 게이트라인의 교차로 마련되는 화소영역에 형성된 화소전극, 상기 데이터라인에 접속되는 소스전극, 상기 게이트라인에 접속되는 게이트전극 및 상기 화소전극에 접속되는 드레인전극, 상기 게이트라인 위에 형성되는 더미 소스/드레인전극패턴을 가지는 하부기판과;
    상기 상부기판과 상기 하부기판 사이의 갭을 유지하며 상기 더미 소스/드레인전극패턴 위에 위치하는 제1 패턴 스페이서와;
    상기 상부기판과 상기 하부기판 사이에 위치하는 제2 패턴 스페이서를 구비하며,
    상기 더미 소스/드레인전극패턴은 그 평면 형상이 원형인 것을 특징으로 하는 액정표시패널.
  2. 제 1 항에 있어서,
    상기 더미 소스/드레인전극패턴은 상기 소스전극 및 상기 드레인전극과 동일물질인 것을 특징으로 하는 액정표시장치.
  3. 제 1 항에 있어서,
    상기 더미 소스/드레인전극패턴의 폭은 상기 제1 패턴 스페이서의 폭보다 작은 것을 특징으로 하는 액정표시패널.
  4. 제 1 항에 있어서,
    상기 소스전극 및 상기 드레인전극 아래에 형성되는 활성층 및 오믹 접촉층과;
    상기 활성층 및 오믹 접촉층과 동일물질로 상기 더미 소스/드레인전극패턴 아래에 형성되는 더미 반도체패턴을 더 구비하며,
    상기 더미 반도체패턴은 그 평면 형상이 원형인 것을 특징으로 하는 액정표시패널.
  5. 제 4 항에 있어서,
    상기 더미 반도체패턴의 폭은 상기 제1 패턴 스페이서의 폭보다 작은 것을 특징으로 하는 액정표시패널.
  6. 제 1 항에 있어서,
    상기 제1 및 제2 패턴 스페이서는 서로 인접하게 위치하는 것을 특징으로 하는 액정표시패널.
  7. 제 6 항에 있어서,
    상기 제1 및 제2 패턴 스페이서는 서로 교번적으로 위치하는 것을 특징으로 하는 액정표시패널.
  8. 제 6 항에 있어서,
    상기 제1 패턴 스페이서와 제1 패턴 스페이서 사이에는 적어도 2개 이상의 상기 제2 패턴 스페이서가 위치하는 것을 특징으로 하는 액정표시패널.
  9. 게이트라인 및 상기 게이트라인과 접속되는 게이트전극을 형성하는 단계와;
    상기 게이트라인과 교차되는 데이터라인, 상기 데이터라인에 접속되는 소스전극, 상기 게이트라인과 데이터라인의 교차로 마련되는 화소영역에 형성될 화소전극에 접속되는 드레인전극, 상기 게이트라인 위에 더미 소스/드레인전극패턴을 형성하는 단계와;
    상기 화소영역에 상기 화소전극을 형성하여 하부기판을 마련하는 단계와;
    상기 하부기판과 대향되며 상기 하부기판과의 갭을 유지함과 아울러 상기 하부기판의 상기 더미 소스/드레인전극패턴 위에 위치하는 제1 패턴 스페이서 및 상기 게이트라인 위에 위치하는 제2 패턴 스페이서를 가지는 상부기판을 마련하는 단계를 포함하며,
    상기 더미 소스/드레인전극패턴은 그 평면 형상이 원형으로 형성되는 것을 특징으로 하는 액정표시패널의 제조방법.
  10. 제 9 항에 있어서,
    상기 게이트라인 위에 상기 더미 소스/드레인전극패턴을 형성하는 단계는,
    상기 게이트라인 위에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에 소스/드레인전극층을 도포하는 단계와;
    상기 소스/드레인전극층 위에 상기 더미 소스/드레인전극패턴이 형성될 위치에 평면 형상이 원형인 포토레지스트패턴을 형성하는 단계와;
    상기 평면 형상이 원형인 포토레지스트패턴을 마스크로 상기 더미 소스/드레인전극패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  11. 제 9 항에 있어서,
    상기 더미 소스/드레인전극패턴은 상기 제1 패턴 스페이서의 폭보다 작은 폭을 가지도록 형성되는 것을 특징으로 하는 액정표시패널의 제조방법.
  12. 제 9 항에 있어서,
    상기 소스전극 및 상기 드레인전극 아래에 활성층 및 오믹 접촉층을 형성하는 단계와;
    상기 활성층 및 오믹 접촉층과 동일공정으로 상기 더미 소스/드레인전극패턴 아래에 더미 반도체패턴을 형성하는 단계를 더 포함하며,
    상기 더미 반도체패턴은 그 평면 형상이 원형으로 형성되는 것을 특징으로 하는 액정표시패널의 제조방법.
  13. 제 12 항에 있어서,
    상기 더미 반도체패턴을 형성하는 단계는,
    상기 게이트라인 위에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에 반도체층을 도포하는 단계와;
    상기 반도체층 위에 상기 더미 반도체패턴이 형성될 위치에 평면 형상이 원형인 포토레지스트패턴을 형성하는 단계와;
    상기 평면 형상이 원형인 포토레지스트패턴을 마스크로 상기 더미 반도체패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  14. 제 13 항에 있어서,
    상기 더미 반도체패턴은 상기 제1 패턴 스페이서의 폭보다 작은 폭을 가지도록 형성되는 것을 특징으로 하는 액정표시패널의 제조방법.
  15. 제 9 항에 있어서,
    상기 제1 및 제2 패턴 스페이서는 서로 인접하게 위치하는 것을 특징으로 하는 액정표시패널의 제조방법.
  16. 제 15 항에 있어서,
    상기 제1 및 제2 패턴 스페이서는 서로 교번적으로 위치하는 것을 특징으로 하는 액정표시패널의 제조방법.
  17. 제 15 항에 있어서,
    상기 제1 패턴 스페이서와 제1 패턴 스페이서 사이에는 적어도 2개 이상의 상기 제2 패턴 스페이서가 위치하는 것을 특징으로 하는 액정표시패널의 제조방법.
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