KR20060130882A - 액정표시장치 - Google Patents

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Abstract

킥백전압을 보상한 액정표시장치가 개시된다.
본 발명은 화소마다 대칭으로 배열된 제1 및 제2 화소전극이 형성되고, 박막트랜지스터는 이웃하는 화소의 각 화소전극에 동시에 연결된다.
따라서, 본 발명은 각 화소마다 제1 및 제2 화소전극이 구비됨으로써 킥백전압이 보상되어 화질을 향상시킬 수 있고, 단일 박막트랜지스터를 이용하여 복수의 화소를 구동함으로써 박막트랜지스터의 개수를 줄여 비용을 절감할 수 있다.
액정표시장치, 킥백전압, 박막트랜지스터, 화소전극, 대칭

Description

액정표시장치{Liquid crystal display device}
도 1은 종래의 액정표시장치에서 단위 화소에 대한 등가회로.
도 2는 킥백전압에 의한 전압 왜곡을 나타낸 도면.
도 3은 본 발명의 액정표시장치에서 단위 화소의 등가 회로도.
도 4는 도 3의 액정표시장치의 단위 화소를 m×n개로 확대시킨 등가 회로도.
도 5a 및 도 5b는 도 3의 액정표시장치를 구동하기 위한 게이트 전압을 나타낸 파형도.
도 6a 및 도 6b는 본 발명의 제1 실시예에 따른 액정표시장치의 평면도 및 단면도.
도 7은 본 발명의 제2 실시예에 따른 액정표시장치의 등가 회로도.
도 8a 및 도 8b는 본 발명의 제2 실시예에 따른 액정표시장치의 일 평면도 및 단면도.
도 9a 및 도 9b는 본 발명의 제2 실시예에 따른 액정표시장치의 다른 평면도 및 단면도.
도 10은 본 발명의 제3 실시예에 따른 액정표시장치의 등가 회로도.
도 11a 및 도 11b는 본 발명의 제3 실시예에 따른 액정표시장치의 평면도 및 단면도.
본 발명은 액정표시장치에 관한 것으로, 특히 킥백전압을 보상하는 액정표시장치에 관한 것이다.
액정표시장치는 두 기판 사이에 주입되어 있는 이방성 유전율을 갖는 액정 물질에 전계를 인가하고, 이 전계의 세기를 조절하여 기판에 투과되는 빛의 양을 조절함으로써, 원하는 화상을 얻는 표시장치이다.
이러한 액정표시장치의 기판 상에는 서로 평행한 복수의 게이트라인과 이 게이트라인에 절연되어 교차하는 복수의 데이터라인이 형성되며, 이들 게이트라인과 데이터라인에 의해 하나의 화소가 정의된다. 각 화소의 게이트라인과 데이터라인이 교차하는 부분에는 박막트랜지스터(TFT)가 형성된다.
도 1은 종래의 액정표시장치에서 단위 화소에 대한 등가회로를 나타낸다.
도 1에 도시한 바와 같이, 박막트랜지스터(10)의 게이트 전극, 소오스 전극, 드레인 전극은 각각 게이트라인, 데이터라인, 화소 전극(P)에 연결된다. 화소 전극(P)과 공통 전극(Com)사이에는 액정 물질이 형성되는데 이를 등가적으로 액정용량(Clc)으로 나타내었다. 또한 화소 전극(P)과 공통 전극(Com) 사이에는 보조 용량(Cst)이 형성되며, 게이트 전극과 드레인 전극 사이에는 오정렬(misalignment)등에 기인한 기생 용량(Cgd)이 생긴다.
이와 같은 액정표시장치의 동작을 설명하면 다음과 같다.
먼저, 도 2에 도시된 바와 같이, 표시하고자 하는 게이트라인에 연결된 게이트 전극에 게이트 하이 전압을 인가하여 박막트랜지스터(10)를 도통시킨 후에, 화상 신호를 나타내는 데이터 전압(Vd+)을 소오스 전극에 인가하여 이 데이터 전압을 드레인 전극에 인가하도록 한다.
그러면, 상기 데이터 전압(Vd+)은 화소 전극(P)을 통해 각각 액정 용량(Clc)과 보조 용량(Cst)에 인가되고, 화소 전극(P)과 공통 전극(Com)의 전위차에 의해 전계가 형성된다. 액정 물질에 동일 방향의 전계가 계속해서 인가되면 액정이 열화되기 때문에, 액정표시장치에서는 액정의 열화를 방지하기 위해 화상 신호를 공통 전압(Vcom)에 대해 양 및 음으로 반복되도록 구동한다.
한편, 박막트랜지스터(10)가 도통된 경우에 액정 용량(Clc) 및 보조 용량(Cst)에 인가된 전압은 박막트랜지스터(10)가 오프 상태로 된 후에도 계속 지속되어야 하나, 게이트 전극과 드레인 전극 사이에 존재하는 기생 용량(Cgd) 때문에, 화소 전극(P)에 인가된 전압에 왜곡이 발생하게 된다. 이와 같이 왜곡된 전압을 킥백전압(kick-back, ΔV)이라 하는데, 이 킥백전압(ΔV)은 하기의 수학식 1로 표현된다.
Figure 112005030454779-PAT00001
여기서, ΔVg는 게이트 전압의 변화량, 즉 게이트 하이 전압과 게이트 로우 전압 간의 차이값(Vgon-Vgoff )을 의미한다.
이 전압 왜곡은 데이터 전압(Vd)의 극성에 관계없이 항상 화소 전극(P)의 전압을 끌어내리는 방향으로 작용하게 된다.
도 2에 점선으로 도시한 바와 같이, 이상적인 액정표시장치에서는 게이트 하이 전압(Vgon)일 때 데이터 전압(Vd)이 화소 전극(P)에 인가되어 게이트 전압(Vg)이 오프로 되는 경우에도 상기 데이터 전압(Vd)을 유지한다. 하지만, 실제 액정표시장치에서는 도 2의 실선으로 도시한 바와 같이, 게이트 전압(Vg)이 온에서 오프로 변경된 부분에서는 기생용량(Cgd)으로 인해 화소 전극의 전압(Vp)이 킥백전압(ΔV) 만큼 강하된다.
따라서, 액정의 각 셀 구동시에 인가되는 최대 데이터 전압은 액정 셀의 동작 범위보다 높은 전압이 필요하며, 반전 구동시에 홀수 프레임에서 인가된 액정 전압과 동일한 크기의 액정 전압이 짝수 프레임에서도 인가되기 위해서는 박막트랜지스터의 기생 용량(Cgd)에 의한 킥백 효과를 고려한 공통 전압(Vcom)을 공통 전극에 인가하여야 한다. 이와 같이 공통 전압 조절을 통해 킥백전압을 일정 정도 보상할 수 있다.
하지만, 종래의 액정표시장치는 각 셀의 기생 용량(Cgd)이 동일하게 유지되도록 설계를 최적화하기가 어려우므로 각 셀의 킥백전압(ΔV)이 상이해진다. 이와 같이, 액정 패널 전체에 걸쳐서 각 셀에 대해 서로 상이한 킥백전압이 발생하기 때문에, 공통 전압이 일정하게 인가되어도 이 공통 전압이 화소 전압의 중심 값으로 유지되지 않아서 프레임 단위로 화소에 충전되는 전압의 값이 달라지고 그에 따라 플리커 현상이 발생하게 된다. 이러한 현상은 액정 표시 장치의 화면이 대형화되어 게이트라인이 길어짐에 따라 더욱 더 문제로 된다.
또한, 종래의 액정표시장치는 이러한 킥백전압으로 인해 잔상이나 얼룩 등이 발생할 수도 있다.
본 발명은 킥백전압을 보상한 새로운 전극 구조를 갖는 액정표시장치를 제공함에 그 목적이 있다.
본 발명의 다른 목적은 박막트랜지스터의 개수를 줄일 수 있는 액정표시장치를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따르면, 액정표시장치는, 화상을 표시하기 위해 매트릭스 형태로 배열된 복수의 화소로 이루어지고, 상기 화소 각각은, 제1 방향으로 배열된 게이트라인; 상기 게이트라인에 수직인 제2 방향으로 배열된 데이터라인; 복수의 화소전극 바를 갖는 제1 화소전극; 및 제1 화소전극의 화소전극 바와 교대로 배열된 제2 화소전극을 포함하고, 상기 게이트라인과 상기 데이터라인에 박막트랜지스터가 연결되고, 상기 박막트랜지스터는 상기 제2 방향으로 인접하는 화소의 제1 및 제2 화소전극에 동시에 연결된다.
본 발명의 제2 실시예에 따르면, 액정표시장치는, 화상을 표시하기 위해 매트릭스 형태로 배열된 복수의 화소로 이루어지고, 상기 화소 각각은, 제1 방향으로 배열된 게이트라인; 상기 게이트라인에 수직인 제2 방향으로 배열된 데이터라인; 복수의 화소전극 바를 갖는 제1 화소전극; 및 제1 화소전극의 화소전극 바와 교대로 배열된 제2 화소전극을 포함하고, 상기 게이트라인과 상기 데이터라인에 박막트랜지스터가 연결되고, 상기 박막트랜지스터는 상기 제1 방향으로 인접하는 화소의 제1 및 제2 화소전극에 동시에 연결된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3은 본 발명의 제1 실시예에 따른 액정표시장치에서 단위 화소의 등가 회로도를 나타낸다.
도 3에 도시된 바와 같이, 제1 및 제2 게이트라인(GL1, GL2)이 제1 방향(예컨대, 가로 방향)으로 서로 간에 소정 간격 이격되어 평행하게 배열된다. 제1 및 제2 데이터라인(DL1, DL2)이 제2 방향(예컨대, 세로 방향)으로 서로 간에 소정 간격 이격되어 평행하게 배열된다.
상기 제1 및 제2 게이트라인(GL1, GL2)과 상기 제1 및 제2 데이터라인(DL1, DL2)에 의해 단위 화소가 정의된다.
상기 단위 화소는 쌍으로 구비된 2개의 박막트랜지스터(20, 30)에 의해 구동된다. 제1 박막트랜지스터(20)는 게이트전극이 제1 게이트라인(GL1)에 연결되고 소오스전극이 제1 데이터라인(DL1)에 연결되며 드레인전극이 제1 화소전극(22)에 연결된다. 제2 박막트랜지스터(30)는 게이트전극이 제2 게이트라인(GL2)에 연결되고 소오스전극이 제2 데이터라인(DL2)에 연결되며 드레인전극이 제2 화소전극(32)에 연결된다. 상기 제1 및 제2 화소전극(22, 32)은 동일 평면상에 형성된다.
이때, 제1 및 제2 박막트랜지스터(20, 30) 및 제1 및 제2 화소전극(22, 32)이 각각 서로 간에 대칭적으로 배열된다. 이와 같이 대칭적으로 배열된 제1 및 제2 박막트랜지스터(20, 30) 및 제1 및 제2 화소전극(22, 32)으로 인해 기생용량, 보조 용량 및 액정 용량 또한 서로 동일한 값을 가지게 된다(Cgd1=Cgd2, Cst1=Cst2, Clc1=Clc2).
이와 같이 구성된 단위 화소를 구동하기 위해서는 제1 게이트라인(GL1)과 제2 게이트라인(GL2)이 동시에 활성화되어야 한다.
이를 위해 도 5a에 도시된 바와 같이, 제1 게이트라인(GL1)으로 인가된 제1 게이트전압(Vg1)과 제2 게이트라인(GL2)으로 인가된 제2 게이트전압(Vg2)은 각각 프레임당 2개의 하이 레벨 신호로 생성된다. 여기서, 상기 제1 게이트전압(Vg1)의 후단 하이 레벨 신호와 상기 제2 게이트전압(Vg2)의 전단 하이 레벨 신호는 소정 구간 오버랩된다. 바람직하게는 상기 제1 게이트전압(Vg1)의 후단 하이 레벨 신호와 상기 제2 게이트전압(Vg2)의 전단 하이 레벨 신호는 서로 동일한 폭을 갖는다.
도 5b에 도시된 바와 같이, 제1 게이트라인(GL1)으로 인가된 제1 게이트전압(Vg1)과 제2 게이트라인(GL2)으로 인가된 제2 게이트전압(Vg2)은 각각 프레임당 1개의 하이 레벨 신호가 생성된다. 이러한 경우, 제2 게이트전압(Vg2)은 제1 게이트전압(Vg1)의 하이 레벨 신호 구간의 일부분과 소정 구간 오버랩되도록 생성된다. 예를 들어, 상기 제2 게이트전압(Vg2)의 전단 하이 레벨 신호 구간은 상기 제1 게 이트전압(Vg1)의 후단 하이 레벨 신호 구간과 오버랩되는 것이 바람직하다.
따라서, 제1 게이트전압(Vg1)과 제2 게이트전압(Vg2)에 의해 동시에 제1 및 제2 박막트랜지스터(20, 30)가 턴-온된다. 제1 데이터라인(DL1)으로 입력된 제1 데이터 전압이 상기 제1 박막트랜지스터(20)를 경유하여 제1 화소전극(22)으로 인가된다. 제2 데이터라인(DL2)으로 입력된 제2 데이터 전압이 상기 제2 박막트랜지스터(30)를 경유하여 제2 화소전극(32)으로 인가된다.
그러므로, 상기 제1 화소전극(22)으로 인가된 제1 데이터 전압과 상기 제2 화소전극(32)으로 인가된 제2 데이터 전압 간의 전위차에 의해 전계가 발생되고, 이러한 전계에 의해 액정 분자가 변위되어 원하는 화상을 얻을 수 있다.
종래의 일반적인 액정표시장치에서는 단위 화소에서 데이터 전압과 공통전압 사이의 전위차에 의해 화상이 표시되는데 반해, 본 발명에서는 단위 화소당 구비된 제1 화소전극(22)과 제2 화소전극(32)으로 제1 및 제2 데이터 전압이 인가되고, 이들 데이터 전압들 간의 차이값에 의해 화상이 표시된다.
한편, 상기 제1 데이터라인(DL1)으로 입력된 제1 데이터 전압은 제1 게이트전압(Vg1)이 하이 레벨에서 로우 레벨로 변경되는 지점에서 제1 박막트랜지스터(20)의 게이트전극과 드레인전극 간의 제1 기생용량(Cgd1)으로 인한 제1 킥백전압(ΔV1)마큼 강하되어 제1 화소전압(Vp1)이 된다. 마찬가지로, 상기 제2 데이터라인(DL2)으로 입력된 제2 데이터 전압은 제2 게이트전압(Vg2)이 하이 레벨에서 로우 레벨로 변경되는 지점에서 제2 박막트랜지스터(20)의 게이트전극과 드레인전극 간의 제2 기생용량(Cgd2)으로 인한 제2 킥백전압(ΔV2)만큼 강하되어 제2 화소전압 (Vp2)이 된다.
이때, 제1 및 제2 킥백전압(ΔV1, ΔV2)은 하기의 수학식 2 및 3으로 표현된다.
Figure 112005030454779-PAT00002
Figure 112005030454779-PAT00003
앞서 설명한 바와 같이, 단위 화소 내의 제1 및 제2 박막트랜지스터(20, 30) 및 제1 및 제2 화소전극(22, 32)이 서로 대칭적으로 배열됨으로 인해 기생용량, 보조 용량 및 액정 용량이 서로 동일한 값을 가지고(Cgd1=Cgd2, Cst1=Cst2, Clc1=Clc2) 또한 제1 및 제2 게이트 전압의 변화량이 동일하므로(ΔVg1=ΔVg2), 제1 및 제2 킥백전압은 서로 동일한 값을 갖는다(ΔV1=ΔV2).
따라서, 실질적으로 액정에 인가된 액정 전압(Vlc)은 제 1 및 제2 킥백전압의 차이(ΔV1-ΔV2)에 의해 결정되므로, 제로(0)값을 갖는다. 그러므로, 킥백전압이 보상됨으로 인해 플리커, 잔상이나 얼룩이 발생되지 않게 되어 화질을 향상시킬 수 있다.
도 4는 도 3의 액정표시장치의 단위 화소를 m×n개로 확대시킨 등가 회로도를 나타낸다.
도 4에 도시된 바와 같이, 하나의 게이트라인(GL2)에는 인접하는 화소들(P1, P2)에 구비된 박막트랜지스터들(20, 30) 각각의 게이트전극이 연결된다. 마찬가지로, 하나의 데이터라인(DL2)에는 인접하는 화소들(P1, P3)에 구비된 박막트랜지스터들(20, 30) 각각의 소오스전극이 연결된다.
따라서, m×n개의 단위 화소 각각에는 인접하는 제1 및 제2 게이트라인(GL1, GL2)과 이러한 게이트라인들(GL1, GL2)에 수직으로 교차된 제1 및 제2 데이터라인(DL1, DL2)이 배열되고, 상기 제1 게이트라인(GL1)과 상기 제1 데이터라인(DL1)에 연결된 제1 박막트랜지스터(20)와 상기 제2 게이트라인(GL2)과 상기 제2 데이터라인(DL2)에 연결된 제2 박막트랜지스터(30)가 서로 대칭적으로 배열되고, 상기 제1 박막트랜지스터(20)에 연결된 제1 화소전극(22)과 상기 제2 박막트랜지스터(30)에 연결된 제2 화소전극(32)이 서로 대칭적으로 배열되어 형성된다.
이러한 경우, 인접하는 제1 및 제2 게이트라인(GL1, GL2)으로 동시에 인가된 하이 레벨 신호에 의해 제1 및 제2 박막트랜지스터(20, 30)가 턴-온된다. 따라서, 상기 제1 박막트랜지스터(20)를 경유하여 제1 화소전극(22)으로 제1 데이터 전압이 인가되고 상기 제2 박막트랜지스터(30)를 경유하여 제2 화소전극(32)으로 제2 데이터 전압이 인가된다. 이때, 단위 화소별로 제1 및 제2 박막트랜지스터(20, 30) 그리고 제1 및 제2 화소전극(22, 32)이 서로 대칭적으로 배열됨으로 인해 제1 및 제2 킥백전압이 동일한 값(ΔV1=ΔV2)을 가지게 되어 제1 및 제2 킥백전압(ΔV1, ΔV2)이 서로 상쇄됨으로써, 실질적으로 액정에 인가된 액정 전압(Vlc)은 제1 및 제2 킥백전압(ΔV1, ΔV2)에 관계없이 제1 및 제2 데이터 전압 간의 전위차로 결정된다. 따라서, 킥백전압에 관계없이 원하는 화상을 정확하게 얻을 수 있어 화질을 향상시 킬 수 있다.
이하에서 이상에서 살펴본 본 발명의 액정표시장치를 실질적인 배치 도면을 참조하여 설명한다.
도 6a 및 도 6b는 본 발명의 제1 실시예에 따른 액정표시장치의 평면도 및 단면도를 나타낸다.
도 6a에 도시된 바와 같이, 복수의 게이트라인(24 내지 26)이 가로 방향을 따라 일정 간격 이격되도록 평행하게 배열된다. 복수의 데이터라인(27 내지 29)이 상기 게이트라인(24 내지 26)에 수직인 세로 방향을 따라 일정 간격 이격되도록 평행하게 배열된다. 상기 게이트라인(24 내지 26)과 상기 데이터라인(27 내지 29)에 의해 단위 화소(P)가 정의된다.
상기 단위 화소(P)에는 인접하는 2개의 게이트라인(24, 25)과 인접하는 2개의 데이터라인(27, 28)에 연결된 2개의 박막트랜지스터(20, 30)가 구비된다. 예컨대, 제1 박막트랜지스터(20)에는 제1 게이트라인(24)과 제1 데이터라인(27)이 연결되고, 제2 박막트랜지스터(30)에는 제2 게이트라인(25)과 제2 데이터라인(28)이 연결될 수 있다. 또는 상기 제1 박막트랜지스터(20)에는 제1 게이트라인(24)과 제2 데이터라인(28)이 연결되고, 제2 박막트랜지스터(30)에는 제2 게이트라인(25)과 제1 데이터라인(27)이 연결될 수 있다.
제1 화소전극(22)은 일측이 상기 제1 박막트랜지스터(20)에 연결되고 타측으로 세로 방향으로 돌출된 복수의 화소전극 바들(22a)이 일체로 형성된다. 제2 화소전극(32)은 일측이 상기 제2 박막트랜지스터(30)에 연결되고 타측으로 상기 제1 화 소전극(22)의 화소전극 바들(22a)과 교대로 배열된 복수의 화소전극 바들(32a)이 일체로 형성된다.
따라서, 제1 박막트랜지스터(20)와 제2 박막트랜지스터(30)가 대각선 방향으로 대칭되므로, 상기 제1 및 제2 박막트랜지스터(20, 30)에 각각 연결된 제1 및 제2 화소전극(22, 32)에 구비된 각 화소전극 바들(22a, 32a) 또한 대칭으로 배열될 수 있다. 이와 같이 제1 및 제2 박막트랜지스터(20, 30)와 제1 및 제2 화소전극(22, 32, 화소전극 바들(22a, 32a)을 포함)을 대칭적으로 형성함으로써, 상기 제1 박막트랜지스터(20) 측의 킥백전압과 제2 박막트랜지스터(30) 측의 킥백전압을 서로 상쇄시킴으로써, 실질적으로 액정에 인가되는 전압(Vlc)에는 어떠한 킥백전압도 반영되지 않게 되어 화질 향상을 기대할 수 있다.
공통전극(34)이 상기 제1 화소전극(22), 상기 제1 화소전극(22)의 최외곽 화소전극 바(22a), 상기 제2 화소전극(32) 및 상기 제2 화소전극(32)의 최외곽 화소전극 바(32a)와 절연 물질을 사이에 두고 오버랩됨으로써, 소정의 보조 용량(Cst)이 형성된다.
이상과 같은 액정표시장치의 제조 공정을 도 6b를 참조하여 설명하면, 기판(41) 상에 소정 간격 이격된 복수의 게이트라인(24 내지 26)이 형성된다.
이하에서는 설명의 편의를 위해 단위 화소로 설명을 한정하지만, 이러한 설명은 모든 단위 화소로 확대될 수 있을 것이다. 따라서, 기판(41) 상에 소정 간격 이격되어 제1 및 제2 게이트라인(24, 25)이 형성된다. 아울러, 복수의 게이트라인(24, 25)과 동일 면상의 단위 화소 내에 공통전극(34)이 형성된다.
본 발명에서는 박막트랜지스터를 구성하는 게이트전극은 별도로 형성하지 않고, 게이트라인 상에 박막트랜지스터를 형성하는 방법을 일예로 제시했지만, 게이트라인으로부터 게이트전극을 단위 화소 내부로 돌출시켜 박막트랜지스터를 형성할 수도 있다. 본 발명과 같이 게이트라인 상에 박막트랜지스터를 직접 형성하는 방법을 통해 보다 개구율을 향상시킬 수 있다.
상기 제1 및 제2 게이트라인(24,25) 상에 도포된 절연 물질로부터 절연층(44)이 형성된다. 이어서, 상기 절연층(44)을 포함하는 제1 및 제2 게이트라인(24, 25) 상에 활성층과 오믹 콘택층으로 이루어진 반도체층(45, 46)이 형성된다. 다음, 반도체층(45, 46)을 포함하는 기판(41) 상에 상기 제1 및 제2 게이트라인(24, 25)과 수직되도록 제1 및 제2 데이터라인(27, 28)이 형성되고, 상기 반도체층(45, 46) 상에 소오스전극(42a, 43a) 및 드레인전극(42b, 43b)이 형성된다. 따라서, 제1 게이트라인(24), 반도체층(45), 소오스전극(42a) 및 드레인전극(42b)으로 이루어진 제1 박막트랜지스터(20)가 형성되고, 제2 게이트라인(25), 반도체층(46), 소오스전극(43a) 및 드레인전극(43b)으로 이루어진 제2 박막트랜지스터(30)가 형성된다.
상기 소오스전극(42a, 43a) 및 드레인전극(42b, 43b)을 포함하는 기판(41) 상에 보호층(47)이 형성되고, 이때 도 6b에는 도시되지 않았지만, 드레인전극(42b, 43b) 위에 형성된 보호층(47)은 제거되어 콘택홀(미도시)이 형성된다.
상기 보호층(47) 상에 제1 및 제2 화소전극(22, 32)과 상기 제1 화소전극(22)의 화소전극 바들(22a)과 상기 제2 화소전극(32)의 화소전극 바들(32a)이 형성된다. 이러한 경우, 상기 제1 화소전극(22)의 화소전극 바들(22a)과 상기 제2 화소 전극(32)의 화소전극 바들(32a)은 교대로 배열 형성된다. 또한, 상기 콘택홀을 통해 상기 제1 화소전극(22)은 상기 제1 박막트랜지스터(20)의 드레인전극(42b)과 연결되고, 상기 제2 화소전극(32)은 상기 제2 박막트랜지스터(30)의 드레인전극(43b)과 연결된다.
이와 같이 본 발명의 제1 실시예는 화소마다 제1 및 제2 박막트랜지스터(20, 30)와 제1 및 제2 화소전극(22, 32)이 구비될 때, 상기 제1 박막트랜지스터(20)와 제2 박막트랜지스터(3) 그리고 제1 화소전극(22)과 제2 화소전극(32)을 대칭되도록 배열함으로써, 킥백전압을 상쇄하여 화질을 향상시킬 수 있다.
하지만, 화소마다 박막트랜지스터가 2개씩 구비됨으로써, 종래의 일반적인 화소 구조에 비해 박막트랜지스터의 개수가 배로 증가됨으로써, 비용이 증가되고 공정이 복잡해지며 공정시 불량 가능성이 높아지는 문제가 있다.
이하에서는 하나의 박막트랜지스터로 세로 방향으로 인접하는 화소를 구동시켜 본 발명의 제1 실시예와 동일한 효과를 얻을 수 있는 방법들이 설명된다. 이하의 설명에서 언급되지 않는 내용은 본 발명의 제1 실시예와 동일함을 유의해야 한다.
도 7은 본 발명의 제2 실시예에 따른 액정표시장치의 등가 회로도를 나타낸다.
도 7에 도시된 바와 같이, 복수의 게이트라인(71 내지 74)이 제1 방향으로 소정 간격 이격되어 배열되고, 복수의 데이터라인(75 내지 77)이 상기 제1 방향에 수직인 제2 방향으로 소정 간격 이격되어 배열된다.
상기 게이트라인(71 내지 74)과 데이터라인(75 내지 77)에 의해 화소(P1 내지 P3)가 정의된다. 상기 화소(P1 내지 P3)에는 서로 대칭으로 배열된 제1 및 제2 화소전극(56 내지 61)이 형성된다. 상기 제1 화소전극(56, 58, 60)에는 상기 제1 방향 또는 제2 방향을 따라 배열된 복수의 화소전극 바가 형성되고, 상기 제2 화소전극(57, 59, 61)에는 상기 제1 화소전극(56, 58, 60)의 화소전극 바와 교대로 배열된 복수의 화소전극 바가 형성된다. 여기서, 화소전극 바는 상기 제1 방향 또는 제2 방향 중 어느 방향으로 배열되어도 무방하다.
박막트랜지스터(51 내지 54)는 게이트라인(71 내지 74), 데이터라인(75 내지 77) 그리고 세로 방향으로 인접하는 화소의 제1 및 제2 화소전극(56 내지 61)에 동시에 연결된다. 즉, 상기 박막트랜지스터(51 내지 54)는 세로 방향으로 인접하는 제1 화소(P1)의 제2 화소전극(57)과 제2 화소(P2)의 제1 화소전극(58)에 동시에 연결된다.
제1 및 제2 데이터라인(71, 72) 사이에 구비된 세로방향의 화소(P1 내지 P3)를 예를 들면, 제1 화소(P1)의 제1 화소전극(56)은 제1 박막트랜지스터(51)와 연결되고 제2 화소전극(57)은 제2 박막트랜지스터(52)와 연결된다. 제2 화소(P2)의 제1 화소전극(58)은 상기 제2 박막트랜지스터(52)와 연결되고 제2 화소전극(59)은 제3 박막트랜지스터(53)와 연결된다. 제3 화소(P3)의 제1 화소전극(60)은 상기 제3 박막트랜지스터(53)와 연결되고 제2 화소전극(61)은 제4 박막트랜지스터(54)와 연결된다.
결국, 단일 박막트랜지스터(52, 53, 54)는 세로 방향으로 인접하는 화소(P1 및 P2 또는 P2 및 P3 등) 각각의 제1 화소전극(58, 60) 및 제2 화소전극(57, 59)에 연결된다. 예를 들어, 제3 게이트라인(GL3)에 연결된 제3 박막트랜지스터(53)는 세로 방향으로 인접하는 제2 화소(P2)의 제2 화소전극(59)과 제3 화소(P3)의 제1 화소전극(60)에 연결될 수 있다.
이와 같이 단일 박막트랜지스터(52, 53, 54)를 세로 방향으로 인접하는 제1 화소전극(58, 60) 및 제2 화소전극(57, 59) 각각에 동시에 연결함으로써, 박막트랜지스터의 개수를 줄여 비용을 절감하고 나아가 킥백전압을 상쇄하여 화질을 향상시킬 수 있다.
도 8a 및 도 8b는 본 발명의 제2 실시예에 따른 액정표시장치의 일 평면도 및 단면도를 나타낸다.
도 8a에 도시된 바와 같이, 복수의 게이트라인(71 내지 74)과 복수의 데이터라인(75 내지 77)에 의해 화소(P1 내지 P3)가 정의되고, 각 화소(P1 내지 P3)에는 제1 및 제2 화소전극(56 내지 61)이 형성된다. 상기 제1 화소전극(56, 58, 60)에는 복수의 화소전극 바(56a, 58a, 60a)가 형성되고, 상기 제2 화소전극(57, 59, 61)에는 상기 제1 화소전극(56, 58, 60)의 화소전극 바(56a, 58a, 60a)와 교대로 배열된 복수의 화소전극 바(57a, 59a, 61a)가 형성된다.
게이트라인(71 내지 74)과 데이터라인(75 내지 77)에 연결된 박막트랜지스터(51 내지 54)는 세로 방향으로 인접하는 화소(P1 내지 P3) 각각의 제1 화소전극(56, 58, 60)및 제2 화소전극(57, 59, 61)에 동시에 연결된다. 즉, 상기 박막트랜지스터(51 내지 54)의 드레인전극이 세로 방향으로 인접하는 각 화소(P1 내지 P3) 로 돌출되고, 이와 같이 돌출된 드레인전극 각각에 제1 및 제2 화소전극(56 내지 61)이 연결된다. 예를 들어, 상기 제2 게이트라인(72)과 제2 데이터라인(76)에 연결된 제2 박막트랜지스터(52)의 드레인전극에는 제1 화소(P1)의 제2 화소전극(57)과 제2 화소(P2)의 제1 화소전극(58)이 연결될 수 있다.
한편, 제1 화소전극(56)의 일부는 상기 제1 게이트라인(71)과 오버랩되고, 상기 제2 화소전극(57)의 일부는 제2 게이트라인(72)과 오버랩됨으로써, 각 보조 용량(63a, 63b)이 생성될 수 있다.
본 발명의 제2 실시예에 따른 공정을 설명한다.
먼저 기판(78) 상에 일정 간격으로 배열된 복수의 게이트라인(72)이 형성되고, 이러한 게이트라인(72)을 포함하는 기판(78) 상에 절연층(79)이 형성된다.
상기 게이트라인(72) 상에 반도체층(80)이 형성된 다음, 금속 물질을 도포하여 상기 게이트라인(72)에 수직으로 배열된 복수의 데이터라인이 형성됨과 동시에 상기 반도체층(80) 상에 소오스전극(52a) 및 드레인전극(52b)이 형성된다. 따라서, 게이트라인(72)과 그 위에 형성된 반도체층(80), 소오스전극(52a) 및 드레인전극(52b)에 의해 박막트랜지스터가 완성된다. 이때, 드레인전극(52b)은 세로 방향으로 인접하는 화소(P1 및 P2)로 돌출 형성된다. 예를 들어, 제2 게이트라인(72) 상에 형성된 제2 박막트랜지스터(52)의 드레인전극(52b)은 제1 화소(P1)와 제2 화소(P2)로 돌출 형성된다.
상기 데이터라인을 포함하는 기판(78) 상에 보호층(81)이 형성되는데, 상기 드레인전극(52b) 위에 형성된 보호층(81)은 제거되어 콘택홀(미도시)이 형성된다.
상기 보호층(81)이 형성된 기판(78) 상에 제1 및 제2 화소전극(57, 58)과 서로 교대로 배열된 제1 화소전극(58)의 화소전극 바와 제2 화소전극(57)의 화소전극 바가 형성된다. 이때, 상기 제1 화소(P1)의 제2 화소전극(57)의 일부와 상기 제2 화소(P2)의 제1 화소전극(58)의 일부는 각각 제2 게이트라인(72) 상에 오버랩되도록 형성된다. 이에 따라, 절연층(79)을 매개로 하여 상기 제1 화소전극(58)과 제2 게이트라인(72) 사이 그리고 상기 제2 화소전극(57)과 제2 게이트라인(72) 사이에 데이터 전압을 일정 기간 유지하여 줄 수 있는 보조용량(Cst)이 형성된다.
이상에서와 같이, 본 발명의 제2 실시예는 단일 박막트랜지스터가 동시에 세로 방향으로 인접하는 화소의 각 화소전극에 동시에 연결됨으로써, 박막트랜지스터 개수를 줄여 비용을 절감할 수 있다.
아울러, 서로 대칭된 복수의 화소전극 바를 포함하는 제1 및 제2 화소전극 간의 전위차에 의해 화상을 표시함으로써, 킥백전압이 상쇄되어 화질이 향상될 수 있다.
도 9a 및 도 9b는 본 발명의 제2 실시예에 따른 액정표시장치의 다른 평면도 및 단면도를 나타낸다.
도 9a 및 도 9는 전반적으로 도 8a 및 도 8b와 유사하므로, 중요한 부분을 중심으로 설명한다.
도 9a에 도시된 바와 같이, 복수의 게이트라인(71 내지 74)과 데이터라인(75 내지 77)에 의해 각 화소(P1 내지 P3)가 정의된다. 각 화소(P1 내지 P3)에는 서로 교대로 배열된 복수의 화소전극 바를 포함하는 제1 및 제2 화소전극(87 내지 92)이 구비된다. 상기 제1 및 제2 화소전극(87 내지 92)에는 서로 교대로 대칭 배열된 복수의 화소전극 바(87a 내지 92a)가 형성된다.
이러한 경우, 상기 제1 또는 제2 화소전극(87 내지 92) 중 하나의 화소전극만이 단일 박막트랜지스터(83 내지 86)에 연결된다. 아울러, 상기 박막트랜지스터(83 내지 86)에는 게이트라인(71 내지 74)과 데이터라인(75 내지 77)이 연결된다.
따라서, 상기 제1 또는 제2 화소전극(87 내지 92) 중 하나의 화소전극은 박막트랜지스터(83 내지 86)에 연결되지 않게 된다. 이러한 경우, 박막트랜지스터(83 내지 86)에 연결되지 않은 화소전극은 세로 방향으로 인접하는 화소(P1 내지 P3)의 화소전극과 보조 화소전극(93, 94)을 매개로 하여 연결된다. 여기서, 보조 화소전극(93, 94)은 화소 사이즈에 따라 적어도 하나 이상이 형성될 수 있다.
예를 들어, 제2 박막트랜지스터(84)는 제2 게이트라인(72) 및 제2 데이터라인(76)에 연결되는 한편, 제1 화소(P1)의 제2 화소전극(88)에 연결된다. 마찬가지로, 제3 박막트랜지스터(85)는 제3 게이트라인(73) 및 제1 데이터라인(75)에 연결되는 한편, 제2 화소(P2)의 제2 화소전극(90)에 연결된다. 이러한 경우, 상기 제2 화소(P2)의 제1 화소전극(89)에는 어떠한 박막트랜지스터도 연결되지 않게 된다. 하지만, 상기 제2 화소(P2)가 구동되기 위해서는 제3 박막트랜지스터(85)를 경유한 제1 데이터전압과 제2 데이터전압이 인가되어야 하는데, 제2 데이터전압이 상기 제2 화소(P2)의 제1 화소전극(89)으로 유입되기 위한 통로가 존재하지 않게 된다.
이러한 문제를 해결하기 위해 제1 화소(P1)의 제2 화소전극(88)과 제2 화소 (P2)의 제1 화소전극(89) 사이에 보조 화소전극(93)이 연결된다. 따라서, 상기 제2 데이터라인(76)으로 인가된 제2 데이터전압은 제2 박막트랜지스터(84), 제1 화소(P1)의 제2 화소전극(88) 및 보조 화소전극(93)을 경유하여 제2 화소(P2)의 제1 화소전극(89)으로 인가될 수 있다. 그러므로, 제2 화소(P2)는 제3 박막트랜지스터(85)를 경유하여 제2 화소전극(90)으로 인가된 제1 데이터전압과 제2 박막트랜지스터(84), 제1 화소(P1)의 제2 화소전극(88) 및 보조 화소전극(93)을 경유하여 제2 화소(P2)의 제1 화소전극(89)으로 인가된 제2 데이터전압 간의 전위차에 의해 킥백전압 없이 원하는 화상을 정확하게 얻을 수 있으므로, 화질을 향상시킬 수 있다.
도 9b에 도시된 바와 같이, 제1 보조 화소전극(93)은 절연층(79)을 사이에 두고 제2 게이트라인(72) 상에 수직으로 형성됨으로써, 상기 절연층(79)을 매개로 하여 상기 제1 보조 화소전극(93)과 제2 게이트라인(72) 사이에 보조 용량(Cst)이 형성될 수 있다. 물론, 제2 보조 화소전극(94)과 제3 게이트라인(73) 사이에도 보조 용량(Cst)이 형성될 수 있다.
따라서, 본 발명은 도 8a 및 도 8과 같이 별도로 화소전극을 게이트라인 상에 오버랩시키는 공정이 필요치 않게 되어 공정이 단순해질 수 있다.
도 10은 본 발명의 제3 실시예에 따른 액정표시장치의 등가 회로도를 나타낸다.
도 10에 도시된 바와 같이, 복수의 게이트라인(101 내지 103)이 제1 방향으로 소정 간격 이격되어 배열되고, 복수의 데이터라인(104 내지 107)이 상기 제1 방향에 수직인 제2 방향으로 소정 간격 이격되어 배열된다.
상기 게이트라인(101 내지 103)과 데이터라인(104 내지 107)에 의해 화소(P1 내지 P3)가 정의된다. 상기 화소(P1 내지 P3)에는 서로 대칭으로 배열된 제1 화소전극(121,123, 125) 및 제2 화소전극(122, 124, 126)이 형성된다. 즉, 상기 제1 화소전극(121, 123, 125) 및 제2 화소전극(122, 124, 126)은 화소(P1 내지 P3) 내에서 좌우 대칭 세로 대칭으로 배열될 수 있다. 상기 제1 화소전극(121, 123, 125)에는 상기 제1 방향 또는 제2 방향을 따라 배열된 복수의 화소전극 바가 형성되고, 상기 제2 화소전극(122, 124, 126)에는 상기 제1 화소전극(121, 123, 125)의 화소전극 바와 교대로 배열된 복수의 화소전극 바가 형성된다. 여기서, 화소전극 바는 상기 제1 방향 또는 제2 방향 중 어느 방향으로 배열되어도 무방하다.
박막트랜지스터(111, 113, 115, 117)는 게이트라인(101 내지 103), 데이터라인(104 내지 107) 그리고 가로 방향으로 인접하는 화소(P1 및 P2 또는 P2 및 P3 등)의 제1 화소전극(121, 123, 125) 및 제2 화소전극(122, 124, 126)에 동시에 연결된다. 즉, 상기 박막트랜지스터(111, 113, 115, 117)는 가로 방향으로 인접하는 제1 화소(P1)의 제2 화소전극(122)과 제2 화소(P2)의 제1 화소전극(123)에 동시에 연결된다.
제1 및 제2 게이트라인(101, 102) 사이에 구비된 가로방향의 화소(P1 내지 P3)를 예를 들면, 제1 화소(P1)의 제1 화소전극(121)은 제1 박막트랜지스터(111)와 연결되고 제2 화소전극(122)은 제2 박막트랜지스터(113)와 연결된다. 제2 화소(P2)의 제1 화소전극(123)은 상기 제2 박막트랜지스터(113)와 연결되고 제2 화소전극(124)은 제3 박막트랜지스터(115)와 연결된다. 제3 화소(P3)의 제1 화소전극(125) 은 상기 제3 박막트랜지스터(115)와 연결되고 제2 화소전극(126)은 제4 박막트랜지스터(117)와 연결된다.
결국, 단일 박막트랜지스터(113, 115)는 가로 방향으로 인접하는 화소(P1 및 P2 또는 P2 및 P3 등) 각각의 제1 화소전극(123, 125) 및 제2 화소전극(122, 124)에 동시에 연결된다. 예를 들어, 제2 데이터라인(105)에 연결된 제2 박막트랜지스터(113)는 가로 방향으로 인접하는 제1 화소(P1)의 제2 화소전극(122)과 제2 화소(P2)의 제1 화소전극(123)에 연결될 수 있다.
이와 같이 단일 박막트랜지스터를 가로 방향으로 인접하는 제1 및 제2 화소전극 각각에 동시에 연결함으로써 각 화소마다 박막트랜지스터를 반으로 줄여 비용을 절감하고 나아가 킥백전압을 상쇄하여 화질을 향상시킬 수 있다.
이상에서 살펴본 등가 회로도에 따른 실제 배치 도면이 도 11a 및 도 11b에 도시되었다.
도 11a 및 도 11b는 본 발명의 제3 실시예에 따른 액정표시장치의 평면도 및 단면도를 나타낸다.
도 11a 및 도 11b에 도시된 바와 같이, 기판(131) 상에 소정 간격 평행하게 이격되도록 복수의 게이트라인(101 내지 103)이 형성된다. 본 발명에서는 개구율을 향상시키기 위해 게이트라인(101 내지 103) 상에 직접 박막트랜지스터(111, 113, 115, 117)가 제조되므로 별도로 게이트라인을 형성하지는 않지만, 필요시 게이트라인과 더불어 박막트랜지스터를 위한 게이트라인이 형성될 수 있다.
상기 게이트라인(101 내지 103)을 포함하는 기판(131) 상에 절연층(133)이 형성된 다음, 상기 게이트라인(101 내지 103) 상에 반도체층(135)이 형성된다.
상기 절연층(133)을 포함하는 기판(131) 상에 상기 게이트라인(101 내지 103)에 수직으로 소정 간격 평행하게 이격되도록 복수의 데이터라인(104 내지 107)이 형성된다. 또한, 상기 데이터라인(104 내지 107)과 동일 물질인 소오스전극(105a) 및 드레인전극(105b)이 상기 반도체층(135) 상에 형성된다. 따라서, 상기 게이트라인(101 내지 103)과 데이터라인(104 내지 107)에 의해 각 화소(P1 내지 P3)가 정의된다.
상기 데이터라인(104 내지 107)을 포함하는 기판(131) 상에 보호층(137)이 형성되고, 이때 상기 드레인전극(105b) 상의 보호층(137)은 제거되어 콘택홀이 형성된다.
상기 보호층(137) 상의 각 화소(P1 내지 P3)마다 제1 화소전극(121, 123, 125) 및 제2 화소전극(122, 124, 126)이 형성된다. 상기 제1 화소전극(121, 123, 125) 및 제2 화소전극(122, 124, 126)과 일체로 복수의 화소전극 바(121a 내지 126a)가 가로 방향 또는 세로 방향으로 서로 교대로 형성된다. 이러한 경우, 상기 콘택홀을 통해 박막트랜지스터(111, 113, 115, 117)의 드레인전극(105b)과 제1 화소전극(121, 123, 125) 또는 제2 화소전극(122, 124, 126)이 연결된다.
상기 박막트랜지스터(111, 113, 115, 117)는 게이트라인(101 내지 103)과 데이터라인(104 내지 107)과 연결되고 또한 가로 방향으로 인접하는 화소(P1 내지 P3)의 각 화소전극(121 내지 126)에 연결된다. 즉, 가로 방향으로 인접하는 화소(P1 내지 P3)의 각 화소전극(121 내지 126) 사이에는 보조 화소전극(141a, 141b)이 연결된다. 상기 보조 화소전극(141a, 141b)은 인접하는 화소(P1 내지 P3)의 각 화소전극(121 내지 126) 사이에 적어도 하나 이상 형성될 수 있다.
예를 들어, 상기 제2 박막트랜지스터(113)는 제2 게이트라인(102), 제2 데이터라인(105) 및 제1 화소(P1)의 제2 화소전극(122)에 연결된다. 상기 제1 화소(P1)의 제2 화소전극(122)과 제2 화소(P2)의 제1 화소전극(123) 사이에는 보조 화소전극(141a, 141b)이 연결되다. 따라서, 제1 게이트라인(101)과 제2 게이트라인(102)이 활성화되는 경우, 상기 제1 내지 제4 박막트랜지스터(111, 113, 115, 117)가 턴온된다. 제2 박막트랜지스터(113)가 턴-온되는 경우, 상기 제2 데이터라인(105)으로 입력된 제2 데이터전압이 상기 제1 화소(P1)의 제2 화소전극(122)과 제2 화소(P2)의 제1 화소전극(123)에 동시에 인가된다. 그러므로, 제1 화소(P1)는 제1 화소전극(121)으로 인가된 제1 데이터전압과 제2 화소전극(122)으로 인가된 제2 데이터전압 간의 전위차에 의해 원하는 화상이 얻어지고, 제2 화소(P2)는 제1 화소전극(123)으로 인가된 제2 데이터전압과 제2 화소전극(124)으로 인가된 제3 데이터전압 간의 전위차에 의해 원하는 화상이 얻어진다. 나머지 화소들(P3 등)도 이와 동일한 방식으로 구동될 수 있다.
한편, 상기 보조 화소전극(141a, 141b)은 각 데이터라인(105 내지 107)을 수직으로 교차하여 형성됨으로써, 상기 보조 화소전극(141, 141b)과 데이터라인(105 내지 107) 사이에 기생 용량이 형성되는데, 이러한 기생 용량은 또한 화소전극(122 내지 125)으로 인가된 데이터전압을 일시적으로 저장하기 위한 보조용량(Cst)으로 사용될 수 있다.
따라서, 본 발명의 제3 실시예는 별도로 보조 용량을 형성하여 주지 않아도 되므로, 공정이 단순해지고 보조 용량을 형성하기 위해 개구율이 저하되는 것을 방지할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 화소마다 제1 및 제2 화소전극을 대칭으로 배열함으로써, 킥백전압이 상쇄되어 화질을 향상시킬 수 있다.
본 발명에 의하면, 하나의 박막트랜지스터는 이웃하는 화소의 각 화소전극에 동시에 연결함으로써, 각 화소를 스위칭하기 위한 박막트랜지스터의 개수를 줄여 비용을 현격히 절감할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (12)

  1. 화상을 표시하기 위해 매트릭스 형태로 배열된 복수의 화소로 이루어지고,
    상기 화소 각각은,
    제1 방향으로 배열된 게이트라인;
    상기 게이트라인에 수직인 제2 방향으로 배열된 데이터라인;
    복수의 화소전극 바를 갖는 제1 화소전극; 및
    제1 화소전극의 화소전극 바와 교대로 배열된 제2 화소전극
    을 포함하고,
    상기 게이트라인과 상기 데이터라인에 박막트랜지스터가 연결되고, 상기 박막트랜지스터는 상기 제2 방향으로 인접하는 화소의 제1 및 제2 화소전극에 동시에 연결되는 것을 특징으로 하는 액정표시장치.
  2. 제1항에 있어서, 상기 박막트랜지스터의 드레인전극은 제1 화소의 제2 화소전극과 제2 화소의 제1 화소전극에 연결되는 것을 특징으로 하는 액정표시장치.
  3. 제1항에 있어서, 상기 박막트랜지스터의 드레인전극은 제1 화소의 제2 화소전극에 연결되고, 상기 제1 화소의 제2 화소전극과 제2 화소의 제1 화소전극 사이에는 보조 화소전극이 연결되는 것을 특징으로 하는 액정표시장치.
  4. 제3항에 있어서, 상기 보조 화소전극은 상기 게이트라인을 수직으로 교차하여 형성되는 것을 특징으로 하는 액정표시장치.
  5. 제4항에 있어서, 상기 보조 화소전극과 상기 게이트라인 사이에 보조 용량이 형성되는 것을 특징으로 하는 액정표시장치.
  6. 제1항에 있어서, 보조용량을 형성하기 위해 상기 제1 화소전극은 상기 제1 게이트라인과 오버랩되고 상기 제2 화소전극은 상기 제2 게이트라인과 오버랩되는 것을 특징으로 하는 액정표시장치.
  7. 화상을 표시하기 위해 매트릭스 형태로 배열된 복수의 화소로 이루어지고,
    상기 화소 각각은,
    제1 방향으로 배열된 게이트라인;
    상기 게이트라인에 수직인 제2 방향으로 배열된 데이터라인;
    복수의 화소전극 바를 갖는 제1 화소전극; 및
    제1 화소전극의 화소전극 바와 교대로 배열된 제2 화소전극
    을 포함하고,
    상기 게이트라인과 상기 데이터라인에 박막트랜지스터가 연결되고, 상기 박막트랜지스터는 상기 제1 방향으로 인접하는 화소의 제1 및 제2 화소전극에 동시에 연결되는 것을 특징으로 하는 액정표시장치.
  8. 제7항에 있어서, 상기 박막트랜지스터의 드레인전극은 제1 화소의 제2 화소전극에 연결되고, 상기 제1 화소의 제2 화소전극과 제2 화소의 제1 화소전극 사이에는 보조 화소전극이 연결되는 것을 특징으로 하는 액정표시장치.
  9. 제8항에 있어서, 상기 보조 화소전극은 상기 데이터라인을 수직으로 교차하여 형성되는 것을 특징으로 하는 액정표시장치.
  10. 제9항에 있어서, 상기 보조 화소전극과 상기 데이터라인 사이에 보조 용량이 형성되는 것을 특징으로 하는 액정표시장치.
  11. 제3항 또는 제8항에 있어서, 상기 보조 화소전극은 적어도 하나 이상 형성되는 것을 특징으로 하는 액정표시장치.
  12. 제1항 또는 제7항에 있어서, 상기 제1 화소전극의 화소전극 바와 상기 제2 화소전극의 화소전극 바는 상기 제1 방향 또는 제2 방향 중 어느 하나의 방향과 평행하게 배열되는 것을 특징으로 하는 액정표시장치.
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