KR20060128820A

KR20060128820A - 데이터 변환 방법 및 시스템

Info

Publication number: KR20060128820A
Application number: KR1020067003348A
Authority: KR
Inventors: 하임 부닌
Original assignee: 스피드알크 엘티디.
Priority date: 2003-08-18
Filing date: 2004-08-18
Publication date: 2006-12-14
Also published as: US7289053B2; JP2007503150A; EP1660968A2; EP1660968A4; US20060267812A1; WO2005017643A3; WO2005017643A2; JP4648904B2

Abstract

고성능 데이터 컨버터를 실시하는 방법 및 시스템은 아날로그 기술 병목 현상을 제거하고 고해상도의 고속 컨버터를 제공한다. 본 발명의 바람직한 실시예는 시간 도메인 입력 신호를 디지털 형태로 주파수 도메인 신호로 변환하는 단계; 둘 이상의 처리된 신호를 획득하기 위해 둘 이상의 저성능 데이터 컨버터를 사용하여 주파수 도메인 신호 및 입력 신호를 처리하는 단계; 및 고성능 컨버터로부터 최종 출력 신호를 획득하기 위해 둘 이상의 처리된 신호를 재결합하는 단계를 포함한다. 양호하게, 상기 처리 단계는 주파수 도메인을 둘 이상의 주파수 도메인 부분으로 분리하는 단계 및 둘 이상의 처리된 신호를 획득하기 위해 분리된 결과 주파수 정보를 사용하는 단계를 포함하며, 상기 도메인 부분 중 하나는 저해상도 신호대잡음비(SNR)에 관련되고 다른 하나는 고해상도 SNR에 관련된다.

고성능, 고해상도, 주파수 도메인, 시간 도메인, 컨버터

Description

데이터 변환 방법 및 시스템{DATA CONVERSION METHODS AND SYSTEMS}

본 발명은 신호 처리, 특히 데이터 변환 방법 및 시스템, 보다 상세하게는 신호의 아날로그-디지털 변환 및 디지털-아날로그 변환에 관한 것이다.

데이터 변환은 많은 응용 분야에서 중요한 기술이다. 아날로그-디지털 컨버터(ADC) 기술은 (무어의 법칙을 따르는) 디지털 신호 처리(DSP) 기술보다 훨씬 천천히 진보하고 있다(9년 동안 ~1.5 비트, 예를 들어 R.H Walden, "Performance trend for analog-to-digital converters"). 이러한 더딘 진보의 주요 원인은 고해상도/고속 아날로그 회로의 병목 현상 때문이다. 다수의 상업적 아날로그-디지털 컨버터(ADC)는 오늘날 P/S(Pipeline/Subranging) 아키텍처(도 1 참조)를 사용하여 둘 이상의 저해상도의 고속 ADC를 결합하여 광대역 동작을 유지하면서 고해상도를 달성하고 있다.

아날로그-디지털 변환은 많은 분야(통신, 측정, 군/방어, 의료 장치 등)에서 중요한 기술이다. 그 중에서도, 신호의 디지털 처리에서 향상된 디지털 및 컴퓨터 기술의 사용을 가능하게 한다. 일예가 SDR(Software Defined Radio) 기지국(base station: BS) 분야로서, 아날로그-디지털 변환이 인에이블 기술 중의 하나였다. 하나의 식별된 아날로그-디지털 변환 병목 현상은 멀티캐리어/멀티-표준 BS에 대한 요구되는 ADC 비트와 달성가능한 ADC 비트 수 사이의 차이점을 나타낸다. 약 17 비트가 요구되는 반면, 종래의 ADC 상업적 기술(보통 P/S 아키텍처)로는 단지 14비트(약 12 유효 비트)이다. 또한, ADC는 새로운 세대의 모바일/핸드셋, ADSL(Asynchronized Digital Subscriber Line) 리시버(14 유효 비트가 ADSL의 거리 제한을 줄이기 위해 요구됨) 및 다른 댁내 및 소비자 애플리케이션에 중요하다. 가장 빠른 ADC 아키텍처는 플래쉬 아키텍처이나, 그 해상도는 사용되는 콤퍼레이터의 수에 의해 약 8비트로 제한된다. 풀 플래쉬는 8 비트 해상도에 대해 256 콤퍼레이터를 요구한다.

선호된 종래의 고속의 고해상도 ADC 아키텍처는 도 1에 도시된 P/S 아키텍처(100)이다. 전형적으로, 아키텍처(100)는 입력 샘플 및 홀드(sample and hold: S/H) 회로(102), 제1 스테이지(104), 디지털 교정 및 타임 정렬 블록(106), 선택적 S/P 추가 스테이지(108) 및 최종 저해상도 ADC(110)를 포함하고, 도시된 바와 같이 상호연결된다. 전형적인 스테이지(104)는 저해상도 ADC(112), 고정세의 디지털-아날로그 컨버터(DAC)(114), 감산기(116) 및 선택적 제2 S/H 유닛(118)을 포함하고 도시된 바와 같이 상호연결된다.

사용시, 도입되는 시간 도메인 아날로그 신호(111)의 전압은 먼저 컨버터의 최종 정확성을 가져야 하는 S/H 회로(102)에 의해 샘플화되고, 저해상도 ADC(112)로 측정된다. 측정된 디지털 신호의 전압은 시간 도메인에서 고정세의 DAC(114)에 의해 재구성된 출력 전압(128)(감산기(116)에 대해서는 입력)으로 재구성된다. 감산기(116)는 제2 선택적 S/H(118)을 통과하는 샘플화된 입력 전압의 저해상도 레플 리카(130)로부터 출력 전압(128)을 감산하고, 에러 전압(132)을 생성한다. 에러 전압(132)는 다음으로 게인 유닛(120)에서 증폭되고 최종 저해상도 ADC(110)로 측정된다. 상기 프로세스는 "최종" ADC 및 최초 ADC 스테이지 사이에 삽입된 선택적 추가 S/P 스테이지(108)에 의해 반복될 수 있다.

에러 전압의 레벨은 임의의 추가 또는 최종 ADC의 출력(140)에서 요구되는 레벨로 증폭된다. 모든 스테이지로부터의 저해상도 ADC의 여분 비트는 블록(106)을 사용하여 디지털 교정을 위해 사용된다.

이러한 아키텍처의 주요 단점은 S/H 유닛, 감산기 및 증폭기를 포함하는 정확한 아날로그 경로를 요구한다는 것이다. 모든 이러한 구성요소들은 전체 시스템의 짧은 샘플링 펄스 기간 내에 전압의 최종 정확성에 결정되어야 한다. 이러한 요건은 컨버터의 정확성 및 최대 속도의 관점에서 심각한 "아날로그" 병목현상이다.

F/I(Folding/Interpolating) 등의 다른 ADC 아키텍처는 또한 보다 높은 샘플링률에서 사용되나, S/P 아키텍처의 해상도를 제공하지 못한다. 병렬 컨버터의 사용(시간 또는 주파수 인터리빙 방법)은 샘플링률을 증가시키나, 병렬의 컨버터 수에 대해 비용의 선형 증가에 이른다. 또한, 비용 증가 및 매칭의 어려움에 더하여, 이러한 아키텍처는 기본적인 컨버터 해상도 및/또는 DR(Dynamic Range)를 향상시키지 않는다.

충분한 해상도/DR를 갖는 적절한 선형 ADC가 (소정의 샘플링 속도/대역폭에 대해)가용이지 않거나 기술 현황을 넘어서는 경우, ADC의 포화를 피하기 위해 저해상도 ADC에 대한 입력에서 강한 신호(보통 간섭 신호)의 DR을 감소시키기 위해 DR 감소 기술이 때때로 제안된다. 그 예로서, "Techniques for reducing dynamic-range requirements for a software radio receiver"(K.Huang, Q.S.Quek, S.N.A.Ahmed, B.Jin, M.A.Kumar)(2002.11. Proceedings of Software Defined Radio Technical Conference 2002); "Method for Dynamic Range Reduction in Wideband Receiver"(K.Huang, Q.S.Quek)(PCT/SG02/00196, 2002.8.28.출원) 및 참조문헌, 특히 미국 특허 6,195,537, 5,694,395 및 5,826,181이 있다.

Huang의 문헌 및 특허 출원에서는, 리시버로부터의 광대역 입력 신호는 각각 경로를 갖고 두개의 (제1 및 제2) 신호로 분리된다. 제2 신호는 디지털화되고 통신 채널 주파수의 필터(공지된 것으로 보임)는 제2 신호 경로의 원하는 신호를 억제하는데 사용된다. 그 결과 신호는 제1 신호로부터 이들을 감산함으로써 강한 간섭을 억제한다.

Huang의 방법이 갖는 주 단점은 그 방법이 공지의 통신 채널에서만 동작하고 상대적으로 개선점이 적고, 이또한 강한 간섭 특성에 강하게 의존한다는 것이다. 종래의 모든 DR 감소 방법의 주요 단점은 전체 입력 DR에 대한 선형 아날로그-디지털 변환을 제공하지 못한다는 것이다. 대부분의 이러한 방법 및 시스템은 또한 특정 애플리케이션으로 제한된다.

그러므로, S/H 등의 정확한 아날로그 회로, 정밀한 증폭기 및 감산기를 필요로 하지 않고, 기존의 방법 및 시스템보다 더 높은 최종 출력 해상도 및 변환 속도를 제공하는 데이터 변환 방법 및 시스템 (또는 아키텍처)이 매우 큰 장점을 갖고 필요성이 널리 인식되고 있다.

또한 통신, 측정 및 테스트 장치, 의료 장비 및 군/방어 시스템 등의 영역에서 디지털 필터링, 채널화 및 스펙트럼 분석 애플리케이션에 사용될 수 있는 주파수 도메인에서 선택적 디지털 출력을 갖는 ADC가 요청된다.

본 발명은 고속의 고해상도의 아날로그-디지털 변환 및 디지털-아날로그 변환의 애플리케이션을 갖는 신규의 데이터 변환 방법 및 아키텍처(장치)에 대한 다양한 실시예를 공개한다.

컨버터 기술의 해상도(resolution)는 샘플링 속도(sampling rate)가 증가함에 따라 감소된다(상기 Walden 참조). 전술된 최종 출력 해상도는 샘플링 속도에 따라 약 4-24 비트이다. 예를 들어, 2003년도에는 "고해상도" ADC 에 대한 종래의 기술은 초당 수백 메가 샘플(Msps)에서 약 14 비트이고 초당 1 기가 샘플(Gsps)에서 약 10비트였다.

본 발명에서 "고해상도"란 전형적으로 여기서 공개된 컨버터의 출력에서의 최종 해상도이고, "저해상도"란 전형적으로 본 발명의 컨버터 실시예의 최종 고해상도보다 1 비트 이상, 바람직하게는 1-20 비트 사이만큼 낮은 해상도이다. 전형적으로, 종래의 DAC 기술은 ADC 기술에 비교하여 대부분의 경우 보다 간소한 기술이기 때문에 다소 많은 해상도 비트를 갖고 있다. 예를 들어, 2003년도에 DAC 기술은 1Gsps에서 14 비트의 고해상도를 가졌다.

"고속"은 전형적으로 1Msps 높은 샘플링 속도로 정의된다. "저속"은 전형적으로 본 발명의 컨버터의 실시예의 최종 고속보다 2-250 배 낮은 샘플링 속도를 의미한다. (GSM 등) 협대역 간섭에 대해 본 발명의 방법은 보다 높은 해상도 향상을 제공한다. 또한, 본 발명의 방법은 종래의 방법, 예를 들어, 병렬/인터리빙 방법보다 상당히 적은 컨버터의 사용을 가능하게 한다.

공개된 아키텍처는 본질적으로 광대역 나이퀴스트 컨버터의 아키텍처이다. (그러나 오버샘플링 데이터 컨버터가 사용될 수 있다.) 유용하게는, 상기 방법은 도입 신호의 주파수 도메인 프로세싱(이하 "스펙트럼" 프로세싱)을 사용한다. 상기 아키텍처는 일반적이고 인터리빙 장치의 주파수 도메인 정보를 사용하여 S/P 배열이 아닌 예를 들어, 도 6의 DAC의 개선에 적용될 수 있다. 보다 유용하게는, 대부분의 변환 기능은 디지털로 수행되어, 종래의 컨버터의 현황의 많은 아날로그 병목 현상을 해결한다. ADC 애플리케이션에서, 이는 ADC의 매우 향상된 속도 및 매우 향상된 해상도를 갖게 한다. 여기서 도입된 스펙트럼 개념은 또한 유사한 이점을 갖고 디지털-아날로그 변환에 사용될 수 있다. 본 출원서는 ADC에 강조하여 설명하나, 공개된 이 원리는 DAC에도 동일하게 잘 적용된다. 전술된 바와 같이, 스펙트럼 정보를 사용하는 DAC 성능의 향상 예는 도 6에 도시된다.

본 발명에 따라 고성능 데이터 변환을 위한 장치가 제공되며, 상기 장치는 둘 이상의 저성능 컨버터를 구비한 변환 유닛으로서, 상기 컨버터 각각이 고성능 장치보다 하나 이상의 저성능 파라미터를 구비하고, 상기 변환 유닛이 시간 도메인에서 획득된 입력 신호를 주파수 도메인으로 변환하도록 동작하는, 상기 변환 유닛; 상기 변환 유닛에 결합되고 입력 신호로부터 추출된 주파수 도메인 정보를 처리하도록 동작하고, 상기 처리된 주파수 도메인 정보에 기초하여 상기 변환 유닛과 함게 둘 이상의 처리된 신호를 제공하도록 동작하는 프로세싱 유닛; 및 상기 둘 이상의 처리된 신호를 단일 고성능 출력 신호로 결합하도록 동작하는 재결합 유닛을 포함한다.

본 발명의 고성능 데이터 변환 장치의 한 특징에 따라, 상기 프로세싱 유닛은 주파수 도메인 입력 신호를 제공하기 위해 상기 시간 도메인으로부터 주파수 도메인으로의 변환을 상기 입력 신호에 대해 수행하도록 동작하는 변환 유닛; 상기 주파수 도메인을 둘 이상의 주파수 도메인 부분으로 분리함으로써 추출을 수행하도록 동작하는 주파수 도메인 정보 추출 유닛으로서, 상기 부분 하나가 저해상도 신호대잡음비(SNR)에 관련되고 상기 부분의 다른 하나가 고해상도 SNR에 관련되는, 상기 주파수 도메인 정보 추출 유닛; 및 상기 주파수 도메인 정보를 처리하도록 동작하는 프로세서를 포함한다.

본 발명에 따라 고해상도의 고속 데이터 변환 장치가 제공되며, 상기 장치는 시간 도메인에서 제1 디지털 출력 신호를 출력하도록 동작하는 제1 저해상도 아날로그-디지털 컨버터(ADC1); 상기 제1 디지털 출력 신호를 출력 아날로그 감산 신호로 변환하고 처리된 디지털 신호를 제공하기 위해 주파수 도메인을 사용하도록 동작하는 제1 스펙트럼 신호 프로세서; 상기 출력 아날로그 감산 신호를 수반하는 감산 동작에서 형성된 아날로그 에러 신호를 제2 디지털 출력 신호로 변환하도록 동작하는 제2 저해상도 아날로그-디지털 컨버터(ADC2); 및 상기 처리된 디지털 신호 및 상기 제2 디지털 신호 출력 신호를 수신하고 상기 신호 모두를 최종 디지털 출력 신호로 결합하도록 동작하는 디지털 결합 유닛을 포함하고; 이로써 상기 장치는 고해상도의 상기 ADC1 또는 상기 ADC2 중의 하나를 구비하고, 상기 데이터 변환은 주파수 도메인/스펙트럼 툴을 사용하여 주파수 도메인에서 수행됨으로써 향상된 동적 범위 및 양자화 노이즈, 임계 아날로그 회로 요건 및 병목현상의 감소 또는 경감, 및 기존의 P/S 아키텍처에 대해 샘플링 속도의 증가를 제공한다.

본 발명에 따라 고성능 컨버터를 실시하는 방법이 제공되며, 상기 방법은 각각이 둘 이상의 처리된 신호를 획득하기 위해 고성능 컨버터보다 하나 이상의 저성능 파라미터를 구비하는 둘 이상의 데이터 컨버터를 사용하여 주파수 도메인 신호 및 시간 도메인 입력 신호를 처리하는 단계로서, 상기 처리 단계가 상기 시간 도메인 입력 신호를 디지털 형태의 상기 주파수 도메인 신호로 변환하는 단계; 상기 주파수 도메인을 둘 이상의 주파수 도메인 부분으로 분리하는 단계로서, 한 부분이 저해상도 SNR에 관련되고 다른 부분이 고해상도 SNR에 관련되어 상기 주파수 도메인 신호로부터 디지털 형태로 주파수 도메인 정보를 추출하는, 상기 분리 단계; 및 상기 둘 이상의 처리된 신호를 획득하기 위해 상기 주파수 도메인 정보를 사용하는 단계를 포함하는, 상기 처리 단계; 및 고성능 컨버터로부터 제1 최종 출력 신호를 획득하기 위해 상기 둘 이상의 처리된 신호를 재결합하는 단계를 포함하고; 이로써 상기 방법은 시간 도메인에서 실시되는 데이터 변환 방법에 비해 고성능 및 다른 이점을 제공한다.

본 발명에 따라 고성능 아날로그-디지털 컨버터를 실시하는 방법이 제공되며, 상기 방법은 시간 도메인에서 아날로그 입력 신호를 제1 디지털 출력 신호로 변환하도록 동작하는 제1의 저해상도 아날로그-디지털 컨버터(ADC1)를 제공하는 단계; 주파수 도메인에서 상기 제1 디지털 출력 신호 및 다른 수신된 디지털 신호를 처리하고 처리된 디지털 신호를 제공하도록 동작하는 제1 스펙트럼 신호 프로세서를 제공하는 단계; 상기 출력 아날로그 감산 신호를 수반하는 감산 동작에서 형성된 아날로그 에러 신호를 제2 디지털 출력 신호로 변환하도록 동작하는 제2 저해상도 아날로그-디지털 컨버터(ADC2)를 제공하는 단계; 상기 처리된 디지털 신호 및 상기 제2 디지털 출력 신호를 수신하고 상기 두 신호 모두를 최종 디지털 출력 신호로 결합하도록 동작하는 디지털 결합 유닛을 제공하는 단계를 포함하고; 이로써 아날로그-디지털 데이터 변환은 스펙트럼 툴을 사용하여 바람직하게는 상기 주파수 도메인에서 적어도 부분적으로 수행됨으로써 개선된 동적 범위 및 양자화 노이즈, 임계 아날로그 회로 요건 및 병목현상의 감소 또는 경감, 및 기존의 파이프라인/서브레인징 아키텍처에 대한 샘플링 속도의 증가를 제공한다.

본 출원서에 공개된 데이터 컨버터의 주요 구성요소는 (잔여 아날로그 부분에 대해 매우 릴렉싱된 요건을 갖는) 디지털이다. 이러한 데이터 컨버터는 성능, 비용, 전력 소비 등의 면에서 기존의 아날로그 기술에 비교하여 빠른 진보 및 디지털 기술의 양호한 스켈링을 즐길 것으로 기대된다.

전술된 바와 같이, 본 출원서에 도입된 ADC 아키텍처는 다수의 아날로그 회로 요건을 컨버터의 디지털 부분으로 변경한다. 상기 방법 및 시스템의 주요 이점은 다음과 같다:

a) 종래의 S/P 아키텍처 및 다른 데이터 변환 아키텍처에 비해 DR/양자화 노이즈의 개선.

b) 중요한 아날로그 회로 요건 및 병목 현상의 감소 또는 경감.

c) 샘플링 속도의 증가.

d) (종래의 ADC에 의해 제공된 종래의 시간 도메인 출력 외에) 선택적인 주파수 도메인 디지털 출력의 고유한 제공. 이 특징은 (채널화 및 필터링에 대한) 통신 및 군/방어 애플리케이션, (실시간 스펙트럼 분석 및 주파수 도메인 분석에 대한) 측정 장치, 및 의료 및 다른 애플리케이션에서 매우 유용할 수도 있다.

e) 시그마-델타 컨버터 등 아키텍처의 대역폭 제한없는 나이퀴스트 대역폭.

본 출원서에 공개된 고유 특징 및 방법은 소비자 컨버터 시장뿐만 아니라 종래의 컨버터 성능 상황을 향상시키기 위해 이점을 갖고 사용될 수 있다.

본 발명의 바람직한 실시예에 대한 상세한 설명의 예시는 도면에서 설명될 수도 있다. 도면들은 설명하기 위한 것으로 제한하기 위한 것이 아니다. 본 발명이 전체적으로 바람직한 실시예로 설명하고 있으나, 본 발명의 정신 및 범위가 특정 실시예에 한정되지 않음이 이해되어야 한다. 본 발명의 바람직한 실시예의 구조, 동작 및 이점은 다음의 설명 및 도면에 의해 보다 명백해 질 것이다.

도 1은 P/S 아키텍처에 기초한 종래의 ADC 시스템을 도시한다.

도 2는 주파수 도메인에서 도입 신호의 프로세싱에 기초한 본 발명의 기본 데이터 변환 개념을 도시한다.

도 3은 도 2의 주파수 도메인(스펙트럼 개념)을 실시할 수 있는 S/P 배열을 갖는 본 발명의 ADC 시스템의 바람직한 실시예의 블록도를 도시한다.

도 4는 디지털 결합 유닛을 보다 상세히 도시한 도 3의 시스템을 도시한다.

도 5는 DAC 성능 제한을 향상시키는 추가의 제1 방법을 또한 포함하는 도 4의 스펙트럼 프로세서의 가능한 실시예의 블록도이다.

도 6은 도 5의 제1 DAC 및 포스트-DAC 필터 대신 감산 신호 신시사이저가 배치된, DAC 성능을 향상시키는 제2 방법의, 도 5의 시스템과 유사한 예시적인 시스템을 도시한다.

도 7은 도 5의 시스템에 유사하나, 도 6의 포스트-DAC 필터링 유닛(독립적으로 추가될 수 있음) 및 감산 신호 신시사이저가 없는 FFT(Fast Fourier Transform)를 구비한 시스템 예를 도시한다.

도 8은 디지털 결합 유닛을 보다 상세히 도시한 도 7의 시스템에 유사한 시스템을 도시한다.

도 9는 본 발명에 따른 고성능(즉, 고해상도, 고속) 데이터 컨버터 아키텍처의 일반적인 바람직한 실시예를 도시한다.

도 9b는 고성능 DAC를 산출하는 병렬 DAC의 주파수 인터리빙 배열을 갖는 도 9와 같은 일반적인 데이터 컨버터 아키텍처를 도시한다.

도 10은 본 발명의 바람직한 아키텍처 및 방법을 사용한 시뮬레이션 결과이다.

도 11은 캘리브레이션/이퀄라이제이션을 포함하는 본 발명의 바람직한 아키텍처 및 방법을 사용한 추가 시뮬레이션 결과이다.

본 발명은 새로운 데이터 변환 아키텍처들과 방법들을 제시하는데, 이들은 고속，고해상도의 ADC 및 DAC에 응용된다． 이 설명에서, "시스템", "장치" 및 "데이터 변환 아키텍처"는 교환적으로 사용된다. 또한, 본 발명의 문맥에서는, 용어 "성능"은 2개의 기초적인 데이터 컨버터 매개 변수들, 즉 해상도 및 속도를 나타낸다. "고성능"은 고해상도 및 고속을 의미한다. "저성능"은 저해상도 또는 저속 또는 둘다를 의미한다． "고" 및 "저"에 대한 전형적인 범위는 다음에 주어진다.

대부분의 종래 데이터 컨버터 아키텍처에 소용되는 시간 도메인 개념과는 대조적으로, 여기서 공개된 데이터 변환 아키텍처 및 방법은 신호로부터 주파수 도메인 정보를 추출하기 위해 주파수 도메인 툴을 사용한다． 이 정보는 주로 디지털인 신호의 처리에서 유리하게 사용된다．

도 2는 본 발명의 기초적인 데이터 변환 "스펙트럼" 개념을 도시한다． 이 개념은 스펙트럼 신호 프로세서에 의해 주파수 도메인 내의 인입 신호의 프로세싱에 근거한다． 도면은 나이퀴스트(Nyquist) 주파수 fs/2까지 모든 주파수들에 걸쳐 연장될 수 있는 신호 전체 대역폭 BW 및 샘플링 주파수 fs를 갖는 신호 파워 스펙트럼(200)을 도시한다. 스펙트럼(200)은 예시적으로 강한 신호(202 및 204)와 약한 신호(206 및 208)를 포함한다． 수직 축은 파워 스펙트럼 DR를 데시벨（dB)로 나타낸다． 본 발명에 따르면，동적 범위(dynamic range)는 적어도 2개의 부분으로 나눠진다． 예시적으로, 도 2에서, DR은 스펙트럼 임계치(210)에 의해 상부 범위 ("임계치-이상") 부분(212)과 하부 범위 ("임계치-이하") 부분(214)으로 나뉜다. S/P 배치에서 2개의 ADC를 갖고 있는 시스템의 예에서, "SNRql"은 제1 ADC (이후, ADC1)의 양자화 노이즈(QN）레벨을 나타내고, 반면에 "SNRq2"는 전체 ADC의 최종 QN 레벨을 나타내는데, 이는 이 경우, 제2 ADC (이후, ADC2)의 QN이다. 임계치는 SNRql보다 위의 특정 값을 갖도록 선택된다．

도 2에서 임계치-이상의 주파수의 스펙트럼 윈도우를 W1로서 정의하고, 도 2에서 임계치-이하의 주파수의 "스펙트럼" 윈도우를 W2로서 정의한다． 예를 들면, 고속 푸리에 변환(FFT)가 사용될 때，Wl는 임계치-이상의 모든 FFT 주파수 빈(bin)에서 "1"을 갖고, 임계치-이하의 모든 FFT 주파수 빈에서 "0"을 갖는 벡터이다. W2는 임계치-이하의 모든 FFT 주파수 빈(bin)에서 "1"을 갖고, 임계치-이상의 모든 FFT 주파수 빈에서 "0"을 갖는 벡터이다.

도 3은 개략적으로 본 발명의 기초적인 고해상도，고속의 ADC 스펙트럼의 양호한 예를 도시하는데, 이는 도 2의 주파수 도메인（스펙트럼）개념을 실현할 수 있다． 스펙트럼은 제1 저해상도의 ADC（ADC1)(302), 스펙트럼 (주파수 도메인) 신호 프로세서 ("스펙트럼 프로세서")(306)을 포함하는 프로세싱 유닛(304), 디지털 결합 유닛(314)，감산기(310)，진폭 스케일링 유닛(311) 및 제2 저해상도 ADC(ADC2)(312)를 포함한다. 진폭 스케일링 유닛(311)은 감산기 출력을 양호하게는 ADC2의 필수의 최대 선형 범위까지 증폭시키도록 동작하는 효과적인 이득 또는 자동 이득 제어(AGC) 기능부(도시안됨)를 양호하게 포함한다. 스펙트럼은 또한 감산기(310)에 지연부(318)를 통하여 양호하게 접속된 신호의 스플리터(316)를 포함한다．

사용중에，시간 도메인 아날로그 입력 신호(330)는 스플리터(316) 내에서 지 연부(318)를 통해 감산기(310)에 공급되는 "주 채널" 아날로그 신호(330')와 ADC1에 공급되는 "감산 채널" 2차 아날로그 신호(330")로 분리된다. ADC1 내에서의 디지털화 후，신호(330")는 변환된 제1 디지털화된 출력 신호(332)로서 출력되는데, 이는 스펙트럼 프로세서(306)에 공급된다． 유리하게도，그리고 종래의 변환 과정과 대조적으로，프로세서(306)는 주파수 도메인 내의 디지털 신호(332)에 적어도 하나의 동작을 실행하고, 아날로그 "임계치-이상" 감산 신호(334)를 제공하는데, 이는 감산기(310)에 공급된다． 이러한 적어도 1개의 동작은 신호(332)의 주파수 도메인 정보의 추출을 포함한다． 프로세서도 이들 주파수를 감쇄시키기 위해 임계치-이하（W2）주파수들의 디지털 필터링을 실행한다． 아날로그 신호(330' 및 334)는 감산기(310) 내에서 감산을 거치고, 그 감산 결과는 아날로그 에러 신호(336)인데, 이는 진폭 스케일링 유닛(311)을 통해 ADC2에 넘겨진다． 에러 신호(336)를 최소화하기 위해서, "임계치-이상" 처리 신호(334)는 본질적으로 주 채널 내의 신호와 동일한 위상 진폭 및 지연부를 가진다. 이러한 위상 진폭 및 지연부 이퀄라이제이션은 스펙트럼 프로세서(306)에 의해 실행된 기능들 중 하나이다．

ADC2는 에러 신호(336)를 디지털화하고，제2 디지털 출력 신호(338)를 출력하는데, 이는 또한 스펙트럼 프로세서(306)에도 공급된다． 유리하게，그리고 양호하게，프로세서(306)는 주파수 도메인 내의 신호(338)를 처리하고，디지털 결합 유닛(314)에 최종 주파수 도메인 처리된 디지털 신호(340)（도 2에서 둘다 "임계치-이상" 및 "임계치-이하")를 ADC1와 ADC2로부터 공급한다． 유닛(314)는 최종의 결합된 디지털 출력(350)을 제공하기 위해 선형적으로 신호(340)를 재결합한다． 출 력(350)은 주파수 도메인，시간 도메인 또는 둘다의 도메인 내에서의 출력일 수 있다． 디지털 결합 유닛(314)도 시간 정렬과 디지털 교정을 실행한다． 선택적으로，ADC1와 ADC2 출력 신호(332 및 338)는 시간 도메인 출력을 제공하기 위해 디지털 결합 유닛에 의해 처리될 수 있다．

도 4는 디지털 결합 유닛(314)에 대한 더 상세한 설명들을 갖는，스펙트럼과 유사한 시스템(400)을 나타낸다． 도 4에서，결합 유닛(314)은 선택적 디지털 주파수 도메인 출력을 갖는 주파수 도메인 ("스펙트럼") 결합 유닛(404), 및 시간 도메인 디지털 출력을 제공하는 시간으로의 변환(transform-to-time) 도메인 유닛(406)을 포함하는 것으로 나타내어진다． 선택적으로，시스템(400)은 ADC1와 ADC2의 출력들을 결합하기 위한 개별적인 제2 디지털 결합 유닛(408)을 더 포함한다. 프로세서(402)는 ADC2에 결합되고 디지털 결합 유닛에 결합되어 적어도 1개의 추가 감산 단계를 제공하도록 동작하는 적어도 하나의 선택적인 제2 스펙트럼 신호 프로세서를 나타낸다．

도 5는 도 4에서 스펙트럼 프로세서의 실시예의 블록 다이어그램을 나타낸다. 도면은 또한 본 발명의 기본적인 향상 ("제1 점프")에 부가적인 추가 성능 향상(이후, "제2 성능 점프")을 제공함에 의해, DAC 성능 한계 ("포스트-DAC 필터링")을 개선하기 위한 방식을 도시한다． 이러한 성능 점프도 예를 들면, 애퍼처 지터(aperture jitter) 및 비선형성의 컨버터의 기본적인 물리적 한계의 유일한 향상을 나타낸다．

도 5에서，신호의 프로세서(306)는 변환 유닛(502)，주파수 도메인 정보 추 출기（또한, "스펙트럼 분석") 유닛(504)，디지털 필터링 유닛(506)，역변환 유닛(예를 들면, 역 FFT 또는 IFFT）(508)，전체 시스템의 고속 샘플링 속도를 갖는 제1 DAC（DAC1）(510), 및 포스트-DAC 아날로그 필터링 유닛("필터")(512)를 포함한다. 변환 유닛(502)（예를 들면, 스펙트럼 분석을 위해서도 사용되는 FFT)은 시간 도메인에서 주파수 도메인까지 신호들을 변환하기 위해 사용된다． FFT가 스펙트럼 분석을 위해 잘 알려진 프로세싱 툴이 아니지만 (필터 뱅크과 동일한 다른 것들은 또한 적용에 따라 어떤 이점들을 갖고 사용될 수도 있다), 그것이 가장 넓게 사용된다． 스펙트럼 분석 유닛(504)은 도 2에서 나타난 개념에 근거하는 스펙트럼 처리를 실행하도록, 즉 임계치를 갖는 상부 부분을 식별하므로써, 변환 유닛(502)으로부터 수신된 주파수 도메인 신호를 적어도 2개 부분으로 나누도록 실행된다． 유닛(504)로부터의 스펙트럼（주파수）정보는 유닛(506)에서 디지털 필터링을 실행하기 위해 사용되는데, 이는 임계치-이하 주파수들을 강하게 감쇄시키고, "임계치-이상" 주파수(W1)을 감쇄없이 통과시킨다． 유닛(506)로부터의 최종 출력은 역변환 유닛(508)에 공급된다． 역변환의 결과는 DAC1(510)에 공급된다． DAC1가 전체 컨버터의 필요한 최종적인 해상도를 제공하기 위해 충분한 고해상도를 가지면, 그 출력은 감산기(310)로 간다． 만일 DAC1가 필요한 해상도를 갖지 못하거나, 저해상도의 DAC가 양호하다면, 창의적으로 및 유리하게 스펙트럼 신호 프로세서에 채택되고 DAC1에 접속된 포스트-DAC 아날로그 필터링 유닛("필터")(512)는 DAC1 출력을 수신하고，필터링한다． 필터(512)는 유닛(504)으로부터 동일한 디지털 스펙트럼 정보에 의해 적합하게 제어된다． 선택적으로，동일한 스펙트럼 정보에 의해 제어된 등 가의 시간-도메인 디지털 필터（도시안됨)는 DAC1의 입력을 공급하기 위해 ADC1의 출력으로부터 직접 사용될 수 있다． 포스트-DAC 필터링의 한가지 중요한 장점은 (애퍼처 지퍼, 비선형성 등과 같은) 전체 컨버터의 기본적인 한계의 향상이다. 이러한 필터링은 유닛(506) 내에서의 ADC 양자화 노이즈 및 에러의 디지털 필터링에 의한 향상과 유사한 방식으로, 스퍼와 같은 에러 및 임계 DAC 양자화 노이즈를 개선한다．

필터(512)에서 포스트-DAC 필터링은 위에서 언급된 성능에서의 "제2 점프"를 제공한다． 이 제2 점프는 필수의 DAC1 해상도가 이용될 수 없을 때, 또는 낮은 DAC1 해상도가 비용，파워，복잡도，칩 영역 또는 다른 이유로 유리할 때 중요하다. 아날로그 필터 에러들은 더 한층 감소될 수 있고，적당한 이퀄라이제이션（하기 참조）에 의해 최적화될 수 있다． 많은 종류의 디지털 제어된 아날로그 필터들은 특정의 적용 및 기술（예를 들면, 다른 혼합한 신호 칩 기술 또는 모듈 기술)에 따라, 필터(512)를 구현하는데 사용될 수 있다． 예를 들면，위상 동기 루프(Phase Lock Loops;PLL)는 적당한 진폭 변조가 추가된 스펙트럼 피크로 동조시키므로써 적응 필터로서 사용될 수 있다． 이 동조는 이퀄라이저에 의해 더 보상된다. 도 7의 기술 참조. 유리하게도，이 보상 때문에 포스트-DAC 필터는 정확할 필요가 없다．

요약하면，시간 도메인 내에서 짧은 샘플링 펄스당 행해지는 전통적인 P/S와 대조적으로, 본 명세서에 공개된 데이터 변환 아키텍처들과 방법들은 도 2에서 도시된 주파수 도메인의 신호를 사용하고，스펙트럼 툴을 사용한다． "임계치-이하" 주파수는 "임계치-이하" 주파수 범위 내의 양자화 노이즈 및 다른 ADC1 에러들은 제거하기 위해 디지털적으로 필터링된다． 예를 들면, DAC로 신호의 재구성 후, 임계치-이상" 신호 스펙트럼은 입력된 신호로부터 감산된다． 주 채널 내의 지연부는 감산 채널 지연부를 보상한다．

도 6은 아키텍처의 다른 선택적 실시예를 도시하는데, 이는 DAC 양자화 노이즈와 에러들을 개선하기 위해, 즉 상기 성능에서의 "제2 점프"를 달성하기 위해 사용될 수 있다． 도 6에서，예시적인 시스템(600)은 DAC1와 포스트-DAC 필터(512)가 감산 신호 신시사이저(602)와 대체되는 것을 제외하고는, 도 5의 시스템(500)에서와 유사한 요소들을 갖는다. 신시사이저(602)는 일반적으로 적어도 2개의 낮은 성능 DAC（평행, 주파수 인터리빙 배치에서)의 평행 배치를 포함하고，다음에 기술될 합성을 실행한다． 신시사이저의 각 DAC는 각각의 디지털 필터와 역변환 기능을 가진다．

사용중에，디지털 스펙트럼 정보（윈도우 Wl에서의)는 "임계치-이상" 주파수에서 필수 신호를 합성하기 위해 사용된다． 많은 실제적인 응용에서，스펙트럼의 이 일부가 예를 들어, GSM 브로커 명세 (예를 들면, GSM 05.05，그리고 GSM 05.02 기술 명세)에서와 같이, 적은 임계치-이상 신호로 인해 협대역인데, 이는 (전달 주파수 대역에 의존하는）하나 또는 2개의 협대역 로킹 신호를 지정한다． 유리하게도, 합성은 임계치-이상 스펙트럼을 합성하기 위해 스펙트럼 정보 (중심 주파수 및 대역폭)에 의해 동조될 수 있는 DAC1 (예를 들면, 공지된 대역-통과 시그마-델타 DAC)보다 낮은 샘플링 속도와 높은 해상도를 갖는 약간의 DAC들을 사용하는 것에 의해 행해질 수 있다. 자연스럽게，고해상도의 DAC의 나이퀴스트 대역폭 내에 남 아 있는 모든 "스펙트럼 피크"는 하나의 고해상도 DAC와 하나의 역변환으로 합성될 수 있다． 이러한 점에서，신시사이저는 그 자신으로 도 2의 스펙트럼 개념을 사용하는 DAC의 구현의 역할을 할 수 있다． 바꾸어 말하면，고성능 DAC는 주파수 인터리빙 배치에서 적어도 2개의 낮은 성능 DAC들을 사용하여 얻게 될 수 있는데, 여기서 낮은 성능 DAC들 중의 1개는 동일한 고속（나이퀴스트 대역폭)이나 고성능 DAC보다 낮은 해상도를 가진다．

도 5 또는 도 6의 아키텍처들 중의 어느 하나로 실행되는 방법에 의해 신호의 주파수 정보를 사용하는 DAC 성능의 개선은 또한 오버샘플링（시그마-델타) ADC에 적용될 수 있는데, 여기서 DAC 성능은 컨버터의 전체 성능을 향상시키기 위해 중요하다． 또한，2개의 방법들（도 5와 도 6의 아키텍처들을 사용하여 실행된)은 더 한층 성능을 향상시키기 위해 결합될 수 있다． 이것은 "임계치-이상" 저속 DAC의 출력들에서 도 5의 포스트-DAC 필터, 및 이전의 동일한 주파수 도메인 정보를 사용하여 실행될 수 있다．

도 7은 실시예로서 시스템(500 및 600)과 유사한 시스템(700)을 도시하는데, 여기서 (독립적으로 추가될 수 있는) 도 5의 포스트-DAC 필터링 유닛은 제외되고, 도 6의 감산 신호 신시사이저 배치도 제외된다．

시스템(700)은 임계치-이상 스펙트럼 프로세서(702)의 전형적인 실현을 포함한다． 스펙트럼 프로세서(702)는 그 출력(도시안됨)에 교정 테이블을 갖는 제1 FFT(FFT1) 유닛(704), 적응성 스펙트럼 임계치 유닛(706)，스펙트럼 윈도우 필터(708) 및 제1 역 FFT（IFFT1）유닛(710)을 포함한다．

사용중에，적응성 스펙트럼 임계치 유닛(706)는 도 2의 "임계치-이상" 윈도우(Wl)의 출력(712)을 제공한다． 출력(712)은 스펙트럼 윈도우 필터(708)로 가는데, 이는 모든 "임계치-이상" FFT1 주파수들을 통과시키고，ADC1 양자화 노이즈와 다른 스펙트럼 에러들을 필터링하기 위해 모든 "임계치-이하" 주파수를 강하게 감쇄시킨다． 시스템(700)은 또한, 차례로 ADC2로부터 입력을 수신하는 제2 FFT 유닛(FFT2)(716)에 양호하게 접속되어 이로부터 입력을 수신하는 이퀄라이저/캘리브레이션 알고리즘 블록(714)을 포함한다. 이퀄라이저/캘리브레이션 알고리즘 블록(714)은 공지된 방식으로 사용되는 FFT1의 출력에 교정 테이블을 제어한다．

이퀄라이저는 (스플리터로부터 지연부를 포함하는 감산기까지의) "주 채널"을 해당 ("임계치-이상" 주파수) 대역 이상의 (스펙트럼 신호 프로세서를 포함하는) "감산 채널"로 등화시키는데 사용된다. 이퀄라이제이션은 넓이，위상 및 지연부 조정들을 포함한다． 이것은 "임계치-이상" 스펙트럼 (이상적으로는, ADC1의 QN SNRql의 수준)의 취소를 야기한다． 이퀄라이저는 폭이 좁은 FFT 빈 해상도까지 주파수대에 걸쳐 에러들을 보상한다．

본 분야에서는 교정 신호 또는 블라인드 (교정이 아닌）신호들을 사용하는 교정/동이퀄라이제이션，또는 오프 라인 또는 온라인（컨버터의 정상 동작을 중단시키지 않는 배경에서) 기술에 관한 많은 방법들과 적응성 알고리즘들은 알려져 있다． 데이터 컨버터들의 문맥에 있어서의 그런 방법들을 위한 좋은 참조는 G. Cauwenberghs，그리고 G.C.Temes，"Adaptive Digital Correction of Analog Errors in MASH ananlog-to-digital converters-Part I. Off-Line and Blind On-Line Calibration," IEEE Trans. Circuit and Systems II, vol. 47(7), pp. 621-628, July, 2000에서 발견된다． 넓게 사용되고 있는 적응성 알고리즘들은 LMS（Least Mean Square）알고리즘들과 다른 것들을 포함하는데, 이들은 예를 들면 Simon Haykin，"Adaptive Filter Theory", 3rd edition, Prentice Hall, 1996에 기술되어 있다．

이퀄라이저의 양호한 실시예 및 사용 방법은 FFT1 교정 테이블，그리고 이퀄라이저/캘리브레이션 알고리즘 블록(714)이 추가된 기존의 디지털 주파수 도메인 하드웨어(FFT1 및 FFT2)를 사용하는 주파수 도메인 이퀄라이저를 포함한다． FFT2 빈들의 판독은 최소로 되는 에러 신호로서 사용된다． 유리하게，이 이퀄라이제이션은 매우 빨리 행해질 수 있다． 주파수 도메인 이퀄라이저를 위해 사용되는 FFT는 또한 유리하게, 위상을 빈에서 빈까지 선형 변경시키므로써 (샘플링 클럭 시간의 작은 일부분 내에서）미세한 지연 조정을 허용한다．

도 7 및 다른 모든 도면들에서의 지연부는 예를 들어, 핸드헬드/모바일 및 다른 통신 단말기에서 안티-에일리어싱(anti-aliasing) 필터(AAF)로서도 사용된, 상용의 저비용 SAW 필터로 실현될 수 있다. SAW는 수 마이크로초 지연부까지는 제공할 수 있다． SAW는 또한 ADC2에 필요로 하는 AAF의 일부로서 사용될 수 있기 때문에, 전체 ADC에의 입력에서의 AAF가 저해상도 ADC1의 필터링에 제한될 수 있다.

많은 알고리즘들은 적응성 임계치(706)을 실현하기 위해 이용할 수 있는데, 예를 들면 블라인드 및 논-블라인드 알고리즘들이다. 양호하고 단순한 블라인드 해결은 신호 대역외 주파수를 사용할 수 있는데, 여기서 가능한 간섭들은 입력에서 AAF에 의해 필터링된다． 제로 근접 FFT 주파수 빈 또는 나이퀴스트 (fs/2）주파수들은 ADC 가동을 방해하지 않고 양자화 노이즈 레벨을 평가하고，적절한 임계치를 설정하기 위해 사용될 수 있다. 더 높은 스펙트럼 임계치는 (디더링(dithering) 및 다른 공지된 기술 이외에) ADC1의 비선형성 때문에 스퍼(spur)들을 필터링하기 위해 사용될 수 있다． "스마트 임계치(smart threshold)"는 또한 다른 시나리오들과 적용들을 위한 성능을 최적화하고，따라서 임계치를 바꾸기 위해 사용된다．

(AAS를 포함하는）DAC1의 출력(720)에서의 임계치-이상 주파수들에서의 재구성 신호들은 대략 ADC1（SNRql)의 QN의 수준인 ADC1 파워 스펙트럼들을 감소(차단)하기 위해 분명히 감산된다． 이것은 감산기 출력(722)에서，DR가 대략 SNRql（즉, DR은 강한 신호（임계치-이상)의 어떤 처리 이득을 포함한다）로 축소되어지는 것을 의미한다. 신호의 AGC 정상화 후에，ADC2는 지금 광대역의 양자화 노이즈와는 다른 잔존 스펙트럼을 디지털화한다．

임계치-이상 신호들（그리고 직사각형 윈도우 FFT의 스펙트럼 누설을 피하는 것)의 감산 채널에 필요로 하는 연속 신호들의 편리한 실현은 OLA-FFT（오버랩-추가 FFT) 또는 유사한 형태의 필터 뱅크 기술들을 사용한다. （예를 들면, J.Lillington，"Comparison of Wideband Channelization Architectures" ISPC 2003, Dallas, TX，USA를 참조). 상용의 구성 요소와 칩 코어들은 다른 속도，파워，칩 영역과 비용으로 이용할 수 있다． OLA-FFT도 필수의 윈도우를 제공한다． 더 좋은 해상도 윈도우들은 필터링에 필요로 DR에 따라 선택될 수 있다． 이 필터링 동작은 강한 신호 임계치-이상의 감산/취소를 허용하는 반면, 임계치-이하 주파 수에서 ADC의 양자화 노이즈를 감쇄시키는 데 사용된다．

유리하게，감산기의 출력은 종래의 S/P ADC에서와 같이, fs/2까지의 광대역 양자화 노이즈를 포함하지 않고, 오히려 임계치-이하 주파수의 진짜 신호를 포함한다. 이것은 ADC2가 처리 이득（PG)에 의해 양자화 노이즈（SNRq2 향상)의 향상을 나타내는 것을 의미한다． 예를 들면, 강하고 약한 신호 시나리오를 위해， 만일 강한 신호의 스펙트럼 폭이 샘플링 주파수 fs의 0.01이라면，SNRq2의 추가의 향상은 27dB이 되는데, 이는 약 2.83의 추가의 해상도 비트를 나타낸다． 해상도의 이러한 개선은 모든 감산 단계에서 일어난다． 결과적으로 그리고 유리하게, 더 낮은 해상도 ADC가 많은 응용에서 사용될 수 있다．

도 8은 실시예로서 시스템(700)과 유사하나 디지털 주파수 도메인 결합 프로세스의 상세한 설명이 있는 예시적 시스템(800)을 도시한다. 시스템(800)은 도 7의 요소에 더하여, IFFT(806)에 접속된, (벡터 합산용) 디지털 합산기(804)에 접속된 제2 스펙트럼 윈도우 필터(802)를 포함한다. 제2 스펙트럼 윈도우(802)은 모든 "임계치-이하" FFT2 주파수들을 통과시키고, 모든 "임계치-이상" 주파수들을 강하게 감쇄(0으로)시킨다. 합산기는 "FFT 합계"를 얻기 위해 임계치-이하 및 이상의 FFT 판독을 다시 한번 결합하는데, 이는 완전한 입력 신호의 FFT를 표현한다． FFT 합계는 많은 적용들을 위해 (예를 들면, 신호의 채널화 또는 필터링을 위해) 출력으로서 유리하게 사용될수 있다． IFFT2는 시간 도메인에서 디지털 출력 신호를 제공하기 위해 사용된다． 협대역 "임계치-이상" 신호를 위해，지연부 길이는 성능에서 특정 트레이드-오프(trade-off)로 짧아질 수 있거나 제거될 수 있다. 이퀄라이 저는 손실의 일부를 보상할 것이다．

유리하게，도 8에서 FFT 합계를 얻기 위해 FFT1와 FFT2 출력들을 최종적으로 결합하기 전에，협대역 FFT 빈 내의 컨버터 해상도의 더 이상의 향상은 ("임계치-이상" 주파수에서）FFT1 출력들로부터 등가된 FFT2 출력들의 감산에 의해 가능하다.

P/S 단계들의 교정에 유사하게，교정은 다른 스펙트럼 단계들 사이에서 행해진다． 이 교정은 FFT 합계 출력에서 FFT들의 매끄러운 합계를 확실하게 하고，예를 들어, 스펙트럼 임계치 영역 내에서 FFT1와 FFT2의 사이에서의 점프들을 피한다. 교정은 임계치 영역에서 FFT 빈들을 등가시키므로써 실현될 수 있다． 입력 신호를 사용하는 블라인드 교정은 이 영역에서 가능한데, 이는 교정 처리를 단순화시킬 수 있다．

본 발명의 변환 아키텍처의 다양한 실시예는 도 9에 도시된 일반적인 고성능(즉, 고해상도, 고속) 컨버터(900)로 대표될 수 있다. 컨버터(900)는 본 발명의 중요한 특징으로, 특히 도 2의 개념에 따라 스펙트럼 (주파수) 정보를 사용하는 신호의 주파수 도메인 프로세싱이 특징이다. 컨버터(900)는 변환 유닛(902), 프로세싱 유닛(912) 및 재결합 유닛(922)을 포함하고 도시된 바와 같이 상호 연결된다. 변환 유닛(902)은 둘 이상의 데이터 컨버터를 포함하며, 이들 각각은 고성능 컨버터를 특징짓는 각각의 최종 파라미터보다 하나 이상 낮은 성능 파라미터를 구비하고, 변환 유닛은 입력 신호(930)에 대해 ADC 또는 DAC 변환을 수행하고, 프로세싱 유닛(912)과 양방향으로 정보를 교환하도록 동작한다. 프로세싱 유닛은 동일한 입력 신 호(930)에 대해 시간 도메인으로부터 주파수 도메인으로 변환을 수행하는 변환 유닛(914), 도 2의 개념에 따라 신호로부터 주파수 정보를 추출하도록 동작하는 진보적인 주파수 도메인 정보 추출 유닛(916), 및 추출된 주파수 정보를 처리하도록 동작하는 프로세서(918)를 포함한다. 변환 유닛(914), 추출 유닛(916) 및 프로세서(918)는 서로 결합된다. 프로세싱 유닛(912)은 두개의, 적어도 부분적으로 주파수 도메인 처리된 신호(920', 920")를 단일 최종 출력 신호(940)로 출력한다.

도 3 내지 도 8의 컨버터 시스템과 비교하는 일예로서, 변환 유닛(902)은 ADC1(904와 대응) 및 ADC2(906과 대응)를 나타낸다. 프로세싱 유닛(912)은 도 3 내지 도 7의 스펙트럼 신호 프로세서 및 도 8의 DAC1과 "임계치-이상"의 스펙트럼 프로세서를 나타낸다. 재결합 유닛(922)은 도 3 및 도 4의 디지털 결합 유닛(314)에 대응한다. 프로세싱 유닛(912)의 내부 구성요소는 또한 용이하게 식별가능하다: 주파수 도메인으로의 변환 유닛(914)은 도 5 및 도 6의 디지털 변환 유닛 및 도 7 및 도 8의 FFT1을 나타낸다. 주파수 도메인 정보 추출 유닛(916)은 도 5 및 도 6의 스펙트럼 분석 유닛 및 도 7 및 도 8의 적응된 스펙트럼 임계 유닛을 나타낸다. 프로세서(918)는 각 실시예의 스펙트럼 신호 프로세서 내부의 나머지 구성요소, 즉 도 5의 디지털 필터링 유닛, 역변환부, DAC1 및 포스트-DAC 필터, 도 6의 디지털 필터링 유닛, 역변환부 및 감산 신호 신시사이저, 및 도 7 및 도 8의 스펙트럼 윈도우 필터, IFFT1 및 DAC1을 나타낸다.

병렬 DAC의 주파수 인터리빙 배열은 도 9b 및 도 2의 주파수 도메인 개념에 따라 고성능(고해상도, 고속) DAC를 구축하기 위해 유사하게 사용될 수 있다. 고해 상도 DAC는 도 6에 설명된 스펙트럼 신시사이저에 유사하다. 하나 이상의 고 해상도의 저속 DAC(DAC 뱅크)는 도 6에 도시된 "임계치-이상"(W1) 신호의 스펙트럼 피크를 개별적으로 합성하는데 사용된다. 전체 DAC의 풀 나이퀴스트 주파수 대역폭을 커버하는 하나의 저해상도의 고속 DAC는 모든 "임계치-이하" 주파수(W2)에서 신호를 합성하는데 사용된다. DAC에 대한 도 9의 재결합 유닛은 고속 및 고해상도를 달성하기 위한 모든 DAC의 아날로그 결합기이다. 캘리브레이션/이퀄라이제이션(calibration/equalization)은 도 7 및 도 8에 도시된 FFT1 및 FFT2의 캘리브레이션 테이블을 사용하는 캘리브레이션/이퀄라이제이션과 유사한, 결합 유닛으로 들어가는 모든 아날로그 신호를 매칭하는데 사용된다. 주파수 도메인 정보(W1 및 W2)는 임계치-이상의 각 "스펙트럼 피크"에 대해 별개의 스펙트럼 윈도우 필터(708) 및 IFFT(710)와 704, 706과 유사한 블록을 사용하여 (도 7의 ADC1의 출력을 사용하는 대신) 디지털 입력으로부터 직접적으로 DAC인 경우 도출된다. 전술된 바와 같이, 도 5에 도시된 스펙트럼 피크의 "포스트-DAC" 필터링은 해상도의 추가 개선을 위해 또한 추가될 수 있다.

다양한 디지털 스펙트럼 분석 및 신호 처리 툴은 상이한 애플리케이션 및 요건(프로세싱 요건 감소, 전력 향상, 생산 기술의 개조 등)에 대해 공개된 아키텍처 및 방법의 성능을 최적화하고 향상시키는데 사용될 수 있다. 예를 들면:

(1) 디지털 필터가 가장 강한 스펙트럼 피크의 더 나은 성능을 위해 FFT 단계적으로 필터링될 수 있다.

(2) 최소 지연을 갖는 필터가 소정의 SAW 지연에 대해 최대 해상도가 요구되 는 경우 사용될 수 있다.

(3) 필터 뱅크 실시는 계산 요건을 낮추고 주파수 해상도를 높이기 위해 OLA-FFT로가 때때로 바람직할 수 있다.

(4) 비균일 주파수 스페이싱이 나이퀴스트 대역폭(나이퀴스트 대역폭 부분 만 사용되는 경우)에 대해 사용될 수 있다.

(5) 더 큰 해상도를 갖고 신호 스펙트럼을 분석하고 연속의 시간 FFT 및 필터링을 관리하기 위해 더 느리고 더 긴 FFT가 사용될 수도 있다.

설명된 변환 목적을 위해 FFT (또는 대응물)를 직접 사용하는 것에 부가하여, FFT는 a) 공지된 바와 같이 DAC 비선형성 및 다른 아날로그 채널 비선형성의 교정을 위해, b) 필터 뱅크 ADC 방법을 사용하여 (샘플링 속도를 추가로 증가시키기 위해) 병렬로 다수의 ADC를 결합하기 위해 출력(FFTsum)에서, 그리고 c) 다중 신호의 채널화를 위한 FFTsum에서 또한 사용될 수도 있다.

예시적인 시뮬레이션 결과

도 7 및 도 8의 실시예에 따라 예시적인 MATLAB^TM 컴퓨터 시뮬레이션을 실시하여 ADC 아키텍처의 동작 및 다른 특징을 실증하였다. ADC의 시뮬레이션에 추가로, 전형적인 통신 송신/수신 채널이 시간 도메인에서 QPSK(Qudrature Phase Shift Keying) 리시버로 공개된 ADC를 사용하여 시뮬레이팅되어, ADC의 주파수 도메인 및 시간 도메인 출력 모두의 동작을 실증하였다.

도 10은 두개의 QPSK 캐리어의 시뮬레이션을 도시하며, 이 시뮬레이션은 각 각 5 비트 해상도 (및 3.8 비트의 유효 비트 수(Effective Number Of Bits: ENOB))를 갖는 두개의 저성능 ADC(ADC1 및 ADC2)로 수행되었다. 생성된 신호는 넓은 DR 측정이 가능하도록 통과 대역 외에서 강하게 필터링되었다. 강한 신호(S1) 진폭은 풀 스케일(즉, A1=1)이고 약한 신호(S2) 진폭은 A2=0.002이다. 전체 입력 신호는 ADC의 포화를 피하면서 최대 허용가능 입력 레인지에 맞추기 위해 AGC에 의해 조정(condition)된다. 풀 스케일은 도 10의 A에서 "FS"로 표시되었다. 도 10-A, B, C, E, G, H 및 도 11-A, B 각각의 수직축은 20dB/div로 도시된 전력 스펙트럼 밀도(power spectral density: PSD)를 나타낸다. 수평축은 표준화된 주파수를 나타낸다. 나이퀴스트 주파수는 1.57에서이다.

도 10-A는 ADC1 전의 (강한 S1 및 약한 S2 캐리어로 구성된) 입력 신호의 PSD를 도시한다. 양자화 노이즈 레벨(SNRq1)은 ADC1의 디지털 출력에 추가된다. 유사하게 제2 양자화 노이즈 레벨(SNRq2)은 도 10-B에서 ADC2의 출력에서 볼 수 있다.

도 10-B(약한 신호는 비교를 위해 추가됨)는 ADC2 후의 신호의 PSD를 도시한다. 입력 및 출력에서의 약한 신호의 스펙트럼 사이의 차이는 SNRq2 레벨 이상에서는 거의 인지되지 않는다. "임계치-이상"(이 경우 강한 신호)의 신호는 대략 ADC1의 SNRq1의 레벨로 감소된다. 두개의 도 10의 A 및 B를 비교해 보면, ADC1의 출력에서의 양자화 노이즈(SNRq1)가 약한 신호보다 20dB 이상(10-A)인 반면, 도 10-B에서 감산기 (및 ADC2)의 출력에서 이 레벨은 약 31dB까지 감소되고, 약한 신호가 감지될 수 있다. 도 10-C는 주파수 도메인 출력 FFTsum(도 8의 804)이고, 이는 디지 털 출력에서 완전한 선형 동적 범위(dynamic range)를 실증한다. ADC2의 출력(SNRq2)에서의 최종 SNR 및 약 31dB 만큼의 DR 개선은 ADC2의 ENOB=3.8 비트(22.8dB)이상이다. 이는 종래의 P/S 아키텍처/방법에 비교하여 약 8.2dB의 추가 PG 이점이 있음을 나타낸다. QPSK 신호 성상도를 도시하는 도 10-D에 도시된 바와 같이, 약한 신호는 시간 도메인 출력으로부터 QPSK 리시버에 의해 검출될 수 있다(도 8 참조).

두개의 강한 동일 신호의 시나리오가 도 10-E에 도시되고, 도 10-F는 강한 신호의 신호 성상도이다. 도 10-G는 7비트 ADC(ENOB=5.7비트), A1=1, A2=0.000004 에 대한 주파수 도메인 결과를 도시하며, 도 10-C와 비교할 수 있다.

협대역(보다 높은 PG) "임계치-이상"의 신호에 대한 성능(더 좁은 캐리어 또는 증가된 샘플링 속도를 나타냄)의 상당한 증가는 강한 CW 신호에 대한 도 10-H에서 실증된다. 라인 A는 ADC1의 SNRq1이고, 라인 B는 종래의 S/P 컨버터의 최종 SNRq2이다. 본 발명의 아키텍처 및 방법을 사용하는 SNRq2는 종래의 S/P 아키텍처(라인 B) 보다 약 25dB(4개의 추가 비트 이상)이다. 도 10-H는 또한 GSM 및 진보된 세대 통신 등 통신 표준에 대해 전형적인 대역 차단부(band blocker)를 협소화하는 ADC 거동을 나타낸다.

도 11은 상이한 채널 에러 레벨(큰 에러, 작은 에러, 에러 없음)에 대해 캘리브레이션/이퀄라이제이션 동작 및 개선을 실증한다. 도 11-A는 캘리브레이션 전의 PSD를 도시하고, 도 11-B는 캘리브레이션 후를 도시하며, 모두 ADC2의 출력에서의 신호(도 10-B와 유사)를 도시한다. 주 채널 및 감산 채널 사이의 계획된 큰 초 기 에러를 추정했다: 진폭 에러=0.5(6dB), 위상 에러=0.5 라디안(~28도) 및 지연 에러=50(샘플링 클록 타임).

도 11-A는 (도 10-B에 비교하면) 예측한대로, 조정되지 않은 큰 채널 에러는 적절한 감산 및 "임계치-이하"의 약한 신호의 검출을 허용하지 않는다. 도 7에 도시된 캘리브레이션/이퀄라이제이션의 활성화 후, 약한 신호의 적절한 동작 및 검출이 가능하다(도 11-B). 도 11-C는 대역폭의 기능으로서 캘리브레이션 신호의 경우에 대한 이퀄라이저 개선, 파라미터로서 상이한 채널 에러에 대한 이퀄라이저 개선을 요약한다. S=0은 캘리브레이션/이퀄라이제이션 전의 초기 에러를 나타낸다. 최종 에러는 매우 작고 초기 채널 에러가 크더라도 ADC 비트의 프랙션 손실을 나타낸다. 또한, 도 7에 도시되고 실증된 이퀄라이제이션 알고리즘은 매우 빠르고(FFT 프레임이 거의 없음), 매우 빠른 업데이트를 가능하게 하고 또한 블라인드(캘리브레이션이 없음) 신호에 대해 잘 동작한다.

(고속의 최종 정확성 증폭기 및 짧은 샘플링 시간 내 최종 정확성/해상도에 맞춰지는 S/H에 대한 요건으로 인해) 훨씬 느린 동작 증폭기 및 종래의 S/P ADC에 사용된 S/H 회로에 비교하여 아날로그 채널이 고속 증폭기에 의해 나타내지므로 더 높은 샘플링 속도가 간단히 가능해진다.

본 명세서에 언급된 모든 공개 문헌, 특허 및 특허 출원은 각각이 구체적으로 개별적으로 참조로써 병합되는 것으로 지시된 것과 같은 정도까지, 참조로써 전체가 본 명세서에 병합된다. 또한, 본 출원서의 임의의 참고 문헌의 인용 또는 동일시는 이러한 참고 문헌이 본 발명의 종래 기술로서 사용되는 것을 인정하는 것으 로 해석되어서는 안 된다.

Claims

고성능 데이터 변환 장치에 있어서,

a. 둘 이상의 저성능 컨버터를 구비한 변환 유닛으로서, 상기 컨버터 각각이 데이터 변환을 위한 고성능 장치보다 하나 이상의 저성능 파라미터를 구비하고, 상기 변환 유닛이 시간 도메인에서 획득된 입력 신호를 변환하도록 동작하는, 상기 변환 유닛(conversion unit);

b. 상기 변환 유닛에 결합되고 상기 입력 신호로부터 추출된 주파수 도메인 정보를 처리하도록 동작하고, 상기 처리된 주파수 도메인 정보에 기초하여 상기 변환 유닛과 함게 둘 이상의 처리된 신호를 제공하도록 동작하는 프로세싱 유닛;

c. 상기 둘 이상의 처리된 신호를 단일 고성능 출력 신호로 결합하도록 동작하는 재결합 유닛을 포함하는 것을 특징으로 하는 고성능 데이터 변환 장치.
제1항에 있어서, 상기 프로세싱 유닛은

i. 주파수 도메인 입력 신호를 제공하기 위해 상기 시간 도메인으로부터 주파수 도메인으로의 변환을 상기 입력 신호에 대해 수행하도록 동작하는 변환 유닛(transform unit);

ii. 상기 주파수 도메인을 둘 이상의 주파수 도메인 부분으로 분리함으로써 추출을 수행하도록 동작하는 주파수 도메인 정보 추출 유닛으로서, 상기 부분 하나가 저해상도 신호대잡음비(SNR)에 관련되고 상기 부분의 다른 하나가 고해상도 SNR 에 관련되는, 상기 주파수 도메인 정보 추출 유닛; 및

iii. 상기 주파수 도메인 정보를 처리하도록 동작하는 프로세서를 포함하는 것을 특징으로 하는 고성능 데이터 변환 장치.
제2항에 있어서, 상기 둘 이상의 저성능 컨버터 각각은 아날로그-디지털 컨버터이고, 상기 입력 신호는 아날로그 입력 신호이고, 상기 둘 이상의 처리된 신호 중 하나는 제1 아날로그-디지털 컨버터(ADC1) 및 상기 프로세싱 유닛에 의해 함께 처리된 제1 처리된 디지털 신호이고, 상기 처리된 신호의 두번째는 제2 아날로그-디지털 컨버터(ADC2) 및 상기 프로세싱 유닛에 의해 함께 처리된 제2 처리된 디지털 신호인 것을 특징으로 하는 고성능 데이터 변환 장치.
제3항에 있어서,

d. 상기 아날로그 입력 신호로부터 상기 프로세서에 의해 처리된 아날로그 감산 신호를 감산하도록 동작하고, 상기 ADC2에 의해 ADC2 출력 신호로 추가 변환되는 아날로그 에러 신호를 제공하는 감산기를 더 포함하는 것을 특징으로 하는 고성능 데이터 변환 장치.
제4항에 있어서,

상기 변환 유닛(transform unit)은 변환을 수행하고 주파수 도메인 입력 신호를 제공하도록 동작하는 디지털 변환 유닛을 포함하고, 상기 주파수 도메인 정보 추출 유닛은 상부 주파수 도메인 부분을 임계치로 식별함으로써 상기 주파수 도메인을 적어도 상부 주파수 도메인 부분과 하부 주파수 도메인 부분으로 분리하도록 동작하는 스펙트럼 분석 유닛을 포함하고, 상기 프로세서는

A. 상기 임계치-이하 주파수의 디지털 필터링을 수행하고 제1 디지털적으로 필터링된 출력을 제공하도록 동작하는 디지털 필터링 유닛;

B. 상기 제1 디지털적으로 필터링된 출력을 제1 필터링된 시간 도메인 디지털 신호로 다시 역 변환하도록 동작하는 역 변환 기능부; 및

C. 상기 제1 필터링된 시간 도메인 디지털 신호를 상기 아날로그 감산 신호로 변환하도록 동작하는 제1 디지털-아날로그 컨버터(DAC1)를 포함하는 것을 특징으로 하는 고성능 데이터 변환 장치.
제4항에 있어서,

상기 변환 유닛(transform unit)은 변환을 수행하고 주파수 도메인 입력 신호를 제공하도록 동작하는 디지털 변환 유닛을 포함하고, 상기 주파수 도메인 정보 추출 유닛은 상부 주파수 도메인 부분을 임계치로 식별함으로써 상기 주파수 도메인을 적어도 상부 주파수 도메인 부분과 하부 주파수 도메인 부분으로 분리하도록 동작하는 스펙트럼 분석 유닛을 포함하고, 상기 프로세서는

A. 상기 ADC1으로부터 수신된 출력 신호를 필터링하고 임계치-이하 주파수로 강하게 감쇄된 필터링된 출력 신호를 출력하도록 동작하는 디지털 필터;

B. 상기 필터링된 출력 신호를 상기 아날로그 감산 신호로 변환하도록 동작 하는 제1 디지털-아날로그 컨버터(DAC1)를 포함하는 것을 특징으로 하는 고성능 데이터 변환 장치.
제4항에 있어서,

e. 상기 재결합 유닛을 조정하도록 동작하는 캘리브레이션/이퀄라이제이션을 더 포함하는 것을 특징으로 하는 고성능 데이터 변환 장치.
제7항에 있어서, 상기 프로세서는 아날로그 감산 신호를 상기 감산기에 입력하기 전에 필터링하도록 동작하는 포스트-DAC 필터링 유닛을 포함하며, 상기 포스트-DAC 필터링이 장치의 고성능에 대한 추가 향상을 제공하는 것을 특징으로 하는 고성능 데이터 변환 장치.
제4항에 있어서,

상기 변환 유닛(transform unit)은 변환을 수행하고 주파수 도메인 입력 신호를 제공하도록 동작하는 디지털 변환 유닛을 포함하고, 상기 주파수 도메인 정보 추출 유닛은 상부 주파수 도메인 부분을 임계치로 식별함으로써 상기 주파수 도메인을 적어도 상부 주파수 도메인 부분과 하부 주파수 도메인 부분으로 분리하도록 동작하는 스펙트럼 분석 유닛을 포함하고, 상기 프로세서는

A. 상기 임계치-이하 주파수의 디지털 필터링을 수행하고 제1 디지털적으로 필터링된 출력을 제공하도록 동작하는 디지털 필터링 유닛;

B. 상기 제1 디지털적으로 필터링된 출력을 제1 필터링된 시간 도메인 디지털 신호로 다시 역 변환하도록 동작하는 역 변환 기능부; 및

C. 상기 주파수 도메인 정보로부터 상기 아날로그 감산 신호를 합성하도록 동작하는 감산 신호 신시사이저를 포함하는 것을 특징으로 하는 고성능 데이터 변환 장치.
제6항에 있어서,

상기 변환 유닛(transform unit)은 변환을 수행하고 주파수 도메인 입력 신호를 제공하도록 동작하는 제1 FFT(Fast Fourier Transform)(FFT1)를 포함하고, 상기 주파수 도메인 정보 추출 유닛은 상부 주파수 도메인 부분을 임계치로 식별함으로써 상기 주파수 도메인을 적어도 상부 주파수 도메인 부분과 하부 주파수 도메인 부분으로 분리하도록 동작하는 스펙트럼 분석 유닛을 포함하고, 상기 프로세서는

A. 상기 임계치-이하 주파수의 디지털 필터링을 수행하고 제1 디지털적으로 필터링된 출력을 제공하도록 동작하는 제1 스펙트럼 윈도우 필터;

B. 상기 제1 디지털적으로 필터링된 출력을 제1 필터링된 시간 도메인 디지털 신호로 다시 역 변환하도록 동작하는 제1 IFFT(Inverse Fast Fourier Transform)(IFFT1); 및

C. 상기 제1 필터링된 시간 도메인 디지털 신호를 상기 아날로그 감산 신호로 제공하기 위해 변환하도록 동작하는 제1 디지털-아날로그 컨버터(DAC1)를 포함하는 것을 특징으로 하는 고성능 데이터 변환 장치.
제10항에 있어서,

e. FFT2 출력 신호를 제공하기 위해 상기 ADC2 출력 신호에 대해 시간 도메인으로부터 주파수 도메인으로 변환을 수행하도록 동작하는 제2 FFT(FFT2);

f. 상기 임계치-이상의 주파수의 디지털 필터링을 수행하고 제2 디지털적으로 필터링된 출력을 제공하도록 동작하는 제2 스펙트럼 윈도우 필터;

g. 상기 제1 및 제2 디지털적으로 필터링된 출력을 재결합하고 FFT 합산 출력을 제공하기 위한 디지털 합산기;

h. 상기 FFT 합산 출력을 제2 필터링된 시간 도메인 디지털 신호로 역 변환하도록 동작하는 제2 IFFT(IFFT2)를 더 포함하는 것을 특징으로 하는 고성능 데이터 변환 장치.
제1항에 있어서, 상기 재결합 유닛은 선택적 주파수 도메인 디지털 출력을 제공하도록 동작하는 디지털 스펙트럼 결합 유닛 및 시간 도메인 디지털 출력을 제공하도록 동작하는 시간으로의 변환 유닛(tranform-to-time unit)을 포함하는 것을 특징으로 하는 고성능 데이터 변환 장치.
고해상도의 고속 데이터 변환 장치에 있어서,

a. 시간 도메인에서 제1 디지털 출력 신호를 출력하도록 동작하는 제1 저해상도 아날로그-디지털 컨버터(ADC1);

b. 상기 제1 디지털 출력 신호를 출력 아날로그 감산 신호로 변환하고 처리된 디지털 신호를 제공하기 위해 주파수 도메인을 사용하도록 동작하는 제1 스펙트럼 신호 프로세서;

c. 상기 출력 아날로그 감산 신호를 수반하는 감산 동작에서 형성된 아날로그 에러 신호를 제2 디지털 출력 신호로 변환하도록 동작하는 제2 저해상도 아날로그-디지털 컨버터(ADC2); 및

d. 상기 처리된 디지털 신호 및 상기 제2 디지털 신호 출력 신호를 수신하고 상기 신호 모두를 최종 디지털 출력 신호로 결합하도록 동작하는 디지털 결합 유닛을 포함하고,

이로써 상기 장치는 고해상도의 상기 ADC1 또는 상기 ADC2 중의 하나를 구비하고,

상기 데이터 변환은 스펙트럼 툴을 사용하여 주파수 도메인에서 수행됨으로써 개선된 동적 범위 및 양자화 노이즈, 중요한 아날로그 회로 요건 및 병목현상의 감소 또는 경감, 및 기존의 파이프라인/서브레인징 아키텍처에 대해 샘플링 속도의 증가를 제공하는 것을 특징으로 하는 고해상도의 고속 데이터 변환 장치
제13항에 있어서,

e. 상기 ADC1에 연결되고 입력 아날로그 신호를 상기 감산 동작에 사용되는 주 채널 아날로그 신호 및 상기 ADC1으로 입력되는 2차 감산 채널 아날로그 신호로 분리하도록 동작하는 스플리터를 더 포함하고, 상기 주 채널 아날로그 신호가 상기 ADC1으로 공급되는 것을 특징으로 하는 고해상도의 고속 데이터 변환 장치
제14항에 있어서,

f. 상기 감산 동작을 수행하도록 동작하는 감산기; 및

g. 상기 스플리터 및 상기 감산기 사이의 경로에 삽입되고 상기 감산 채널에서 발생하는 지연을 보상하도록 동작하는 지연부를 더 포함하는 것을 특징으로 하는 고해상도의 고속 데이터 변환 장치
제13항에 있어서, 상기 디지털 결합 유닛은 선택적 주파수 도메인 디지털 출력을 제공하도록 동작하는 디지털 스펙트럼 결합 유닛 및 시간 도메인 디지털 출력을 제공하도록 동작하는 시간으로의 변환 유닛을 포함하는 것을 특징으로 하는 고해상도의 고속 데이터 변환 장치
제15항에 있어서,

h. 상기 ADC2에 결합되고 상기 아날로그 에러 신호를 상기 ADC2의 레인지에 적응시키도록 동작하는 진폭 스케일링 유닛;

i. 상기 ADC1 및 ADC2 각각의 상기 제1 및 제2 디지털 출력 신호를 결합하고 선택적 디지털 신호를 출력하도록 동작하는 개별 선택적 디지털 결합 유닛; 및

j. 상기 ADC2 및 상기 디지털 결합 유닛에 결합되고 하나 이상의 추가 감산 스테이지를 제공하도록 동작하는 하나 이상의 선택적 제2 스펙트럼 신호 프로세서 를 더 포함하는 것을 특징으로 하는 고해상도의 고속 데이터 변환 장치
제13항에 있어서, 상기 제1 스펙트럼 신호 프로세서는

i. 상기 시간 도메인으로부터 상기 주파수 도메인으로 상기 제1 디지털 출력 신호를 변환하여, 제1 변환된 디지털 신호를 제공하도록 동작하는 변환 기능부;

ii. 상기 제1 변환된 디지털 신호를 사용하여 상기 주파수 도메인에서 스펙트럼 분석을 수행하고 임계치-이상의 주파수 및 임계치-이하의 주파수로 분리된 다이나믹 주파수 레인지를 포함하는 출력 주파수 정보를 제공하도록 동작하는 스펙트럼 분석 유닛;

iii. 디지털적으로 필터링된 출력을 제공하기 위해 임계치-이상 주파수의 감쇄없이 상기 임계치-이하 주파수를 강하게 감쇄하고 전달하도록 동작하는 디지털 필터링 유닛;

iv. 상기 디지털적으로 필터링된 출력을 역 변환된 출력으로 역변환하도록 동작하는 역변환 기능부; 및

v. 상기 출력 주파수 정보 및 상기 변환된 출력을 수신하고 상기 출력 아날로그 감산 신호로 변환하도록 동작하는 제1 디지털-아날로그 컨버터(DAC1)를 포함하는 것을 특징으로 하는 고해상도의 고속 데이터 변환 장치
제18항에 있어서, 상기 제1 스펙트럼 신호 프로세서는 상기 감산기에 결합되고 상기 출력 아날로그 감산 신호를 상기 감산기에 입력하기 전에 필터링하도록 동 작하는 포스트-DAC 아날로그 필터링 유닛을 더 포함하는 것을 특징으로 하는 고해상도의 고속 데이터 변환 장치
제18항에 있어서, 상기 변환 기능부는 FFT에 의해 수행되고 상기 역 변환 기능부는 IFFT에 의해 수행되는 것을 특징으로 하는 고해상도의 고속 데이터 변환 장치
제18항에 있어서, 상기 변환 기능부는 필터 뱅크에 의해 수행되는 것을 특징으로 하는 고해상도의 고속 데이터 변환 장치
제13항에 있어서, 상기 제1 스펙트럼 신호 프로세서는

i. 상기 시간 도메인으로부터 상기 주파수 도메인으로 상기 제1 디지털 출력 신호를 변환하여, 제1 변환된 디지털 신호를 제공하도록 동작하는 변환 기능부;

ii. 상기 제1 변환된 디지털 신호를 사용하여 상기 주파수 도메인에서 스펙트럼 분석을 수행하고 임계치-이상의 주파수 및 임계치-이하의 주파수로 분리된 다이나믹 주파수 레인지를 포함하는 출력 주파수 정보를 제공하도록 동작하는 스펙트럼 분석 유닛으로서, 상기 임계치-이상의 주파수 및 임계치-이하의 주파수 각각이 각각의 스펙트럼 피크를 포함하는, 상기 스펙트럼 분석 유닛;

iii. 상기 ADC1으로부터 수신된 출력 신호를 필터링하고 강하게 감쇄된 임계치-이하의 주파수를 갖는 필터링된 신호를 출력하도록 동작하는 디지털 필터;

iv. 상기 필터링된 출력 신호를 상기 출력 아날로그 감산 신호로 변환하도록 동작하는 제1 디지털-아날로그 컨버터(DAC1); 및

v. 상기 임계치-이하의 주파수를 감쇄하여, 상기 DAC1의 에러 및 양자화된 노이즈의 추가 개선을 제공하도록 동작하는 포스트-DAC 필터를 포함하는 것을 특징으로 하는 고해상도의 고속 데이터 변환 장치
제13항에 있어서, 상기 제1 스펙트럼 신호 프로세서는

i. 상기 시간 도메인으로부터 상기 주파수 도메인으로 상기 제1 디지털 출력 신호를 변환하여, 제1 변환된 디지털 신호를 제공하도록 동작하는 변환 기능부;

ii. 상기 제1 변환된 디지털 신호를 사용하여 상기 주파수 도메인에서 스펙트럼 분석을 수행하고 임계치-이상의 주파수 및 임계치-이하의 주파수로 분리된 다이나믹 주파수 레인지를 포함하는 출력 주파수 정보를 제공하도록 동작하는 스펙트럼 분석 유닛;

iii. 디지털적으로 필터링된 출력을 제공하기 위해 임계치-이상 주파수의 감쇄없이 상기 임계치-이하 주파수를 강하게 감쇄하고 전달하도록 동작하는 디지털 필터링 유닛;

iv. 상기 디지털적으로 필터링된 출력을 별개의 각각의 역 변환된 출력으로 역변환하도록 동작하는 복수의 역변환 기능부; 및

v. 상기 각각의 역변환된 출력으로부터 임계치-이상의 주파수 신호를 합성하는 감산 신호 신시사이저를 포함하는 것을 특징으로 하는 고해상도의 고속 데이터 변환 장치
제14항에 있어서, 상기 장치를 조정하도록 동작하는 캘리브레이션/이퀄라이제이션 유닛을 더 포함하는 것을 특징으로 하는 고해상도의 고속 데이터 변환 장치
제24항에 있어서,

f. 상기 2차 감산 채널 아날로그 신호를 상기 ADC1으로의 입력 전에 조절하도록 동작하는 신호 컨디셔너; 및

g. 상기 ADC2로부터 상기 제2 디지털 출력 신호를 수신하고 상기 제2 디지털 출력 신호를 상기 시간 도메인으로부터 상기 주파수 도메인으로 변환하여, 주파수 도메인에서 제2 변환된 디지털 신호를 획득하도록 동작하는 변환 기능부를 더 포함하는 것을 특징으로 하는 고해상도의 고속 데이터 변환 장치
고성능 컨버터를 실시하는 방법에 있어서,

a. 각각이 둘 이상의 처리된 신호를 획득하기 위해 고성능 컨버터보다 하나 이상의 저성능 파라미터를 구비하는 둘 이상의 데이터 컨버터를 사용하여 주파수 도메인 신호 및 시간 도메인 입력 신호를 처리하는 단계로서, 상기 처리 단계가

i. 상기 시간 도메인 입력 신호를 디지털 형태의 상기 주파수 도메인 신호로 변환하는 단계;

ii. 상기 주파수 도메인을 둘 이상의 주파수 도메인 부분으로 분리하는 단 계로서, 제1 상기 부분이 저해상도 신호대잡음비(SNR)에 관련되고 제2 상기 부분이 고해상도 SNR에 관련되어 상기 주파수 도메인 신호로부터 디지털 형태로 주파수 도메인 정보를 추출하는, 상기 분리 단계; 및

iii. 상기 둘 이상의 처리된 신호를 획득하기 위해 상기 주파수 도메인 정보를 사용하는 단계를 포함하는, 상기 처리 단계; 및

b. 고성능 컨버터로부터 제1 최종 출력 신호를 획득하기 위해 상기 둘 이상의 처리된 신호를 재결합하는 단계를 포함하고,

이로써 상기 방법은 시간 도메인에서 실시되는 데이터 변환 방법에 비해 고성능 및 다른 이점을 제공하는 것을 특징으로 하는 고성능 컨버터 실시 방법.
제26항에 있어서, 상기 주파수 도메인을 둘 이상의 주파수 도메인 부분으로 분리하는 단계는 상기 저해상도 SNR 이상의 임계치를 제공하는 단계를 포함하고, 상기 임계치는 상기 분리를 결정함으로써 윈도우(W1)에 임계치-이상의 주파수를 제공하고 윈도우(W2)에 임계치-이하의 주파수를 제공하며, 상기 W1 및 W2가 상기 제1 및 제2 주파수 도메인 부분으로 각각 관련되는 것을 특징으로 하는 고성능 컨버터 실시 방법.
제27항에 있어서, 상기 시간 도메인 입력 신호는 아날로그 신호이고, 상기 고성능 컨버터는 고성능 아날로그-디지털 컨버터(ADC)이고, 상기 둘 이상의 저성능 컨버터 중의 제1 컨버터는 제1 고성능의 저해상도 아날로그-디지털 컨버터(ADC1)이 고, 상기 변환 단계는 상기 시간 도메인 아날로그 입력 신호의 감산 채널 표시를 제1 스펙트럼 프로세서에 제공되는 제1 시간 도메인 디지털 출력 신호로 변환하도록 상기 ADC1을 사용하는 단계를 더 포함하는 것을 특징으로 하는 고성능 컨버터 실시 방법.
제28항에 있어서, 상기 둘 이상의 저성능 컨버터 중의 제2 컨버터는 제2 아날로그-디지털 컨버터(ADC2)이고, 상기 변환 단계는 상기 아날로그 입력 신호를 주 채널 신호 표시 및 상기 감산 채널 신호 표시로 분리하는 단계에 의해 진행되며, 상기 신호 모두가 상기 아날로그 입력 신호를 나타내고, 상기 처리 단계는

i. 상기 제1 신호 도메인 디지털 출력 신호를 처리하고 임계치-이상의 주파수 정보를 디지털 형태로 획득하기 위해 상기 제1 스펙트럼 프로세서를 사용하는 단계; 및

ii. 상기 제1 스펙트럼 프로세서 및 상기 임계치-이상의 주파수 도메인 부분을 사용함으로써 제1 디지털적으로 필터링된 출력 신호 및 아날로그 감산 신호를 생성하는 단계로서, 상기 아날로그 감산 신호가 상기 주 채널 신호로부터의 후속 감산 동작에서 감산되고, 상기 감산 동작이 아날로그 에러 신호를 제공하는, 상기 생성 단계를 더 포함하는 것을 특징으로 하는 고성능 컨버터 실시 방법.
제29항에 있어서, 고성능 ADC 컨버터로부터 제1 최종 출력 신호를 획득하기 위해 상기 둘 이상의 처리된 신호를 재결합하는 단계는

i. 상기 감산 동작에서 형성된 상기 아날로그 에러 신호를 처리하는 단계;

ii. 상기 에러 신호를 상기 ADC2를 사용하여 제2 디지털 출력 신호로 변환하는 단계; 및

iii. 제1 디지털 결합 유닛을 사용하여, 상기 제1 디지털적으로 필터링된 출력 신호 및 상기 제2 디지털 출력 신호를 제1 최종 디지털 출력 신호로 디지털적으로 결합하는 단계를 포함하는 것을 특징으로 하는 고성능 컨버터 실시 방법.
제27항에 있어서, 상기 시간 도메인 입력 신호는 디지털 신호이고, 상기 고성능 컨버터는 고해상도 및 고속의 고성능 디지털-아날로그 컨버터(DAC)이고, 상기 둘 이상의 저성능 컨버터 중의 제1 컨버터는 동일한 고속을 갖으나 상기 고성능 DAC보다 저해상도를 갖는 반면 상기 둘 이상의 저성능 DAC 중 나머지 컨버터는 저속의 고해상도 DAC이고, 상기 변환 단계는 상기 시간 도메인으로부터의 상기 입력 신호를 상기 주파수 도메인으로 직접 변환하는 단계를 포함하는 것을 특징으로 하는 고성능 컨버터 실시 방법.
제31항에 있어서, 상기 재결합 단계는 상기 둘 이상의 처리된 아날로그 신호를 병렬 주파수 인터리빙하는 단계를 포함하는 것을 특징으로 하는 고성능 컨버터 실시 방법.
제27항에 있어서, 고성능 컨버터로부터 제1 최종 출력 신호를 획득하기 위해 상기 둘 이상의 처리된 신호를 재결합하는 단계는 시간 도메인 및 주파수 도메인으로 구성된 그룹으로부터 선택된 도메인에서 제1 최종 디지털 출력 신호를 획득하는 단계를 포함하는 것을 특징으로 하는 고성능 컨버터 실시 방법.
제30항에 있어서, 하나 이상의 추가 감산 스테이지를 제공하기 위해 상기 제1 디지털 결합 유닛 및 상기 ADC2에 제2 스펙트럼 프로세서를 결합하는 단계를 더 포함하는 것을 특징으로 하는 고성능 컨버터 실시 방법.
제30항에 있어서, 시간 도메인에서 제2 최종 디지털 출력을 선택적으로 제공하기 위해 제2 디지털 결합 유닛에서 상기 ADC1으로부터의 상기 제1 디지털 출력 신호 및 상기 ADC2로부터의 상기 제2 디지털 출력 신호를 결합하는 단계를 더 포함하는 것을 특징으로 하는 고성능 컨버터 실시 방법.
제30항에 있어서, 상기 주파수 도메인을 둘 이상의 주파수 도메인 부분으로 분리하는 단계는 상기 제1 스펙트럼 프로세서에 포함된 스펙트럼 분석 유닛을 사용하여 수행되고, 상기 디지털적으로 필터링된 출력 신호를 생성하는 단계는 상기 스펙트럼 분석 유닛에 결합된 디지털 필터링 유닛에 의해 수행되고 상기 아날로그 감산 신호를 생성하는 단계는 역변환 기능부를 통해 상기 디지털 필터링 유닛에 결합된 디지털-아날로그 컨버터에 의해 수행되는 것을 특징으로 하는 고성능 컨버터 실시 방법.
제29항에 있어서, 상기 고성능 ADC 컨버터로부터 최종 출력 신호를 획득하기 위해 상기 둘 이상의 처리된 신호를 재결합하는 단계는

i. 상기 감산 동작에서 형성된 상기 아날로그 에러 신호를 처리하는 단계;

ii. 상기 에러 신호를 상기 ADC2를 사용하여 제2 디지털 출력 신호로 변환하는 단계;

iii. 상기 제2 디지털 출력 신호를 제2 주파수 도메인 신호로 변환하는 단계;

iv. 제2 디지털적으로 필터링된 출력 신호를 획득하기 위해 제2 스펙트럼 윈도우 필터에서 모든 상기 임계치-이하의 주파수를 통과시키고 모든 상기 임계치-이상의 주파수를 강하게 감쇄시킴으로써 상기 제2 디지털 주파수 도메인 신호를 디지털적으로 필터링하는 단계; 및

v. 주파수 도메인 디지털 출력 신호를 제공하기 위해 상기 제1 및 제2 디지털적으로 필터링된 출력 신호를 벡터적으로 합산하는 단계를 포함하는 것을 특징으로 하는 고성능 컨버터 실시 방법.
제29항에 있어서, 상기 고성능 ADC 컨버터로부터 최종 출력 신호를 획득하기 위해 상기 둘 이상의 처리된 신호를 재결합하는 단계는

i. 상기 감산 동작에서 형성된 상기 아날로그 에러 신호를 처리하는 단계;

ii. 상기 에러 신호를 상기 ADC2를 사용하여 제2 디지털 출력 신호로 변환하 는 단계;

iii. 상기 제2 디지털 출력 신호를 제2 주파수 도메인 신호로 변환하는 단계;

iv. 제2 디지털적으로 필터링된 출력 신호를 획득하기 위해 제2 스펙트럼 윈도우 필터에서 모든 상기 임계치-이하의 주파수를 통과시키고 모든 상기 임계치-이상의 주파수를 강하게 감쇄시킴으로써 상기 제2 디지털 주파수 도메인 신호를 디지털적으로 필터링하는 단계;

v. 향상된 해상도의 제1 디지털적으로 필터링된 출력 신호를 획득하기 위해 상기 W1 주파수 레인지에서 상기 제2 주파수 도메인 신호를 이퀄라이징하고 상기 제1 디지털적으로 필터링된 출력 신호로부터 상기 이퀄라이제이션의 결과치를 감산하는 단계;

vi. 주파수 도메인 디지털 출력 신호를 제공하기 위해 상기 향상된 해상도의 상기 제1 디지털적으로 필터링된 출력 신호 및 제2 디지털적으로 필터링된 출력 신호를 벡터적으로 합산하여 FFT 빈(bin) 내에서 양호한 해상도를 획득하는 단계를 포함하는 것을 특징으로 하는 고성능 컨버터 실시 방법.
고성능 아날로그-디지털 컨버터를 실시하는 방법에 있어서,

a. 시간 도메인에서 아날로그 입력 신호를 제1 디지털 출력 신호로 변환하도록 동작하는 제1의 저해상도 아날로그-디지털 컨버터(ADC1)를 제공하는 단계;

b. 주파수 도메인에서 상기 제1 디지털 출력 신호 및 다른 수신된 디지털 신 호를 처리하고 처리된 디지털 신호를 제공하도록 동작하는 제1 스펙트럼 신호 프로세서를 제공하는 단계;

c. 상기 출력 아날로그 감산 신호를 수반하는 감산 동작에서 형성된 아날로그 에러 신호를 제2 디지털 출력 신호로 변환하도록 동작하는 제2 저해상도 아날로그-디지털 컨버터(ADC2)를 제공하는 단계;

d. 상기 처리된 디지털 신호 및 상기 제2 디지털 출력 신호를 수신하고 상기 두 신호 모두를 최종 디지털 출력 신호로 결합하도록 동작하는 디지털 결합 유닛을 제공하는 단계를 포함하고,

이로써 아날로그-디지털 데이터 변환은 스펙트럼 툴을 사용하여 상기 주파수 도메인에서 적어도 부분적으로 수행됨으로써 개선된 동적 범위 및 양자화 노이즈, 중요한 아날로그 회로 요건 및 병목현상의 감소 또는 경감, 및 기존의 파이프라인/서브레인징 아키텍처에 대한 샘플링 속도의 증가를 제공하는 것을 특징으로 하는 고성능 컨버터 실시 방법.
제39항에 있어서, 주파수 도메인에서 상기 제1 디지털 출력 신호 및 다른 수신된 디지털 신호를 처리하고 처리된 디지털 신호를 제공하도록 동작하는 제1 스펙트럼 신호 프로세서를 제공하는 단계는 상기 주파수 도메인을 둘 이상의 주파수 도메인 부분으로 분리하고 상기 분리 결과인 상기 주파수 정보를 상기 출력 아날로그 감산 신호의 획득시 입력으로써 사용하기 위해 상기 제1 스펙트럼 신호 프로세서를 동작하는 단계를 포함하며, 상기 부분 중 하나가 저해상도 신호대잡음비(SNR)에 관 련되고 상기 부분 중 다른 하나가 고해상도 SNR에 관련되는 것을 특징으로 하는 고성능 컨버터 실시 방법.