KR20060124863A - Method for fabricating flash memory device - Google Patents

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KR20060124863A
KR20060124863A KR1020050044442A KR20050044442A KR20060124863A KR 20060124863 A KR20060124863 A KR 20060124863A KR 1020050044442 A KR1020050044442 A KR 1020050044442A KR 20050044442 A KR20050044442 A KR 20050044442A KR 20060124863 A KR20060124863 A KR 20060124863A
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film
nipple
forming
device isolation
oxide film
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KR1020050044442A
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양기홍
박상욱
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주식회사 하이닉스반도체
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Abstract

A method for fabricating a flash memory device is provided to avoid generation of seams in depositing a polysilicon layer for a floating gate by forming a spacer on the lateral surface of a nipple of an isolation layer so that the nipple of the isolation layer has a vertical or positive slope. A pad oxide layer and a pad nitride layer are formed on a semiconductor substrate(20) having an active region and a field region. The pad nitride layer, the pad oxide layer and the semiconductor substrate in the field region are etched to form a trench. An isolation layer(24) is formed in the trench. The pad nitride layer and the pad oxide layer are removed so that the nipple of the isolation layer protruding from the surface of the semiconductor substrate is decreased in width. Spacers(25) are formed on both lateral surfaces of the nipple of the isolation layer to compensate for a negative slope of the nipple of the isolation layer. The spacers can be formed only on the isolation layer at both sides of the nipple of the isolation layer to prevent the width of the active region from being decreased.

Description

플래쉬 메모리 소자의 제조방법{method for fabricating flash memory device}Method for fabricating flash memory device

도 1a 내지 도 1d는 종래 기술에 따른 플래쉬 메모리 소자의 제조공정 단면도1A to 1D are cross-sectional views illustrating a manufacturing process of a flash memory device according to the prior art.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도2A to 2D are cross-sectional views illustrating a manufacturing process of a flash memory device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

24 : 소자분리막 25 : 스페이서24 device isolation layer 25 spacer

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 자기정렬 플로팅 게이트(Self Aligned Floating Gate) 공정을 이용한 플래쉬 메모리 소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of manufacturing a flash memory device using a Self Aligned Floating Gate process.

반도체 메모리 장치는 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입, 출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입, 출력이 느린 ROM(Read Only Memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서 전기적으로 데이터의 입, 출력이 가능한 EEPROM(Electrically Erasable and Programmable ROM) 또는 플래쉬 메모리에 대한 수요가 늘고 있다.Semiconductor memory devices, such as DRAM (Dynamic Random Access Memory) and SRAM (Static Random Access Memory), are volatile and fast data input / output that loses data over time. It can be maintained in this state, but it can be divided into ROM (Read Only Memory) products that have slow data input and output. Among these ROM products, there is an increasing demand for electrically erasable and programmable ROM (EEPROM) or flash memory capable of electrically inputting and outputting data.

상기 플래쉬 메모리 소자에서 데이터를 저장하는 메모리 셀은 실리콘 기판의 상부에 터널 산화막을 개재하여 형성된 플로팅 게이트와, 상기 플로팅 게이트 상부에 층간절연막을 개재하여 형성된 컨트롤 게이트가 적층된 스택형 게이트 구조를 갖는다. The memory cell storing data in the flash memory device has a stacked gate structure in which a floating gate formed through a tunnel oxide layer on a silicon substrate and a control gate formed through an interlayer insulating layer on the floating gate are stacked.

이와 같은 플래쉬 메모리 셀의 프로그램 동작은 컨트롤 게이트에 인가된 양(positive)의 전압이 플로팅 게이트에 커플링(coupling)되어 파울러 노드하임(Flower-Nordheim : 이하, 'F-N'이라 한다) 터널링(tunneling)하는 원리 또는 핫 캐리어 주입(hot carrier injection)에 의해 기판으로부터 전자들이 터널 산화막을 거쳐 상기 플로팅 게이트 내로 포획(capture)되는 원리로 작동된다. The program operation of such a flash memory cell is performed in a Fowler-Nordheim (hereinafter referred to as 'F-N') tunneling because a positive voltage applied to the control gate is coupled to the floating gate. The principle of tunneling or hot carrier injection allows electrons from the substrate to be captured through the tunnel oxide into the floating gate.

이하, 첨부된 도면을 참조하여 종래 기술에 따른 플래쉬 메모리 소자의 제조방법을 설명하면 다음과 같다.Hereinafter, a method of manufacturing a flash memory device according to the prior art will be described with reference to the accompanying drawings.

도 1a 내지 도 1d는 종래 기술에 따른 플래쉬 메모리 소자의 제조공정 단면도이다.1A to 1D are cross-sectional views illustrating a manufacturing process of a flash memory device according to the prior art.

종래 기술에 따른 플래쉬 메모리 소자 제조를 위해서는 먼저, 도 1a에 도시 하는 바와 같이 반도체 기판(10)상에 패드 산화막(11)을 형성하고 상기 패드 산화막(11)상에 패드 질화막(12)을 형성한다. In order to manufacture a flash memory device according to the related art, first, as shown in FIG. 1A, a pad oxide film 11 is formed on a semiconductor substrate 10, and a pad nitride film 12 is formed on the pad oxide film 11. .

그런 다음, 사진 식각 공정으로 상기 패드 질화막(12)과 패드 산화막(11)과 반도체 기판(10)을 순차적으로 식각하여 트렌치를 형성한다. 트렌치 식각 공정의 특성상 상기 트렌치는 포지티브 슬로프(positive slope)를 갖게 되며, 상기 패드 질화막(12) 역시 포지티브 슬로프를 갖는다.Thereafter, the pad nitride layer 12, the pad oxide layer 11, and the semiconductor substrate 10 are sequentially etched to form a trench by a photolithography process. Due to the nature of the trench etching process, the trench has a positive slope, and the pad nitride layer 12 also has a positive slope.

이어, 상기 트렌치를 형성하는 식각 공정 동안에 고에너지의 이온 충격으로 야기된 반도체 기판(10)의 손상(damage)을 큐어링(curing)하고 누설 전류 발생을 억제하기 위하여 산화 분위기하에서 열처리하여 트렌치 표면상에 열산화막(13)을 형성한다.Subsequently, during the etching process of forming the trench, the semiconductor substrate 10 is cured to treat damage caused by high energy ion bombardment and heat-treated in an oxidizing atmosphere to suppress leakage current on the trench surface. The thermal oxide film 13 is formed on the substrate.

그런 다음, 상기 트렌치가 완전히 매립되도록 전면에 화학기상증착(Chemical Vapor Deposition : CVD) 방법으로 소자분리용 산화막을 형성하고, 상기 패드 질화막(12)이 노출되도록 소자분리용 산화막을 화학적기계적 연마(Chemical Mechanical Polishing : CMP)에 의해 제거하여 상기 트렌치내에 소자분리막(14)을 형성한다.Then, an oxide film for device isolation is formed on the entire surface of the trench so as to completely fill the trench, and chemical mechanical polishing of the device separation oxide film to expose the pad nitride film 12 is performed. Mechanical Polishing (CMP) to form a device isolation film 14 in the trench.

이어서, 도 1b에 도시하는 바와 같이 인산 딥(H3PO4 dip) 공정으로 상기 패드 질화막(12)을 제거하여 소자분리막(14)의 상부가 반도체 기판(10) 표면 위로 돌출되도록 한다. 이와 같이 반도체 기판(10) 표면 위로 돌출된 소자분리막(14) 부분을 소자분리막 니플(nipple)(A)이라 한다.Subsequently, as illustrated in FIG. 1B, the pad nitride layer 12 is removed by a phosphate dip (H 3 PO 4 dip) process so that the upper portion of the device isolation layer 14 protrudes above the surface of the semiconductor substrate 10. The portion of the device isolation layer 14 protruding from the surface of the semiconductor substrate 10 as described above is called an element isolation layer nipple (A).

상기 소자분리막 니플은 상기 포지티브 슬로프를 갖는 패드 질화막(12)과 반 대로 네거티브 슬로프(negative slope)를 갖게 된다. The device isolation film nipple has a negative slope as opposed to the pad nitride film 12 having the positive slope.

그런 다음, 상기 패드 질화막(12)의 제거로 노출된 패드 산화막(11)을 완전히 제거하여 액티브 영역의 반도체 기판(10)을 노출시킨다. 이때, 상기 소자분리막(14) 니플의 측면도 일정두께 식각되어 플로팅 게이트가 형성될 공간이 확보되게 되는데, 소자분리막(14) 니플 아래 부분이 과도 식각되게 되어 B 부분에 나타낸 바와 같이 모트 프로파일(moat profile)이 형성되게 된다. Thereafter, the pad oxide film 11 exposed by the removal of the pad nitride film 12 is completely removed to expose the semiconductor substrate 10 in the active region. In this case, the side surface of the nipple of the device isolation layer 14 is also etched to have a space to form a floating gate, and the portion below the nipple of the device isolation layer 14 is excessively etched so that a moat profile as shown in part B is shown. ) Is formed.

이러한 모트 프로파일은 액티브 영역의 반도체 기판(10) 코너에 스트레스가 집중되는 원인이 되며, 이로 인해 전위 및 전자 분포에 대한 전류- 전압 곡선에 왜곡이 발생되게 되어 소자의 전기적 특성이 저하되게 된다. 또한, 이후 게이트 식각 공정의 방해 요소로 작용하여 잔류물성 디펙트가 유발되게 되고 게이트 라인간 마이크로 브릿지(micro bridge)가 형성되고, 이로 인한 누설에 의해 소자 페일 현상이 발생되게 된다.Such a mortise profile causes stress to be concentrated at the corners of the semiconductor substrate 10 in the active region. As a result, distortion occurs in the current-voltage curves for the potential and the electron distribution, thereby deteriorating the electrical characteristics of the device. In addition, since it acts as an obstacle for the gate etching process, residual defects are induced, and a micro bridge between gate lines is formed, and device fail occurs due to leakage.

이어, 도 1c에 도시하는 바와 같이 상기 노출된 액티브 영역의 반도체 기판(10)상에 터널 산화막(15)을 형성하고, 전면에 플로팅 게이트용 폴리실리콘막(16)을 형성한다. 이때, 상기 소자분리막(14) 니플이 네거티브 슬로프를 가짐에 따라서 폴리실리콘막(16)의 증착 특성이 떨어져 C 부분에 나타낸 바와 같이 폴리실리콘막(16)내에 심(seam)이 형성되게 된다.Subsequently, as shown in FIG. 1C, a tunnel oxide film 15 is formed on the exposed semiconductor substrate 10, and a polysilicon film 16 for floating gate is formed on the entire surface. At this time, as the nipple of the device isolation film 14 has a negative slope, the deposition property of the polysilicon film 16 is degraded, so that a seam is formed in the polysilicon film 16 as shown in part C. FIG.

그런 다음, 도 1d에 도시하는 바와 같이 상기 소자분리막(14)이 노출되도록 폴리실리콘막(16)을 CMP(Chemical Mechanical Polishing)하여 플로팅 게이트(16a)를 형성한다.Then, as illustrated in FIG. 1D, the polysilicon layer 16 is chemically mechanical polished (CMP) to expose the device isolation layer 14 to form a floating gate 16a.

상기 심(seam)은 CMP 이후에도 제거되지 않으며, 상기 CMP 공정에 사용된 슬러리(slurry)가 심(seam) 내부에 잔류되어, 후속 공정에 오염(contamination)의 원인이 된다.The seam is not removed even after CMP, and the slurry used in the CMP process remains inside the seam, which causes contamination in subsequent processes.

이후, 도면에는 도시하지 않았지만 상기 소자분리막(14) 니플의 높이를 낮추어 플로팅 게이트(16a)의 측면을 노출시키고, 전면에 유전체막과 컨트롤 게이트용 폴리실리콘막을 차례로 형성한 후, 상기 컨트롤 게이트용 폴리실리콘막과 유전체막과 플로팅 게이트(16a)를 차례로 식각하여 게이트를 형성한다.Subsequently, although not shown in the drawing, the height of the nipple of the device isolation layer 14 is lowered to expose the side surface of the floating gate 16a, and a dielectric film and a polysilicon film for a control gate are sequentially formed on the front surface, and then the poly for the control gate is removed. The silicon film, the dielectric film, and the floating gate 16a are sequentially etched to form a gate.

상기 유전체막 형성시 상기 심(seam)이 유전체막에 의하여 매립되게 되는데, 게이트 형성을 위한 플로팅 게이트(16a) 식각 공정시 심(seam) 내에 매립된 유전체막이 식각 배리어(barrier)로 적용하여 플로팅 게이트(16a) 식각이 제대로 진행되지 못하고 잔류물(residue)이 남는 문제가 발생한다.When the dielectric layer is formed, the seam is filled by the dielectric layer. In the etching process of the floating gate 16a for forming the gate, a dielectric layer embedded in the seam is applied as an etching barrier to the floating gate. (16a) There is a problem that etching does not proceed properly and residues remain.

본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 소자분리막에 모트(moat) 형성을 방지할 수 있고 플로팅 게이트에 심(seam) 형성을 방지할 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems of the prior art, and can manufacture a flash memory device capable of preventing the formation of a moat in the device isolation layer and preventing the formation of a seam in the floating gate. The purpose is to provide.

본 발명의 다른 목적은 소자의 전기적 특성을 향상시키는데 있다.Another object of the present invention is to improve the electrical characteristics of the device.

본 발명의 또 다른 목적은 폴리실리콘막 CMP 공정에 사용된 슬러리 잔류로 인한 후속 공정의 오염을 방지하는데 있다.It is another object of the present invention to prevent contamination of subsequent processes due to slurry residues used in polysilicon film CMP processes.

본 발명의 또 다른 목적은 게이트 식각시 식각 잔류물 발생을 방지하는데 있 다.Another object of the present invention is to prevent the occurrence of etching residues during gate etching.

본 발명에 따른 플래쉬 메모리 소자의 제조방법은 터널 산화막과 질화막이 형성된 반도체 기판에 트렌치를 형성하는 단계와, 상기 트렌치내에 소자분리막을 형성하는 단계와, 상기 질화막을 제거하고 질화막의 제거로 반도체 기판 표면위로 돌출되는 소자분리막 니플의 폭을 줄이는 단계와, 상기 소자분리막 니플 양측면에 스페이서를 형성하여 상기 소자분리막 니플이 갖는 네거티브 슬로프를 보상하는 단계를 포함하여 형성하는 것을 특징으로 한다.A method of manufacturing a flash memory device according to the present invention includes forming a trench in a semiconductor substrate on which a tunnel oxide film and a nitride film are formed, forming an isolation layer in the trench, removing the nitride film and removing the nitride film, thereby forming a surface of the semiconductor substrate. And reducing the width of the device isolation nipple that protrudes upward, and forming spacers on both sides of the device isolation nipple to compensate for the negative slope of the device isolation nipple.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도이다.2A to 2D are cross-sectional views illustrating a manufacturing process of a flash memory device according to an exemplary embodiment of the present invention.

먼저, 도 2a에 도시하는 바와 같이 반도체 기판(20)상에 패드 산화막(21)을 형성한 후, 상기 패드 산화막(21)상에 패드 질화막(22)을 형성한다. First, as shown in FIG. 2A, the pad oxide film 21 is formed on the semiconductor substrate 20, and then the pad nitride film 22 is formed on the pad oxide film 21.

그런 다음, 사진 식각 공정으로 상기 패드 질화막(22)과 패드 산화막(21)과 반도체 기판(20)을 순차적으로 식각하여 트렌치를 형성한다. Next, the trench is sequentially formed by etching the pad nitride layer 22, the pad oxide layer 21, and the semiconductor substrate 20 by a photolithography process.

트렌치 식각 공정의 특성상 상기 트렌치는 포지티브 슬로프(positive slope)를 갖게 되며, 상기 패드 질화막(22) 역시 포지티브 슬로프를 갖는다.Due to the nature of the trench etching process, the trench has a positive slope, and the pad nitride layer 22 also has a positive slope.

이어, 상기 트렌치를 형성하는 식각 공정 동안에 고에너지의 이온 충격으로 야기된 반도체 기판(20)의 손상(damage)을 큐어링(curing)하고 누설 전류 발생을 억제하기 위하여 산화 분위기하에서 열처리하여 트렌치 표면상에 열산화막(23)을 형성한다.Subsequently, during the etching process of forming the trench, the semiconductor substrate 20 is cured to treat damage caused by high energy ion bombardment and heat-treated in an oxidizing atmosphere to suppress leakage current on the trench surface. The thermal oxide film 23 is formed on the substrate.

그런 다음, 상기 트렌치가 완전히 매립되도록 전면에 화학기상증착(Chemical Vapor Deposition : CVD) 방법으로 소자분리용 산화막을 형성한다. Then, an oxide film for device isolation is formed on the entire surface by chemical vapor deposition (CVD) to completely fill the trench.

이후, 상기 질화막(22)을 타겟으로 상기 소자분리용 산화막을 화학적 기계적 연마(Chemical Mechanical Polishing : CMP)에 의해 제거하여 상기 트렌치내에 소자분리막(24)을 형성한다.Thereafter, the device isolation oxide film is removed by chemical mechanical polishing (CMP) using the nitride film 22 as a target to form the device isolation film 24 in the trench.

이어서, 도 2b에 도시하는 바와 같이 인산 딥(H3PO4 dip) 공정으로 상기 패드 질화막(22)을 제거하여 상기 소자분리막(24)의 상부가 반도체 기판(20) 표면 위로 돌출되도록 한다. 이와 같이 반도체 기판(20) 표면 위로 돌출된 소자분리막(24) 부분을 소자분리막 니플(nipple)이라 한다.Subsequently, as illustrated in FIG. 2B, the pad nitride layer 22 is removed by a phosphate dip (H 3 PO 4 dip) process so that the upper portion of the device isolation layer 24 protrudes above the surface of the semiconductor substrate 20. The portion of the device isolation layer 24 protruding from the surface of the semiconductor substrate 20 as described above is called an element isolation film nipple.

상기 소자분리막(24) 니플은 상기 포지티브 슬로프를 갖는 상기 패드 질화막(22)과 반대로 네거티브 슬로프(negative slope)를 갖게 된다. The device isolation layer 24 nipple has a negative slope as opposed to the pad nitride layer 22 having the positive slope.

그런 다음, 상기 패드 질화막(22)의 제거로 노출되는 패드 산화막(21)을 완 전히 제거한다. 이때, 상기 소자분리막(24) 니플의 측면도 일정두께 식각되어 플로팅 게이트가 형성될 공간이 확보되게 되는데, 소자분리막(24) 니플 아래 부분이 과도 식각되게 되어 모트 프로파일(moat profile)이 형성되게 된다. Then, the pad oxide film 21 exposed by the removal of the pad nitride film 22 is completely removed. At this time, the side surface of the device isolation film 24 nipple is also etched to a predetermined thickness to secure a space in which the floating gate is to be formed. The portion below the device isolation film 24 nipple is excessively etched to form a moat profile.

상기 소자분리막(24) 니플의 네거티브 슬로프는 이후 플로팅 게이트용 폴리실리콘막 증착시 심(seam)이 발생되는 원인이 되며 모트 프로파일로 인해 소자의 전기적 특성이 저하되게 되는 바, 모트 프로파일 및 네거티브 슬로프를 제거하기 위하여 상기 소자분리막(24) 니플의 측면에 상기 소자분리막(24) 니플의 네거티브 슬로프를 보상하는 스페이서(25)를 형성한다. The negative slope of the device isolation film 24 nipple causes seam when the polysilicon film is deposited for the floating gate, and the electrical characteristics of the device are degraded due to the mort profile. A spacer 25 is formed on the side of the device isolation layer 24 nipple to remove the negative slope of the device isolation layer 24 nipple.

즉, 버티컬 슬로프(vertical slop) 또는 포지티브 슬로프(positive slope)가 형성되도록 상기 소자분리막(24) 니플 측면에 스페이서(25)를 형성한다.That is, spacers 25 are formed on the nipple side of the device isolation layer 24 to form a vertical slope or a positive slope.

상기 스페이서(25)는 소자분리막(24) 니플을 포함한 반도체 기판(20) 표면상에 산화막을 증착하고 에치백(etchback)하여 형성하거나, O2 스퍼터링(sputtering) 증착 공정으로 상기 소자분리막(24) 니플 측면에만 선택적으로 산화막을 증착하여 형성한다.The spacer 25 is formed by depositing and etching back an oxide film on the surface of the semiconductor substrate 20 including the device isolation layer 24 nipple or by an O 2 sputtering deposition process. An oxide film is selectively deposited only on the nipple side.

이때, 스페이서(25) 형성에 의한 액티브 영역의 폭 감소를 방지하기 위하여 상기 스페이서(25)가 소자분리막(24)상에만 형성될 수 있도록 상기 스페이서(25)의 폭을 10~500Å로 제한한다.In this case, the width of the spacer 25 is limited to 10 to 500 있도록 so that the spacer 25 may be formed only on the device isolation layer 24 in order to prevent a decrease in the width of the active region due to the formation of the spacer 25.

상기 스페이서(25)로 사용되는 산화막으로는 사일렌(silane : Si3H4) 계열의 가스를 소오스 가스로 하는 산화막으로 예를 들어, HTO(High Temperature Oxide), USG(Undoped Silicate Glass) 산화막, HDP(High Density Plasma) 산화막, ALD(Atomic Layer Deposition) 산화막, PSG(Phosphorus Silicate Glass) 산화막, BPSG(Boron Phosphorus Silicate Glass) 산화막, PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 산화막, PE(Plasma Enhanced) 산화막, O3-TEOS(Tetra Ethyl Ortho Silicate) 산화막 중 어느 하나를 사용한다.Examples of the oxide film used as the spacer 25 include an oxide film containing a silicide (Si 3 H 4 ) -based gas as a source gas, for example, HTO (High Temperature Oxide), USG (Undoped Silicate Glass) oxide film, HDP (High Density Plasma), ALD (Atomic Layer Deposition), PSG (Phosphorus Silicate Glass), BPSG (Boron Phosphorus Silicate Glass), PETEOS (Plasma Enhanced Tetra Ethyl Ortho Silicate), PE (Plasma Enhanced) Or any one of an O 3 -TEOS (Tetra Ethyl Ortho Silicate) oxide film is used.

그런 다음, 상기 패드 산화막(21)의 제거로 노출된 액티브 영역의 반도체 기판(20)상에 터널 산화막(26)을 형성하고, 도 2c에 도시하는 바와 같이 전면에 플로팅 게이트용 폴리실리콘막(27)을 증착한다. 상기 스페이서(25)가 형성된 소자분리막(24) 니플은 버티컬(vertical) 또는 포지티브(positive)한 슬로프를 가지므로 심(seam)을 갖지 않는 폴리실리콘막(27) 증착이 가능하다.Then, the tunnel oxide film 26 is formed on the semiconductor substrate 20 in the active region exposed by the removal of the pad oxide film 21, and the polysilicon film 27 for the floating gate is formed on the entire surface as shown in FIG. 2C. E). Since the nipple of the device isolation layer 24 having the spacer 25 has a vertical or positive slope, a polysilicon layer 27 having no seam may be deposited.

그리고, 도 2d에 도시하는 바와 같이 상기 소자분리막(24)이 노출되도록 상기 폴리실리콘막(27)을 CMP(Chemical Mechanical Polishing)하여 플로팅 게이트(27a)를 형성한다.As shown in FIG. 2D, the polysilicon layer 27 is chemically mechanical polished (CMP) to expose the device isolation layer 24 to form a floating gate 27a.

이후, 도면에는 도시하지 않았지만 상기 소자분리막(24) 니플의 높이를 낮추어 플로팅 게이트(27a)의 측면을 노출시키고, 전면에 유전체막과 컨트롤 게이트용 폴리실리콘막을 차례로 형성하고 사진 식각 공정으로 상기 컨트롤 게이트용 폴리실리콘막과 유전체막과 상기 플로팅 게이트(27a)를 식각하여 게이트를 형성한 후, 통상의 소자 형성 공정을 실시하여 본 발명에 따른 플래쉬 메모리 소자 제조를 완료한다.Subsequently, although not shown in the drawing, the height of the nipple of the device isolation layer 24 is lowered to expose the side surface of the floating gate 27a, a dielectric film and a polysilicon film for control gate are sequentially formed on the front surface, and the control gate is formed by a photolithography process. After etching the polysilicon film, the dielectric film, and the floating gate 27a to form a gate, a conventional device forming process is performed to complete the manufacture of the flash memory device according to the present invention.

상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.As described above, the present invention has the following effects.

첫째, 소자분리막 니플 측면에 스페이서를 형성하여 소자분리막 니플이 버티컬 또는 포지티브한 슬로프를 갖게 되므로 플로팅 게이트용 폴리실리콘막 증착시 심(seam) 발생을 방지할 수 있다.First, since a spacer is formed on the side surface of the device isolation layer nipple, the device isolation layer nipple has a vertical or positive slope, thereby preventing seam from being deposited during the deposition of the polysilicon layer for the floating gate.

둘째, 심 발생을 방지할 수 있으므로 심 내부에 매립되는 유전체막에 의한 게이트 식각 잔류물 발생을 방지할 수 있다.Second, since the generation of the shim can be prevented, it is possible to prevent the generation of gate etch residue by the dielectric film embedded in the shim.

셋째, 심 발생을 방지할 수 있으므로 CMP 공정의 슬러리가 심 내부에 잔류됨에 따른 후속 공정의 오염을 방지할 수 있다.Third, since it is possible to prevent the generation of seams, it is possible to prevent contamination of subsequent processes as the slurry of the CMP process remains inside the seams.

넷째, 소자분리막 니플 측면에 스페이서를 형성하여 모트 프로파일을 제거할 수 있으므로 전위 분포 및 전자 분포에 대한 전기적 왜곡 현상을 방지하여 안정정인 소자를 구현할 수 있다.Fourth, since the mott profile can be removed by forming a spacer on the side of the device isolation layer nipple, a stable device can be realized by preventing electrical distortion of electric potential distribution and electron distribution.

다섯째, 모트 프로파일을 제거할 수 있으므로 액티브 영역과 소자분리막 니플 사이에 집중되는 스트레스를 완화할 수 있다.Fifth, since the mort profile can be removed, stress concentrated between the active region and the device isolation film nipple can be alleviated.

여섯째, 모트 프로파일을 제거할 수 있으므로 게이트 패터닝 공정을 원활하게 진행할 수 있다. 따라서, 고집적 소자에 대한 패터닝이 가능하고 식각성 잔류물 발생을 방지할 수 있다. Sixth, the mort profile can be removed, allowing the gate patterning process to proceed smoothly. Thus, patterning for highly integrated devices is possible and generation of etch residues can be prevented.

일곱째, 모트 프로파일을 제거할 수 있으므로 게이트 라인의 마이크로 브릿지 생성을 방지할 수 있다.Seventh, the mort profile can be eliminated, thus preventing the microbridges in the gate line.

여덟째, 게이트 라인의 마이크로 브릿지 생성을 방지할 수 있으므로 리퀴지가 방지되어 안정적인 특성을 갖는 소자 제조가 가능하다.Eighth, since it is possible to prevent the generation of the micro bridge of the gate line, it is possible to manufacture a device having a stable characteristic by preventing the liquefaction.

아홉째, 스페이서가 소자분리막상에만 형성되므로 스페이서 형성에 의한 액티브 폭 감소를 방지할 수 있다.Ninth, since the spacer is formed only on the device isolation film, it is possible to prevent the active width from being reduced due to the spacer formation.

Claims (8)

액티브 영역 및 필드 영역을 갖는 반도체 기판상에 패드 산화막과 패드 질화막을 형성하는 단계;Forming a pad oxide film and a pad nitride film on a semiconductor substrate having an active region and a field region; 상기 필드 영역의 상기 패드 질화막과 패드 산화막과 반도체 기판을 식각하여 트렌치를 형성하는 단계;Etching the pad nitride film, the pad oxide film, and the semiconductor substrate in the field region to form a trench; 상기 트렌치내에 소자분리막을 형성하는 단계;Forming an isolation layer in the trench; 상기 패드 질화막과 패드 산화막을 제거하고 상기 패드 질화막의 제거로 반도체 기판 표면위로 돌출되는 소자분리막 니플의 폭을 줄이는 단계; 및Removing the pad nitride film and the pad oxide film and reducing the width of the device isolation film nipple protruding on the surface of the semiconductor substrate by removing the pad nitride film; And 상기 소자분리막 니플 양측면에 스페이서를 형성하여 상기 소자분리막 니플이 갖는 네거티브 슬로프를 보상하는 단계를 포함하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.Forming spacers on both sides of the device isolation film nipple to compensate for the negative slope of the device isolation film nipple. 제 1항에 있어서,The method of claim 1, 상기 스페이서를 소자분리막 니플 양측의 소자분리막상에만 형성하여 액티브 영역의 폭 감소를 방지하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.And forming the spacer only on the device isolation films on both sides of the device isolation film nipple to prevent a decrease in the width of the active region. 제 1항에 있어서,The method of claim 1, 상기 스페이서의 폭을 10~500Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.The width of the spacer to form a thickness of 10 ~ 500Å Flash memory device, characterized in that formed. 제 1항에 있어서,The method of claim 1, 상기 스페이서를 형성한 후에 상기 패드 산화막의 제거로 노출되는 액티브 영역의 반도체 기판에 터널 산화막을 형성하고 전면에 폴리실리콘막을 형성하는 단계;Forming a tunnel oxide film on a semiconductor substrate in an active region exposed by removing the pad oxide film after forming the spacer, and forming a polysilicon film on an entire surface thereof; 상기 소자분리막 니플이 노출되도록 상기 폴리실리콘막을 평탄화시키어 플로팅 게이트를 형성하는 단계;Forming a floating gate by planarizing the polysilicon layer to expose the device isolation layer nipple; 상기 소자분리막 니플의 높이를 낮추는 단계;Lowering the height of the device isolation film nipple; 전면에 유전체막과 컨트롤 게이트용 폴리실리콘막을 형성하는 단계; 및Forming a dielectric film and a polysilicon film for a control gate on the entire surface; And 상기 컨트롤 게이트용 폴리실리콘막과 유전체막과 플로팅 게이트를 선택적으로 식각하여 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.And selectively etching the control silicon polysilicon layer, the dielectric layer, and the floating gate to form a gate. 제 1항에 있어서,The method of claim 1, 상기 스페이서는 상기 소자분리막 니플을 형성한 이후에 전면에 산화막을 증 착하고 에치백하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.The spacer may be formed by depositing and etching back an oxide film on an entire surface after forming the device isolation film nipple. 제 1항에 있어서,The method of claim 1, 상기 스페이서는 상기 소자분리막 니플을 형성한 이후에 O2 스퍼터링 공정으로 상기 소자분리막 니플 양측면에만 선택적으로 산화막을 증착하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.The spacer is a method of manufacturing a flash memory device, characterized in that by forming an oxide film selectively on both sides of the device isolation film nipple by the O 2 sputtering process after forming the device isolation film nipple. 제 1항에 있어서,The method of claim 1, 상기 스페이서를 사일렌 계열의 가스를 소오스 가스로 하는 산화막으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.And forming the spacer as an oxide film using a silylene-based gas as a source gas. 제 7항에 있어서,The method of claim 7, wherein 상기 산화막은 HTO(High Temperature Oxide), USG(Undoped Silicate Glass) 산화막, HDP(High Density Plasma) 산화막, ALD(Atomic Layer Deposition) 산화막, PSG(Phosphorus Silicate Glass) 산화막, BPSG(Boron Phosphorus Silicate Glass) 산화막, PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 산화막, PE(Plasma Enhanced) 산화막, O3-TEOS(Tetra Ethyl Ortho Silicate) 산화막 중 어느 하나인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.The oxide film is HTO (High Temperature Oxide), USG (Undoped Silicate Glass), HDP (High Density Plasma), ALD (Atomic Layer Deposition), PSG (Phosphorus Silicate Glass), BPSG (Boron Phosphorus Silicate Glass) Method of manufacturing a flash memory device, characterized in that any one of, the PETEOS (Plasma Enhanced Tetra Ethyl Ortho Silicate) oxide film, PE (Plasma Enhanced) oxide film, O 3 -TEOS (Tetra Ethyl Ortho Silicate) oxide film.
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