KR20060117367A - 집적형 후치증폭기, 레이저 드라이버 및 컨트롤러 - Google Patents

집적형 후치증폭기, 레이저 드라이버 및 컨트롤러 Download PDF

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KR20060117367A
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Abstract

본 발명의 통신 시스템 및 구성 집적회로는 광수신기(111)와 통신하도록 구성된 후치증폭기 어셈블리(112), 광송신기(115)와 통신하도록 구성된 레이저 드라이버 어셈블리(114), 및 상기 후치증폭기와 레이저 드라이버를 제어하도록 구성된 컨트롤러 어셈블리(113)를 포함한다. 상기 후치증폭기, 레이저 드라이버 및 컨트롤러 어셈블리는 단일 집적회로상에 통합되며, 이에 의해 제조비용을 절감한다. 클록 발생으로 인한 잡음은 클록이 부트 프로세스동안 필요될 때 온시키고 정상 동작동안 필요없을 때 오프시키는 과도 기반상에 동작하게 함으로써 감소될 수 있다.
고속 트랜시버, 광트랜시버 집적회로, 후치증폭기, 레이저 드라이버,

Description

집적형 후치증폭기, 레이저 드라이버 및 컨트롤러{Integrated Post-Amplifier, Laser Driver, And Controller}
본 발명은 일반적으로 고속 트랜시버에 관한 것이다. 보다 상세하게는, 본 발명의 구현은 동일한 집적회로상에 후치증폭기, 레이저 드라이버 및 컨트롤러를 집적시킴으로써, 제조비용을 절감할 뿐만 아니라 동작 효율 및 기능을 향상시킨 시스템 및 장치에 관한 것이다.
많은 고속 데이터 전송 네트워크는 광신호의 형태로 광트랜시버된 디지털 데이터의 송수신을 용이하게 하기 위한 광트랜시버(optical transceiver) 및 유사 장치에 의지한다. 일반적으로, 이와 같은 네트워크에서의 데이터 전송은 레이저와 같은 광송신기에 의해 구현되는 한편, 데이터 수신은 일반적으로 예로서 포토다이오드인 광수신기에 의해 구현된다.
다양한 다른 부품들도 또한 광송수신 부품의 제어 뿐만 아니라 다양한 데이터 및 다른 신호의 처리에 일조하기 위해 광트랜시버에 의해 사용된다. 예컨대, 이러한 광트랜시버는 일반적으로 다양한 제어입력에 응답하여 광송신기의 동작을 제어하도록 구성된 드라이버(예컨대, 레이저 신호를 구동시키는데 사용되는 경우 "레이저 드라이버"라고 함)를 포함한다. 광트랜시버는 또한 일반적으로 광수신기에 의 해 수신된 데이터 신호의 소정의 파라미터에 대한 다양한 동작을 수행하도록 구성된 증폭기(예컨대, 종종 "후치증폭기"라고 함)를 포함한다. 컨트롤러 회로(이하 "컨트롤러"라고 함)가 레이저 드라이버 및 후치증폭기의 동작을 제어한다.
종래의 광트랜시버에서, 컨트롤러는 레이저 드라이버 및 후치증폭기 이외의 다른 집적회로("IC")상에 구현된다. 따라서, 컨트롤러, 레이저 드라이버 및 후치증폭기의 모음은 인쇄회로기판상의 개개의 칩들로서 구현된다. 컨트롤러는 인쇄회로기판을 통해 레이저 드라이버 및 후치증폭기와 전기연결되어 있다.
그러나, 이러한 접근에 대한 한가지 단점은 다수의 개개의 IC들이 인쇄회로기판상에서 비교적 많은 양의 공간을 차지한다는 것이다. 더욱이, 각 IC를 별개로 제조하는데 수반된 비용도 커지게 된다. 통신장비에 대한 대규모 경쟁시장에서는, 컨트롤러, 레이저 드라이버 및 후치증폭기를 포함한 장치를 더 저렴하게 제조하는 것이 이점적일 수 있다.
해당기술분야의 종래 기술이 갖는 상술한 문제는 본 발명의 원리에 의해 극복된다. 본 발명의 원리는 통신 시스템에 통합될 수 있고 광수신기와 통신하도록 구성된 후치증폭기 어셈블리, 광송신기와 통신하도록 구성된 레이저 드라이버 어셈블리, 및 상기 후치증폭기와 레이저 드라이버를 제어하도록 구성된 컨트롤러 어셈블리를 포함하는 집적회로를 포함한다.
후치증폭기, 레이저 드라이버 및 컨트롤러 어셈블리는 단일 집적회로상에 통합되며, 이에 의해 제조비용을 절감한다. 클록이 부트 프로세스(boot process)동안 요구되는 경우 온시키고 정상 동작동안 요구되지 않는 경우 오프시키며 과도 기반(transient basis)시에 작동하게 함으로써 클록 발생으로 인한 잡음이 감소될 수 있다. 이러한 잡음 감소는 이들 다양한 부품들이 고속 광트랜시버에서 동일 칩상에 집적되는 경우 중요한데, 이는 실제 데이터 채널들이 클록 및 컨트롤 회로 가까이에 인접해 있기 때문이다.
본 발명의 또 다른 특징 및 이점은 하기의 설명에 나타나 있고 부분적으로는 하기의 설명으로부터 명백해지거나 본 발명의 실시에 의해 알게 된다. 본 발명의 특징 및 이점은 특히 특허청구범위에 나타낸 장치 및 조합에 의해 실현되고 얻어질 수 있다. 본 발명의 이들 및 다른 특징은 다음의 상세한 설명과 특허청구범위로부터 완전히 명백해지거나 하기에 나타낸 바와 같이 본 발명의 실시에 의해 알 수 있다.
본 발명의 상기 언급한 이점 및 다른 이점과 특징이 달성될 수 있는 방법을 기술하기 위해, 간략히 상술된 본 발명에 대한 더 상세한 설명은 첨부도면에 도시된 특정 실시예를 참조로 이루어진다. 이들 도면은 본 발명의 대표적인 실시예만을 도시한 것이며 따라서 본 발명의 범위를 제한하는 것으로 생각되지 않아야 함을 이해하고서, 본 발명은 첨부도면의 사용을 통해 추가적인 특성 및 상세 내용과 함께 기술되고 설명된다.
도 1은 통신 시스템에서 통합된 광트랜시버 집적회로를 개략 도시한 것이다.
도 2a는 부트 부품 컨트롤러가 2개의 다른 투와이어 인터페이스를 사용한 다 양한 부품들과 통신하는 부트 모드 상태로 있는 광트랜시버 회로의 일부를 개략 도시한 것이다.
도 2b는 부트 부품이 통신을 외부 컨트롤러와 내부 슬레이브 부품 사이로 통과하게 하는 패스스로우 모드 상태로 있는 광트랜시버 회로의 일부를 개략 도시한 것이다.
도 3은 도 2a 및 도 2b의 코어의 회로도를 더 상세히 도시한 것이다.
도 4는 FSB 투와이어 인터페이스를 형성하는 프레임의 연속 데이터 구조를 개략 도시한 것이다.
도 5a는 동작이 확장필드, 순환잉여검사(CRC) 및 확인통보를 사용하여 쓰거나 읽게 하는 예시적인 프레임을 도시한 것이다.
도 5b는 확장필드를 사용하지 않고, CRC 및 확인통보를 사용하여 쓰거나 읽게 하는 예시적인 프레임을 도시한 것이다.
도 5c는 확장필드, CRC 및 확인통보를 사용하지 않고도 쓰거나 읽게 하는 예시적인 프레임을 도시한 것이다.
본 발명의 원리는 광수신기와 통신하도록 구성된 후치증폭기 어셈블리, 광송신기와 통신하도록 구성된 레이저 드라이버 어셈블리, 및 상기 후치증폭기와 레이저 드라이버를 제어하도록 구성된 컨트롤러 어셈블리를 포함하는 집적회로를 포함하는 통신 시스템 및 구조의 집적회로에 관한 것이다. 후치증폭기, 레이저 드라이버 및 컨트롤러 어셈블리는 단일 집적회로상에 통합되며, 이에 의해 제조비용을 절 감한다. 본 발명의 예시적인 실시예의 다양한 태양을 기술하기 위해 도면을 참조로 한다. 도면은 단지 이러한 예시적인 실시예의 도식 및 개략도이며 본 발명을 제한하지 않는 것으로 이해되어야 한다.
도면에 대해, 도 1은 잠정적으로 다른 부품들(101)과 함께 광트랜시버 집적회로(110)를 포함하는 통신 시스템(100)을 개략적으로 도시한 것이다.
광트랜시버 집적회로(110)는 들어오는 광신호를 수신하고 다른 부품들(101)에 신호를 보내도록 동작한다. 특히, 광수신기(111)는 들어오는 광신호를 수신하고 상기 광신호를 대응하는 전기신호로 변환시킨다. 그런 후 전기신호는 적절한 증폭을 위해 후치증폭기에 제공된다. 그리고 나서, 최종적인 전기신호가 예컨대 호스트 컴퓨팅 시스템에 사용될 수 있다. 다른 부품들(101)은 들어오는 신호를 사용하는 호스트 컴퓨팅 시스템을 포함할 수 있다.
광트랜시버 집적회로(110)는 또한 호스트 컴퓨팅 시스템으로부터의 명령에 응답하여 나가는 광신호를 전송하도록 동작한다. 레이저 드라이버(114)는 적절하게 이들 명령을 해석하여 광송신기(115)에 적절한 전기신호를 제공한다. 광송신기(115)는 전기신호를 전송용 광신호로 변환시킨다.
후치증폭기(112)와 레이저 드라이버(114)는 컨트롤러(113)에 의해 제어되며, 상기 컨트롤러는 상기 후치증폭기(112)와 레이저 드라이버(114)를 적절히 설정하게 구성한다. 몇몇 경우, 컨트롤러(113)는 동작환경이 변화한다면 후치증폭기(112)와 레이저 드라이버(114)에 대한 설정을 동적으로 조절하기에 충분할 정도로 정교할 수 있다.
컨트롤러(113)는 후치증폭기(112) 및 레이저 드라이버(114)와 동일한 집적회로상에 집적될 수 있다. 종래 시스템에서, 이는 실행불가능하였는데, 왜냐하면 종래 컨트롤러들은 일반적으로 동작을 맞추도록 일정한 클록신호를 사용하기 때문이다. 이와 같은 클록신호는 송수신되는 실제 신호로 새어나갈 수 있는 잡음을 발생시킬 수 있다. 후치증폭기 및 레이저 드라이버와 동일한 칩상에 컨트롤러를 집적함으로써 소자들이 더 가까이 근접해짐으로 인해 잡음이 증가하게 되었다. 그러나, 본 발명은 컨트롤러 동작시 소정의 클록감지 시간동안의 클록만을 사용함으로써 이러한 클록구동 잡음의 영향을 감소시킨다. 이는 후치증폭기(112) 및 레이저 드라이버(114)와 동일한 집적회로상에 컨트롤러(113)를 집적하게 하는 것을 더 용이하게 한다. 필요로 하지 않지만, 광수신기(111)와 광송신기(115)도 또한 동일한 집적회로상에 집적될 수 있다. 컨트롤러(113), 후치증폭기(112) 및 레이저 드라이버(114)를 동일 회로상에 집적함으로써 결합 제조비용이 상당히 감소된다.
도 2a 및 도 2b는 디지털 코어 부품(213)을 포함하는 광트랜시버 집적회로를 개략 도시한 것이다. 디지털 코어부품(213)은 부트(boot) 부품(221), FSB 슬레이브 부품(225) 및 FSB 레지스터 어레이 부품(226)을 포함한다. FSB는 피니사 시리얼 버스(Finisar Serial Bus)를 말하며, 피니사 전매특허인 투와이어 인터페이스(two-wire interface)이다. 이러한 투와이어 인터페이스에 대한 더 많은 내용이 아래 도 4, 도 5a, 도 5b 및 도 5c에 대해 기술되어 있다. 슬레이브 부품(225)과 레지스터 어레이(226)는 FSB 부품으로서 표시되어 있는데, 이는 이들이 FSB 투와이어 인터페이스를 사용하여 통신될 수 있기 때문이다. 그러나, 본 발명의 원리는 광트랜시버 집적회로내 임의의 특정한 통신 방식에 국한되지 않는다. 광트랜시버 집적회로는 또한 클록(228)을 포함할 수 있다.
후치증폭기(112) 및 레이저 드라이버(114)는 도 2a 및 도 2b에 도시되지 않았으나, 이들 부품은 도 1에 개략적으로 도시된 바와 같이 광트랜시버 집적회로내에 있을 수 있다. 그러나, 후치증폭기(112) 및 레이저 드라이버(114)에 대한 설정은 FSB 레지스터 어레이 부품(226)을 사용하여 맵핑된 메모리일 수 있다. FSB 슬레이브 부품(225)은 부트 부품(221)으로부터 또는 부트 부품(221)을 통해 수신된 특정한 FSB 명령에 응답하여 FSB 레지스터 어레이 부품(226)내 특정 어드레스 위치로부터 데이터를 읽고 특정 어드레스 위치에 데이터를 쓴다. 특히, FSB 슬레이브 부품(225)은 FSB 레지스터 어레이 부품(226)내의 위치를 어드레스하기 위해 신호 mem_addr, 쓰기 동작을 이네이블하기 위해 신호 wr_enable, 및 기록된 데이터를 명시하기 위해 신호 wr-data를 발생시킨다. 또한, FSB 슬레이브 부품은 특정 메모리 어드레스로부터 데이터를 읽기 위해 신호 rd_data를 읽을 수 있다. FSB 레지스터 어레이 부품(226)은 상기 FSB 레지스터 어레이에서 패리티 에러(parity error)가 검출되는 경우 신호 parity_error를 발생하는 XOR 트리(tree)(227)를 포함한다. XOR 트리(227)의 구조 및 목적은 하기에 더 설명된다.
도 2a는 광트랜시버 집적회로(210A) 외부에 어떠한 컨트롤러도 없는 구성(200A)을 도시한 것이다. 대신에, 온-칩(on-chip) 부트 부품(221)은 컨트롤러로서 사용된다. 이 구성은 "내부 컨트롤러 구성"으로서 본명세서에 자주 언급된다. 특히, 부트 부품(221)은 광트랜시버 집적회로가 시동되는 동안 동작된다. 시동동 안, 부트 부품(221)은 외부 EEPROM(234)으로부터 FSB 레지스터 어레이(226)로 적절한 명령의 올바른 로딩(loading)을 조정한다. 시동 프로세스가 완료된 후, 후치증폭기(112) 및 레이저 드라이버(114)가 FSB 레지스터 어레이(226)내 값을 근거로 제어된다.
도 2a의 내부 컨트롤러 구성에서의 부팅동안, 부트 부품(221)이 활성화된다. 이 상태는 하이(high)인 신호 enalbe_boot에 의해 부트 부품에 나타난다. 활성화 상태이더라도, 부트 부품(221)은 신호 frc_disable_boot signal를 하이로 표명(assertion)함으로써 일시적으로 디스에블될 수 있다.
부트 프로세스동안(부트 부품(221)이 활성화되고 일시적으로 디스에이블되지 않는 시간동안), 부트 부품(221)은 종래 I2C 투와이어 인터페이스를 사용하여 메모리(234)와 통신한다. 특히, 부트 부품(221)의 부트 컨트롤 부품(223)은 부트 부품(221)의 I2C 마스터 부품(222)이 I2C 순응 클록, 데이터 및 쓰기 보호신호를 사용하여 EEPROM 메모리(234)와 통신하게 한다. 클록신호는 도 2a에서 EEPROM도로부터 신호 SCL 및 부트 부품도로부터 신호 twi_clk에 의해 도시되어 있다. 데이터 신호는 EEPROM도로부터 신호 SDA 및 부트 부품도로부터 신호 twi_data에 의해 도시되어 있다. 쓰기 디스에이블 신호는 EEPROM도로부터 신호 WP 및 부트 부품(221)도로부터 신호 boot_busy에 의해 도시되어 있다. I2C 투와이어 인터페이스 및 이들 대응하는 신호는 당업자에게 잘 알려져 있다.
또한 부트 프로세스 동안, 부트 부품(221)은 FSB 투인터페이스 와이어를 사 용한 FSB 슬레이브 부품(225)과 통신하고 제어할 수 있다. 특히, 부트 부품(221)은 부트 컨트롤 부품(223)을 사용하여 FSB 마스터 부품(224)을 제어할 수 있다. 응답시, FSB 마스터 부품(224)은 FSB 슬레이브 부품(225)과 FSB 레지스터 어레이 부품(226)에 적절한 클록신호 fsb_clk를 제공한다. 또한, FSB 마스터 부품(224)은 FSB 슬레이브 부품(225)에 적절한 데이터 신호 fsb_data를 제공한다. fsb_clk 및 fsb_data 신호가 도 4, 도 5a, 도 5b 및 도 5c에 대해 아래에 설명된 FSB 투인터페이스 와이어에 따라 제공된다.
부트 로직부품(223)은 부트 부품(221)이 시동될 때, 적절한 데이터가 EEPROM(234)으로부터 FSB 레지스터 어레이 부품(226)으로 로드되도록 구성된다. 상술한 바와 같이, 이렇게 함으로써 하나의 투와이어 인터페이스를 사용하여 EEPROM(234)과 통신하는 한편, 다른 투와이어 인터페이스를 사용하여 다른 부품들(예컨대, FSB 슬레이브 부품(225))과의 통신이 수반된다.
도 2a의 내부 컨트롤러 구성은 또한 다른 외부 부품을 도시한 것이다. 예컨대, 선택 진단모드 FSB 컨트롤러(231)가 신호 frc_fsb_mode를 표명하면, 신호 frc_disable_boot도 마찬가지로 표명되고 이에 의해 부트 컨트롤러(221)를 디스에이블시킨다. 이는 상기 진단모드 FSB 컨트롤러(231)가 클록신호 fsb_clk 및 데이터 신호 fsb_data를 이용하는 FSB 투와이어 인터페이스를 사용하여 부트 부품(221)을 통해 직접 FSB 슬레이브 부품(225)과 통신하게 한다. 이 구성에서, 상기 진단모드 FSB 컨트롤러(231)는 FSB 마스터 부품처럼 행동한다. 따라서, 상기 진단모드 FSB 컨트롤러(231)는 FSB 슬레이브 부품(225)을 제어할 수 있어 이에 의해 적절한 진단 이 FSB 레지스터 어레이(226)상에 이루어지게 한다.
또한, EEPROM 프로그래밍 인터페이스(232)는 마찬가지로 frc_disable_boot 신호가 임의의 부트 동작을 적어도 일시적으로 디스에이블시키게 할 수 있다. 그런 후, EEPROM 프로그래밍 인터페이스(232)는 종래 I2C 투와이어 인터페이스에 따른 SCL 및 SDA 신호를 사용하여 EEPROM(234)과 통신할 수 있다. EEPROM 프로그래밍 동안 부트 프로세스를 디스에이블시킴으로써, 클록신호 SCL 및 데이터 신호 SDA에 대한 경쟁위험이 상당히 줄어든다. EEPROM(233)에 대한 선택적 호스트 인터페이스는 또한 호스트 컴퓨팅 시스템이 EEPROM과 인터페이스하게 하도록 제공될 수 있다.
따라서, 도 2a의 내부 컨트롤러 구성(200A)은 한 구조를 제공하고, 이에 의해 컨트롤러가 후치증폭기 및 레이저 드라이버와 동일한 집적회로에 있을 수 있게된다. 따라서, 컨트롤러가 후치증폭기 및 레이저 드라이버에 가까이 근접해 있음으로 인해 송수신 신호에 도입되는 클록 잡음의 위험이 더 커진다. 이 위험은 부트 컨트롤러(221)가 광트랜시버 집적회로(210A)를 능동적으로 부팅시킬 때만 발진기(228)가 동작하게 함으로써 감소된다. 신호 enalbe_boot는 도 2a에 도시된 구성에서 능동적인 정적 구성신호이다. 따라서, 신호가 발진기(228)에 제공되는 것은 무엇이든 클록신호 boot_clk의 형태로 AND 게이트(229)를 통해 제공된다. 발진기(228)는 부트 프로세스동안 이와 같은 클록신호를 제공하도록 구성된다. 그러나, 상기 부트 프로세스 다음에, 발진기(228)는 발진 클록신호를 제공하지 않으며, 이에 의해 상기 발진기(228)에 의해 야기된 클록 잡음이 제거된다.
소정의 환경조건으로 인해, FSB 레지스터 어레이(226)내 데이터가 손상될 수있는 것이 생각될 수 있다. 이는 후치증폭기 및 레이저 드라이버의 물리적 동작이 FSB 레지스터 어레이(226)내 값에 직접 따르기 때문에 후치증폭기 및 레이저 드라이버에 악영향을 끼칠 수 있다. 광트랜시버 집적회로(210A)는 클록이 초기에 온되지 않더라도 레지스터 어레이 손상으로부터 복구하는 구조이다.
특히, 상기 레지스터 어레이(226)에서 각 바이트는 대응하는 패리티 바이트를 갖는다. 각 바이트에 대해, XOR 트리(227)는 실제 바이트 패리티 비트를 발생시키기 위해 상기 바이트내의 각 비트를 로직상으로 XOR하는 XOR 서브트리를 포함한다. 실제 바이트 패리티 비트는 바이트가 손상되었는지 아닌지에 무관하게 바이트에서 로직 1의 개수가 홀수이면 하이이고, 바이트에서 로직 1의 개수가 짝수이면 로우이다.
실제 바이트 패리티 비트는 각 바이트에 대해 저장된 이상적인 바이트 패리티 비트를 사용하여 XOR된다. 이상적인 바이트 패리티 비트는 바이트에서 로직 1의 개수가 어떠한 손상없이 홀수이면 하이이고, 바이트에서 로직 1의 개수가 어떠한 손상없이 짝수이면 로우이다. 각 바이트에 대해, 실제 바이트 패리티 비트는 바이트 패리티 에러비트를 발생시키기 위해 상기 이상적인 바이트 패리티 비트를 사용하여 로직상으로 XOR된다. 바이트 패리티 에러비트는 대응하는 바이트가 손상된 경우에만 하이이다. 다양한 바이트 패리티 비트들이 도 2a에서 parity_error 신호를 발생시키기 위해 로직상으로 OR(또는 XOR)된다. 따라서, parity_error 신호는 FSB 레지스터 어레이가 손상을 겪은 경우에만 하이가 된다. 하이 parity_error 신호에 응답하여, 부트 컨트롤 부품(223)은 발진기(228)를 활성화시켜 이에 의해 부트 프로세스를 재개시하는 en_boot_clk 신호를 표명한다. 그런 후 리부팅(rebooting)이 레지스터 어레이를 적절한 값으로 초기화시켜 통상적인 동작이 진행되게 한다. 한번 더, 부트 프로세스후, 부트 클록이 잡음을 줄이기 위해 셧오프(shut off)될 수 있다.
부트 컨트롤러(221)는 콘트롤러, 후치증폭기, 및 레이저 드라이버가 모두 동일한 광트랜시버 집적회로상에 있는 도 2a의 내부 컨트롤러 구성을 허용한다. 그러나, 부트 컨트롤러(221)는 또한 외부 컨트롤러를 가지는 융통성을 제공할 수 있다. 도 2b는 FSB 마스터 컨트롤러(240)가 FSB 투와이어 인터페이스에 따른 클록신호 fsb_clk 및 데이터 신호 fsb_data를 사용하여 부트 부품(221)을 통해 직접 FSB 슬레이브 부품(225)과 통신하는 이러한 구성(200B)을 도시한 것이다. 이 경우, enable_boot 신호는 로우이며 이에 의해 부트 클록 및 부트 컨트롤러를 비활성이게 한다. 더욱이, frc_disable 신호도 로우이다. 도 2b의 구성은 또한 본 명세서에서 "외부 컨트롤러 구성"이라고도 한다. FSB 마스터 부품(240)은 FSB 슬레이브 부품(225)을 통해 FSB 레지스터 어레이(226)를 로드, 모니터 및 업데이트하게 동작될 수 있다.
도 2a의 광트랜시버 집적회로(210A)는 도 2b의 광트랜시버 집적회로(210B)와 물리적으로 동일한 구조일 수 있다. 차이는 enable_boot 신호와 가능하게는 frc_disable_boot 신호의 값이다. 대안으로, enable_boot 신호는 도 2a 및 도 2b 모두에서 동일할 수 있으며, 신호 frc_disable_boot는 도 2b에 도시된 오버라이 드(override) 구성을 이네이블시키는 오버라이드 신호를 표명한다. 따라서, 광수신기 집적회로(210)는 내부 컨트롤러 구성 및 외부 컨트롤러 구성 모두를 수용하기에 충분할 정도로 융통성있을 수 있다. 더욱이, 이 융통성은 적절한 구성신호 enable_boot 및 frc_disable_boot를 집적회로에 간단히 표명함으로써 얻어질 수 있다.
도 3은 코어 부품(213)의 구성(300)을 더 상세히 도시한 것이다. I2C 마스터 부품(222), 부트 컨트롤 부품(223) 및 FSB 마스터 부품(224)은 부트상태장치(310)로서 도 3에 집합적으로 도시되어 있다. 내부 컨트롤러 구성에서, frc_disable_boot 신호가 로우이고 enable_boot 신호가 하이인 경우, 부트상태장치는 블록클록신호 boot_clk에 대한 접근을 갖는다. 부트 프로세스동안, 부트상태장치(310)는 FSB 슬레이브 부품(225)에 대한 FSB 마스터 부품으로서 동작한다.
특히, 부트상태장치(310)는 신호 fsb_slave_mode_sel을 로우로 끌어당긴다. 이는 각각의 멀티플렉서(311 내지 316)의 ("0"으로 표시된) 상부 입력단자가 대응하는 출력단자에 결합되게 한다. 이 내부 컨트롤러 구성동안 동작은 도 3을 참조로 더 상세히 기술된다.
부트상태장치(300)는 부트클록신호 boot_clk로부터 도출된 클록신호 boot_fsb_clk(out)를 발생시킨다. 그런 후, 이 클록신호 boot_fsb_clk(out)는 멀티플렉서(311)를 통해 제공되어 FSB 클록신호 fsb_clk가 된다. 부트상태장치(310)는 또한 FSB 투와이어 인터페이스에 따른 데이터 신호를 발생시킬 수 있고 FSB 클록신 호에 따라 시간정해질 수 있다. 이 데이터 신호는 멀티플렉서(314)를 지나는 boot_fsb_do(out)으로 표시되고 FSB 슬레이브 부품(225)에 제공되는 신호 fsb_di가 된다. FSB 슬레이브 부품(225)은 상기 신호 fsb_di 및 출력 이네이블 신호 fsb_do_oe를 사용하여 상태장치로 다시 데이터를 전송할 수 있다. 따라서, 부트상태장치(310)는 도 3에 도시된 구성을 사용하여 FSB 슬레이브 부품(225)에 대한 FSB 마스터 부품으로서 완벽히 동작할 수 있다.
부트 프로세스동안, 부트상태장치(310)는 또한 I2C 투와이어 인터페이스를 사용한 EEPROM과 통신할 수 있다. 특히, 로직 0이 신호 TWI_CO로서 멀티플렉서(312)의 상부 입력단자를 통해 표명된다. 부트상태장치(310)에 의해 발생된 클록신호 boot_scl는 I2C 인터페이스에 대한 클록신호로서 역할을 한다. 상기 클록신호 boot_scl가 하이인 경우, 클록신호는 인버터(321)를 통해 로우로 역전되어 멀티플렉서(313)의 상부 입력단자에 로우 신호를 제공한다. 이러한 로우 신호는 드라이버(322)에 제공되고 이에 의해 드라이버(322)의 출력단자로부터 로우 신호 TWI_CO를 분리시킨다. 따라서, 신호 twi_clk(EEPROM로의 클록 와이어에 대한 실제 클럭신호)는 풀업 레지스터(pull-up resistor)(323)를 통해 하이로 끌어당겨지게 허용된다. 클록신호 boot_scl가 로우인 경우, 클록신호는 인버터(321)를 통해 하이로 역전되어 멀티플렉서(313)의 상부 입력단자에 하이 신호를 제공한다. 이 하이 신호는 드라이버(322)에 제공되고 이에 의해 상기 드라이버가 EEPROM에 제공된 클록신호 twi_clk로서 (로우인) 신호 TWI_CO를 통과시키게 한다. 이는 오픈-드레인(open- drain) 드라이버에 필적한다. 따라서, EEPROM에 제공된 I2C 클록신호 twi_clk가 부트상태장치(310)에 의해 발생된 I2C 클록신호 boot_scl에 잇따른다.
마찬가지로, I2C 데이터 관점으로부터, 로직 0이 신호 TWI_DO로서 멀티플렉서(315)의 상부 입력단자를 통해 표명된다. 부트상태장치(310)에 의해 발생된 데이터 신호 boot_sda는 EEPROM을 갖는 I2C 인터페이스용 부트 부품(221)에 의해 발생된 데이터 신호로서 역할을 한다. 데이터 신호 boot_sda가 하이인 경우, 데이터 신호는 인버터(324)를 통해 로우로 역전되어 멀티플렉서(316)의 상부 입력단자에 로우 신호를 제공한다. 이 로우 신호는 드라이버(325)에 제공되고 이에 의해 드라이버(325)의 출력단자로부터 로우 신호 TWI_DO를 분리시킨다. 따라서, 신호 twi_data(EEPROM으로의 데이터 와이어에 대한 실제 데이터 신호)는 풀업 레지스터(326)를 통해 하이로 끌어당기게 허용된다. 데이터 신호 boot_sda가 로우인 경우, 데이터 신호는 인버터(324)를 통해 하이로 역전되어 멀티플렉서(316)의 상부 입력단자에 하이 신호를 제공한다. 이 하이 신호는 드라이버(325)에 제공되고 이에 의해 상기 드라이버가 EEPROM에 제공되는 데이터 신호 twi_data로서 (로우인) 신호 TWI_DO를 통과시키게 한다. 이는 오픈 드레인 드라이버에 필적하는 한편 여전히 필요에 따라 인터페이스를 직접 구동하는 능력을 유지한다. 따라서, EEPROM에 제공된 I2C 데이터 신호 twi_data는 부트상태장치(310)에 의해 발생된 I2C 데이터 신호 boot_data에 잇따른다. 다른 방향으로, 부트상태장치(310)도 또한 I2C 데이터 와이어상의 데이터를 감시할 수 있다. 신호 twi_data는 I2C 데이터 입력신호 boot_sda로서 드라이버(327)를 통해 부트상태장치(310)에 제공된다.
요약하면, 부트 프로세스동안, 부트상태장치(310)는 FSB 슬레이브 부품(225)에 대한 FSB 마스터 및 외부 EEPROM에 대한 I2C 마스터로서 역할을 한다. 한편, 부트상태장치(310)가 활성화되지 않은 경우(예컨대, enable_boot 신호가 로우이기 때문에, 또는 frc_disable_boot 신호가 하이이기 때문에), 데이터 상태장치는 컨트롤러와 같은 오프칩(off-chip) 부품이 부트 부품(221)을 통해 FSB 슬레이브 부품(225)으로 직접 통신을 지나가게 한다. 이는 도 2b의 외부 컨트롤러 구성모델을 사용한다.
외부 컨트롤러 구성모드에서, 부트상태장치는 fsb_slave-mode_sel 신호가 하이이게 한다. 이는 멀티플렉서(311 내지 316)의 하단 입력단자를 각각의 출력단자에 결합시킨다. 따라서, 오프칩 컨트롤러에 의해 발생된 클록신호 twi_clk는 직접 드라이버(318)를 통해 그리고 멀티플렉서(311)를 통해 FSB 슬레이브 부품(225) 및 FSB 레지스터 어레이(226)로 전달된다. 드라이버(322)는 오프되고 따라서 부트상태장치(310)는 어떠한 클록신호도 전달하지 않는다.
외부 컨트롤러에 의해 발생된 데이터 신호 twi_data는 드라이버(327) 및 멀티플렉서(314)를 통해 FSB 슬레이브 부품(225)으로 전달된다. FSB 슬레이브 부품(225)이 하이 출력 이네이블 신호 fsb_do_eo를 발생하는 경우, 드라이버(325)가 온되고, FSB 슬레이브 부품(225)에 의해 발생된 데이터 신호 fsb_do는 멀티플렉서(315) 및 드라이버(325)를 통해 제공되어 데이터 신호 twi_data를 발생시킨다. 따라서, 이 구성에서, 외부 컨트롤러가 FSB 슬레이브 부품과 직접 교신한다.
따라서, 본 발명의 원리는 컨트롤러, 후치증폭기, 및 레이저 드라이버가 최소 잡음영향을 가지며 동일한 칩상에 집적될 수 있는 광트랜시버 집적회로를 제공할 수 있다. 더욱이, 광트랜시버 집적회로는 광트랜시버 집적회로의 물리적 구조를 변경하지 않고도 후치증폭기 및 레이저 드라이버를 내부에서 제어하거나 외부 컨트롤러가 FSB 슬레이브 부품을 제어하도록 구성될 수 있다. 이는 사용자가 저렴한 비용의 내부 컨트롤러 구성 또는 사용자 필요에 기초한 고가의 외부 컨트롤러 구성 간의 선택에 융통성을 가지게 한다.
본 발명의 몇몇 실시예는 기가비트 이더넷(Gigabit Ethernet("GigE")) 물리적 사양에 따른 고속 데이터 전송시스템과 결부하여 사용하는데 매우 적합하지만, 이러한 동작 환경은 단지 예시적이며 본 발명의 실시예는 보다 일반적으로 임의의 다양한 고속 데이터 전송시스템에 사용될 수 있음을 주목해야 하며, 상기 전송시스템 중 몇몇은 1G, 2.5G, 4G, 10G 에 달하거나 초과하는 회선속도 및 더 큰 대역폭의 광채널을 갖는다. 예컨대, 본 발명의 몇몇 실시예는 광채널("Fiber Channel, FC")의 물리적 사양과 호환될 수 있다.
더욱이, 본 발명의 실시예는 다양한 방식으로 구현될 수 있다. 예로서, PA/LD의 몇몇 실시예는 Small Form Factor Pluggable("SFP") 양방향 트랜시버 모듈로 구현된다. 이와 같은 트랜시버 모듈은 GigE 및/또는 FC 호환성을 위해 구성된 다. 예시적으로, 이와 같은 트랜시버 모듈은 약 850㎚의 파장으로 송수신할 수 있다. 또한, 이들 트랜시버 모듈은 넓은 온도범위를 통해 동작될 수 있다. 예컨대, 이러한 트랜시버 모듈 중 몇몇은 약 -10℃ 에서 약 70℃까지의 이러한 약 80℃ 온도범위에 걸쳐 유효하다. 물론, 이러한 실시예 및 관련된 동작 파라미터들은 단지 예시적이며, 본 발명의 범위를 어떠한 식으로든 제한하는 것으로 의도되지 않는다. 예컨대, 본 발명의 원리는 제한없이 XFP, SFP 및 SFF와 같은 임의의 형태의 폼팩터의 레이저 송신기/수신기에서 구현될 수 있다.
도 4는 도 2a, 도 2b 및 도 3을 참조로 상기에서 간략히 언급된 FSB 투와이어 인터페이스의 프레임의 데이터 구조(400)의 개략도를 도시한 것이다. 프레임(400)은 프리앰블 필드(preamble field)(401), 프레임 시작필드(402), 동작필드(403), 장치 식별자 필드(404), 선택적 확장필드(405), 기본 어드레스 필드(406), 제 1 버스 턴어라운드 필드(bus turnaround field)(407), 동작 버스 홀드필드(408), 데이터 필드(409), 선택적 순환잉여검사(CRC) 필드(410), 제 2 버스 턴어라운드 필드(411), 동작 확인통보 필드(412), 동작 에러상태 필드(413), 및 프레임 종료필드(414)를 포함한다. 하기에 더 상세하 설명되는 바와 같이, 프레임(400)은 데이터 와이어의 제어를 위해 임의의 부품의 순번(turn)내에, 프리앰블의 길이보다 더 자주 개런티 제로(guaranteed zero)가 개입되도록 설계된다.
버스 턴어라운드 필드는 FSB 마스터 부품과 FSB 슬레이브 부품 간의 데이터 와이어 제어의 선택적 이동을 가능하게 한다. 따라서, FSB 마스터 부품은 프레임의 일부를 제공할 수 있는 반면에, FSB 슬레이브 부품은 프레임의 나머지 부분을 제공 할 수 있다. 필드의 특정 순서가 도 4에 도시되어 있으나, 본 명세서를 검토한 후에 당업자에게는 명백한 바와 같이 프레임(400)의 기능에 악영향을 끼치지 않고도 필드의 순서에 대한 융통성이 고려될 수 있음에 유의하라.
도 5a, 도 5b 및 도 5c는 프레임(400)의 특정 실시예를 도시한 것이다. 선택 필드 중 일부는 수행되는 동작에 따라 포함되거나 배제된다. 도 5a는 동작이 외부 필드를 사용하고 그리고 순환잉여검사(CRC) 및 확인통보를 사용하여 쓰거나 읽는 예시적인 프레임을 도시한 것이다. 도 5b는 외부필드를 사용하지 않고 순환잉여검사(CRC) 및 확인통보를 사용하여 쓰거나 읽는 예시적인 프레임을 도시한 것이다. 도 5c는 외부 필드를 사용하지 않고 순환잉여검사(CRC) 및 확인통보도 사용하지 않고서 쓰거나 읽는 예시적인 프레임을 도시한 것이다.
도 5a는 가장 포괄적인 프레임 예를 도시한 것이므로, 다양한 프레임의 필드가 도 5a를 참조로 더 상세히 설명된다. 도 5a의 프레임은 동작이 라인(501A)에 지정된 바와 같은 읽기 동작인지 또는 라인(504A)에 지정된 바와 같은 쓰기 동작인지에 무관하게 74:0 비트에 따른 75비트를 포함한다.
라인(502A)은 FSB 마스터 부품이 읽기 동작동안 데이터 와이어의 제어상태에 있는 경우, 시간 증가에서 별표를 나타내고 있으며, 다른 경우에는 주기를 포함한다. 상기 라인의 시작에서 "MOE"는 "Master Data Output Enable"를 나타낸다. 라인(503a)은 FSB 슬레이브 부품이 읽기 동작동안 데이터 와이어의 제어상태에 있는 경우, 시간 증가에서 별표를 나타내고 있으며, 다른 경우에는 주기를 포함한다. 상기 라인의 시작에서 "SOE"는 "Slave Data Output Enable"를 나타낸다.
마찬가지로, 라인(505A)은 FSB 마스터 부품이 쓰기 동작동안 데이터 와이어의 제어상태에 있는 경우, 시간 증가에서 별표를 나타내고 있으며, 다른 경우에는 주기를 포함한다. 더욱이, 라인(506A)은 FSB 슬레이브 부품이 쓰기 동작동안 데이터 와이어의 제어상태에 있는 경우, 시간 증가에서 별표를 나타내고 있으며, 다른 경우에는 주기를 포함한다. 라인(507A 및 508A)는 하기에 더 설명된다.
프레임은 도 5a에서 15개 비트 74:60으로 표시된 바와 같은 프리앰블로 시작된다. 이 프리앰블은 도 4의 프리앰블 필드(401)의 예이다. 데이터 와이어(132)는 고임피던스 상태로 남아있다. FSB 마스터 부품 또는 FSB 슬레이브 부품(들) 중 어느 하나에 의한 데이터 와이어상에 어떠한 표명(assertion)도 없는 경우, 데이터 와이어는 풀업 레지스터에 의해 로직 1로 유지된다(도 3의 레지스터(326) 참조). FSB 마스터 부품은 통신이 FSB 슬레이브 부품과 이루어지는 것으로 판단하는 경우, 상기 FSB 마스터 부품은 클록 와이어상에 클록신호를 발생시킨다. 동시에, 각 클록 싸이클마다, FSB 마스터 부품은 15개의 연속한 1에 대해 데이터 와이어를 감시한다. 고임피던스 상태는 풀업 레지스터가 있음에도 불구하고 데이터 와이어상에 데이터의 적절한 표명을 가능하게 한다.
FSB 마스터 부품이 프리앰블 단계(preamble phase)동안 데이터 와이어상에 어떠한 것도 표명하지 않는 경우, 데이터 와이어는 FSB 슬레이브 부품들 중 어느 것도 데이터 와이어상에 이전 프레임의 나머지를 전송하고 있지 않은 경우 로직 1을 전달해야 한다. 대안으로, FSB 마스터 부품이 프리앰블 중 적어도 일부중에 데이터 와이어상에 로직 1을 표명할 수 있더라도, 데이터 와이어는 여전히 FSB 슬레 이브 부품들 중 어느 것도 그 당시 데이터 와이어상에 전송하고 있지 않는 것으로 가정하여 상기 프리앰블 단계동안 로직 1을 전달해야 한다. 한편, 프레임은 FSB 마스터나 FSB 슬레이브 중 어느 것도 프레임의 논프리앰블(none-preamble) 부분을 전송하는 경우 줄내에 15개 이상의 연속한 로직 1을 전달하도록 설계된다.
상기를 가정하면, FSB 마스터 부품이 프레임의 프리앰블 단계동안 데이터 와이어를 감시하면서 데이터 와이어상에 로직 0을 검출하는 경우, FSB 슬레이브 부품이 데이터 와이어상에 통신할 수 있다. 로직 0이 검출되거나 검출 않되는지 간에, FSB 마스터 부품은 상기 프레임에 계속되기 전에 데이터 와이어상에 로직 1의 15개 싸이클이 있을 때까지 대기하게 된다. 프레임 설계내에 개입된 게런티 제로(guaranteed zeros)로 인해, FSB 마스터 부품은 FSB 슬레이브 부품(들) 중 어느 하나가 또한 데이터 와이어상에 통신되는 아무런 위험없이 데이터 와이어상에 안전하게 전송될 수 있다.
따라서, FSB 마스터 부품과 FSB 슬레이브 부품 사이에 동기로 에러가 있다하더라도, FSB 마스터 부품은 FSB 슬레이브 부품이 진행전에 데이터 와이어의 사용을 종료하도록 대기함에 따라 동기가 재획득된다. FSB 슬레이브 부품은 또한 15개의 연속한 1에 대해 데이터 와이어를 감시한다. 따라서, FSB 슬레이브 부품은 15개의 연속한 1에 직면하는 경우, FSB 슬레이브 부품은 프레임의 나머지를 기다린다. 따라서, FSB 슬레이브 부품은 상기 FSB 슬레이브 부품이 FSB 마스터 부품과의 동기를 이전에 상실했는지 여부에 무관하게 프리앰블시 데이터 와이어를 사용하지 않기 때문에, 상기 FSB 슬레이브 부품은 프레임의 프리앰블 단계에서 상기 프리앰블에 대 해 주의를 기울여야 한다. 따라서, FSB 슬레이브 부품은 FSB 마스터 부품과의 동기를 재획득한다.
따라서, 프리앰블은 동기의 상실로 인한 에러 복구를 또한 유지하면서 상당히 단축된다. 더욱이, 데이터 와이어는 풀업 레지스터로 인해 하이로 바이어스되므로, FSB 마스터 부품은 프리앰블 단계동안 데이터 와이어상에 어떠한 데이터도 표명할 필요가 없으며, 이에 의해 요구전력이 감소된다.
일단 프리앰블 단계가 종료된 후에(즉, FSB 마스터 부품이 데이터 와이어상에 적어도 15개의 연속한 이진수 1을 검출한 후에), FSB 마스터 부품은 비트 59에 의해 나타낸 바와 같이 데이터 와이어상에 로직 1을 표명한다. 이는 FSB 마스터 부품에 대한 출력 이네이블을 온시키고 하나 이상의 싸이클에 대해 로직 1로 데이터 와이어를 유지시킨다.
그런 후, FSB 마스터 부품은 게런티 로직 0인 2개의 시작 프레임 비트 58:57 를 전송한다. 이들 시작 프레임 비트는 도 4의 프레임 필드(402)의 시작의 예이다. 프리앰블 단계가 종료된 후, FSB 슬레이브 부품은 이들 로직 0에 대해 주의를 기울인다. 로직 0이 도착하면, FSB 슬레이브 부품은 2개의 로직 0이 프레임의 나머지 시작에 해당하고, 이에 의해 동기를 달성하는 것을 인식한다. 2개의 로직 0은 상기 2개의 로직 0이 실제로 프레임의 시작을 나타내는 충분한 통계적 확률을 제공하기 위해 제공된다.
그런 후, FSB 마스터 부품은 3개의 동작 코드비트 56:54를 전송한다. 이들 동작코드비트는 도 4의 동작 필드(403)의 예이다. 3개의 동작코드비트는 통상적으 로 8개의 고유동작들이 식별되게 한다. 그러나, 이 동작코드에서 적어도 하나의 로직 0을 보장하기 위해, 3 비트로 표현된 동작의 개수는 6이고, 동작의 다른 나머지 순열코드는 유보된다. 예시된 실시예에서, 비트 시퀀스(011 및 111)가 유보된다.
예에서, 동작비트(000)는 확장필드를 사용하지 않으나(하기에 더 설명됨) CRC 검사 및 확인통보를 사용하는 쓰기 동작을 말한다. 이 동작에 대한 프레임이 도 5b의 라인(504B)에 도시되어 있다(라인(504B)의 비트 47:45 참조).
동작비트(001)는 확장필드를 사용하고 그리고 CRC 검사와 확인통보를 사용하는 쓰기 동작을 말한다. 이 동작의 프레임은 도 5a의 라인(504A)에 도시되어 있다(라인(504A)의 비트 56:54 참조).
동작비트(010)는 확장필드를 사용하지 않고 그리고 CRC 검사와 확인통보를 사용하지 않는 쓰기 동작을 말한다. 이 동작의 프레임은 도 5c의 라인(504c)에 도시되어 있다(라인(504c)의 비트 35:33 참조).
동작비트(100)는 확장필드를 사용하지 않으나 CRC 검사 및 확인통보를 사용하는 읽기 동작을 말한다. 이 동작에 대한 프레임이 도 5b의 라인(501B)에 도시되어 있다(라인(501B)의 비트 47:45 참조).
동작비트(101)는 확장필드를 사용하고 그리고 CRC 검사와 확인통보를 사용하는 읽기 동작을 말한다. 이 동작의 프레임은 도 5a의 라인(501A)에 도시되어 있다(라인(501A)의 비트 56:54 참조).
동작비트(110)는 확장필드를 사용하지 않고 그리고 CRC 검사와 확인통보를 사용하지 않는 읽기 동작을 말한다. 이 동작의 프레임은 도 5c의 라인(501c)에 도 시되어 있다(라인(501c)의 비트 35:33 참조).
프레임의 구조가 동작에 따라 어떻게 다른지 유의해야 한다. 따라서, FSB 마스터 부품은 어떤 프레임 구조가 동작 코드를 제어함으로써 사용되어 지는 것을 제어한다. 동작코드를 읽자마자, FSB 슬레이브 부품이 동작코드에 해당하는 프레임 구조를 예상하도록 구성된다. 따라서, FSB 마스터 부품은 필요에 따라 프레임 구조를 동적으로 조절할 수 있다. 대역폭에 더 관심이 있을 때에는, 더 짧고 신뢰성이 저하된 프레임 구조(도 5c 참조)가 사용될 수 있다. 신뢰성에 더 관심이 있을 때, 더 길고 신뢰성이 높은 프레임 구조(도 5a 및 도 5b 참조)가 사용될 수 있다. 또 다른 비트들이 어떤 이유로 필요한 경우, 확장필드를 갖는 프레임(예컨대, 도 5a)이 사용될 수 있다. 이들 또 다른 비트들이 필요하지 않은 경우, 확장필드(예컨대, 도 5b 및 도 5c)를 사용하지 않은 프레임이 사용될 수 있다.
도 5a로 돌아가서, FSB 마스터 부품이 동작코드(즉, 비트 56:54)를 전송한 후, FSB 마스터 부품은 비트 53:51에 해당하는 3비트 장치 식별자를 전송한다. 이들 장치 식별자 비트는 도 4의 장치 식별자 필드(404)의 예이다. FSB 슬레이브 부품들 중 어떤 FSB 슬레이브 부품이 FSB 마스터 부품과 통신하는 지를 식별한다. 3비트는 이 실시예에서 장치 식별자로 사용되므로, 이 실시예에서는 8개의 FSB 슬레이브 부품들(또는 FSB 마스터 부품이 또한 자가 진단 목적용 어드레스를 갖는 경우 7개의 FSB 슬레이브 부품들)까지 있을 수 있다.
장치 식별자 비트가 제공될 때까지, 각각의 FSB 슬레이브 부품이 데이터 와이어를 통해 통신을 감시한다. 그러나, 장치 식별자 비트를 수신하자마자, FSB 슬 레이브 부품은 장치 식별자에 해당하는 것으로 자체적으로 식별할 수 있다. 다른 FSB 슬레이브 부품은 설령 있다하더라도 프레임의 나머지를 무시할 수 있다. 다른 FSB 슬레이브 부품이 상기 프레임의 나머지를 무시하더라도, 다른 FSB 슬레이브 부품은 전송되는 또 다른 프레임을 나타내는 또 다른 프리앰블에 대해 데이터 와이어에 대한 감시를 즉시 계속할 수 있다. 대안으로, 다른 FSB 슬레이브 부품은 클록신호가 다음 프레임이 막 시작되는 것을 나타내며 클록 와이어상에 한번 더 표명된 후 이와 같은 감시를 개시할 수 있다.
FSB 마스터 부품이 데이터 와이어 상에 장치 식별자 비트 53:51를 표명한 후, FSB 마스터 부품은 확장필드에 해당하는 8비트 50:43를 표명한다. 이들 확장 비트는 도 4의 확장필드(405)의 예이다. 도 5a의 경우, 동작코드는 FSB 슬레이브 부품이 이들 확장비트를 예상하게 한다. 그런 후, FSB 마스터 부품이 비트 42처럼 게런티 로직 0을 전송하며 이에 의해 데이터 와이상에 15개의 연속 로직 1은 프레임이 프리앰블 단계에 있음을 의미하는 것을 보장하고 이에 의해 상술한 동기복구구조를 지지한다.
확장필드는 비트들의 의미가 양 통신 부품들에 의해 공통으로 인식되는 한 유용한 임의의 확장필드를 포함할 수 있다. 예컨대, 확장필드의 일부 또는 모두가 더 큰 어드레스 공간을 갖는 FSB 슬레이브 부품과 통신할 때 사용을 위한 확장필드를 나타낼 수 있다. 대안으로 또는 추가로, 확장 필드의 일부 또는 모두는 또 다른 동작 타입이 요구되는 확장동작코드를 나타낼 수 있다.
이 때, FSB 마스터 부품은 기본어드레스에 해당하는 8비트 41:34를 표명한 다. 이들 8비트 41:34는 도 4의 기본 어드레스 필드(406)의 예이다. 모든 확장필드가 확장 어드레스를 나타내는 경우, FSB 슬레이브 부품은 모든 16 비트 50:43 및 41:34를 사용하여 동작에 적용하는 어드레스 공간을 적절히 식별할 수 있다.
프레임에서 다음 비트 33는 제 1 턴어라운드 비트이고 도 4의 제 1 턴어라운드 필드(407)의 예를 나타낸다. 턴어라운드 비트는 상기 비트가 FSB 마스터 부품 및 FSB 슬레이브 부품 간에 데이터 와이의 제어에 대한 선택적 교환을 가능하게 하는 점에서 약간 독특하다.
쓰기 동작의 경우, 제 1 턴어라운드 비트 33는 로직 0이며, 제어가 당분간 FSB 마스터 부품에 머무르는 것을 나타낸다. 따라서, 도 5a의 라인(505A)을 참조하면, FSB 마스터 부품은 턴어라운드 비트 33를 통해 데이터 와이어의 제어를 유지하고, 도 5a의 라인(506A)을 참조하면, FSB 슬레이브 부품은 턴어라운드 비트 33를 통해 데이터 와이어의 제어를 하지 못한다. 이러한 제어의 유보는 FSB 마스터 부품이 상기 FSB 마스터 부품에 의해 개시된 쓰기 동작의 대상인 데이터를 제공하는 부품이기 때문에 적절하다.
한편, 읽기 동작의 경우, 제 1 턴어라운드 비트 33는 하이-z이며, 데이터 와이어가 FSB 마스터 부품 또는 FSB 슬레이브 부품 중 어느 것도 데이터 와이어상의 비트들을 능동적으로 표명하게 하지 못하는 고임피던스 상태로 플로트(float)하게 하는 것을 의미한다. 이는 데이터 와이어의 제어가 FSB 슬레이브 부품에 전해진 것을 나타낸다(도 5a의 라인(502A 및 503A) 참조). 이러한 제어 전송은 FSB 슬레이브 부품이 상기 FSB 마스터 부품에 의해 개시된 읽기 동작의 대상인 데이터를 제공하 는 부품이기 때문에 적절하다.
읽기 동작의 경우, FSB 슬레이브 부품은 상기 FSB 슬레이브 부품이 이 단계에서 계속 준비되지 않는 경우 프레임을 중단시키는 기회를 갖는다. FSB 슬레이브 부품은 계속 준비되지 않는 경우 버스홀드비트 32를 로직 0으로 표명한다. 계속 준비되는 경우, FSB 슬레이브 부품은 계속 진행되어 이에 의해 FSB 마스터 부품에 상기 FSB 슬레이브 부품이 계속 준비되는 것을 통지하는 경우 로직 1을 표명한다. 이는 상기 FSB 슬레이브 부품이 당분간 계속 준비되지 않는 경우 프레임을 중단시키기 위해 FSB 슬레이브 부품에 선택을 제공한다. 확인통보 비트에 대해 FSB 슬레이브 부품에 이용될 수 있는 추가 중단선택이 아래에 설명된다. 쓰기 동작의 경우, 버스홀드비트 32는 게런티 로직 1이다. 버스홀드비트 32는 도 4의 버스홀드필드(408)의 예이다.
읽기 동작의 경우, FSB 슬레이브 부품은 버스홀드비트 32를 전달한 후, 상기 FSB 슬레이브 부품은 8개의 최상위 비트(most significant bit) 다음에 게런티 0비트를 전송한다. 쓰기 동작의 경우, FSB 마스터 부품은 버스홀드비트 32를 전달한 후, 상기 FSB 마스터 부품은 8개의 최상위 비트 다음에 게런티 0비트를 전송한다. 어느 한 경우, 8개의 최상위 비트는 비트 31:24로 표시되고 후속하는 게런티 0비트는 비트 23으로 표시된다.
읽기 동작의 경우, FSB 슬레이브 부품은 게런티 0 비트 23을 전달한 후, 상기 FSB 슬레이브 부품은 8개의 최하위 비트(least significant bit) 다음에 또 다른 게런티 0비트를 전송한다. 쓰기 동작의 경우, FSB 마스터 부품은 게런티 0 비트 23을 전달한 후, 상기 FSB 마스터 부품은 8개의 최하위 비트 다음에 게런티 0비트를 전송한다. 어느 한 경우, 8개의 최하위 비트는 비트 22:15로 표시되는 한편, 다른 게런티 0 비트는 14로 표시된다. 데이터 비트 31:24 및 22:15의 조합은 도 4의 데이터 필드(409)의 예이다.
읽기 동작의 경우, FSB 슬레이브 부품이 게런티 0 비트 14를 전송한 후, FSB 슬레이브 부품은 비트 13:06에 해당하는 8비트의 순환잉여검사(CRC) 데이터를 전송한다. CRC 비트는 도 4의 CRC 필드(410)의 일예이다. 프레임 비트 58:57의 시작 후 및 CRC 비트 13:06 전의 모든 비트를 사용한 FSB 마스터 부품과 FSB 슬레이브 부품 모두는 라인(507A)에 도시된 바와 같이 CRC 데이터를 계산한다. FSB 마스터 부품이 FSB 슬레이브 부품으로부터 CRC 비트 13:06를 다시 수신하는 경우, FSB 마스터 부품은 라인(508A)로 나타낸 바와 같이 FSB 마스터 부품과 FSB 슬레이브 부품 모두에 의해 발생된 CRC 정보를 비교한다. 불일치가 있으면, 전송시 에러가 있었던 것 같으며, FSB 마스터 부품은 현재의 프레임이 종료된 후 프레임을 다시 시작할 수 있다.
쓰기 동작의 경우, FSB 마스터 부품이 게런티 0 비트 14를 전송한 후, FSB 마스터 부품은 CRC 비트 13:06를 전송한다. 한번 더, FSB 마스터 부품과 FSB 슬레이브 부품 모두가 CRC 데이터를 계산한다. FSB 슬레이브 부품이 FSB 마스터 부품으로부터 CRC 비트 13:06를 수신하는 경우, FSB 슬레이브 부품은 FSB 마스터 부품과 FSB 슬레이브 부품 모두에 의해 발생된 CRC 정보를 비교한다. 불일치가 있으면, 전송시 에러가 있었던 것 같으며, FSB 마스터 부품은 현재의 프레임이 종료된 후 그 리고 FSB 마스터 부품은 에러를 통보받은 후 프레임을 다시 시작할 수 있다. 몇몇 경우, 오류성 쓰기 동작은 치명적인(또는 적어도 해로운) 영향을 끼칠 수 있다. 예컨대, 오류성 쓰기 동작이 레이저 바이어스 전류를 설정하는데 관한 것인 경우, 레이저 강도가 너무 강해질 수 있어 신호왜곡이 발생하게 된다. 따라서, 이와 같은 환경에서는 신뢰가능한 통신이 불가능해진다. FSB 슬레이브 부품은 이와 같은 에러가 검출될 때 쓰기 동작을 억제하도록 채택될 수 있다.
CRC 비트 13:06 후, 제 2 턴어라운드 비트 05가 있다. 이 제 2 턴어라운드 비트는 도 4의 제 2 턴어라운드 필드(411)의 예이다. 이 턴어라운드 동작은 제어가 이미 없는 경우 FSB 슬레이브 부품에 주어지는 데이터 와이어의 제어를 하게 한다. 이는 FSB 슬레이브 부품이 신뢰 정보를 다시 FSB 마스터 부품에 제공하게 한다.
읽기 동작의 경우, 데이터 와이어의 제어는 제 1 턴어라운드 비트를 사용하여 FSB 슬레이브 부품에 이미 전해졌다. 따라서, 이 제 2 턴어라운드 비트는 데이터 와이어의 제어에서 어떠한 변화가 없음을 나타내는 로직 0이다. 한편, 쓰기 동작의 경우, 데이터 와이어의 제어는 제 1 턴어라운드 비트를 사용하여 FSB 슬레이브 부품에 이전에 주어지지 않았다. 따라서, 데이터 와이어는 데이터 와이어의 제어가 FSB 슬레이브 부품에 전달되는 것을 나타내는 고임피던스 상태로 플로트하도록 허용된다. 따라서, 제 2 턴어라운드 비트 05후에, FSB 슬레이브 부품은 동작이 읽기 동작인지 또는 쓰기 동작인지에 무관하게 데이터 와이어의 제어를 갖는다.
제 2 턴어라운드 비트 05후에, FSB 슬레이브 부품은 확인통보 비트 04를 표명하며, 상기 비트는 도 4의 확인통보 필드(421)의 예이다. 이 확인통보 비트는 동 작이 성공적인지 여부를 나타낼 수 있다. 이 경우, 로직 1은 동작의 성공적인 완료를 의미한다. FSB 슬레이브 부품이 너무 바빠서 FSB 마스터 부품에 응답하지 못하면, FSB 슬레이브 부품은 확인통보 비트 04에 대해 로직 0을 표명할 수 있고, 이에 의해 FSB 마스터 부품이 프레임에 재개시되게 한다. 따라서, 확인통보 비트 03 및 버스홀드비트 32가 FSB 슬레이브 부품에 대한 수단을 제공하여 요청에 응답할 수 없는 상황을 어드레스한다.
FSB 슬레이브 부품은 게런티 0 비트 03 다음에 에러비트 02를 표명하며, 상기 에러비트는 도 4의 에러필드(413)의 예이다. 에러필드는 CRC 검사 및/또는 프로토콜의 위반(예컨대, 로직 0이 발생되어야 하는 곳에 로직 1이 검출되는 경우)에서 에러가 있었는지 여부를 나타낼 수 있다. 읽기 동작의 경우, FSB 마스터 부품은 이미 이 결정을 하기에 충분한 CRC 데이터를 가지고 있다. 그러나, 쓰기 동작의 경우, FSB 슬레이브 부품은 CRC 데이터를 비교하는 부품이다. 따라서, 이 번에는, FSB 슬레이브 부품이 CRC 데이터에서 어떤 불일치를 FSB 마스터 부품에 통지한다. 불일치는 프레임을 재개시하는 FSB 마스터 부품에서 발생하게 된다. 프레임에서의 CRC 및 확인통보 정보가 있음으로 인해 FSB 마스터 부품 및 FSB 슬레이브 부품 간에 더 신뢰할 수 있는 통신을 가능하게 한다.
그런 후, FSB 슬레이브 부품은 2개의 종료 프레임 비트 01:00를 표명하며, 상기 비트는 프레임의 종료를 나타낸다. 제 1 비트 01는 로직 1이며, 이는 데이터 버스가 즉시 로직 1이게 한다. 제 2 비트에서, 데이터 버스는 다음 프레임이 시작을 준비하게 고임피던스 상태로 플로트하게 허용된다. 제 1 비트 01가 로직 0이었 다면, 풀업 레지스터가 데이터 와이어를 로직 1로서 해석될 수 있는 전압레벨까지 올리는데 약간의 시간이 걸릴 수 있다. 따라서, 제 1 비트 01을 로직 1로 설정하는 것은 다음 프레임이 바로 시작될 수 있고 이에 의해 성능을 향상시키게 함을 의미한다.
도 5b는 확장필드를 사용하지 않고 CRC와 확인통보를 사용하여 쓰거나 읽는 예시적인 프레임을 도시한 것이다. 도 5b의 프레임은 동작이 확장필드를 사용하지 않고 쓰거나 읽는 것을 제외하고는 도 5a에 대해 상술한 프레임과 동일하다. 따라서, 도 5a의 비트 50:42가 도 5b에서는 없고 따라서 비트들이 재번호매겨진다.
도 5c는 동작이 확장필드를 사용하지 않고 그리고 CRC와 확인통보를 사용하지 않고도 쓰거나 읽는 예시적인 프레임을 도시한 것이다. 도 5c의 프레임은 동작이 확장필드를 사용하지 않고 쓰거나 읽는 것을 제외하고는 도 5a에 대해 상술한 프레임과 동일하다. 따라서, 도 5a의 비트 50:42가 도 5b에서는 없다. 또한, 프레임내에 어떠한 신뢰 정보도 없다. 따라서, 도 5a의 비트 13:02가 도 5c에서는 없다. 도 5a에 있는 비트가 도 5c에는 없기 때문에 도 5c에서 나머지 비트들은 재번호매겨지는 것이 허용된다.
본 발명은 본 발명의 기술사상 또는 본질적 특성으로부터 벗어남이 없이 다른 특정 형태로 구현될 수 있다. 상술한 실시예는 모든 면에서 단지 예시적이며 한정되지 않는 것으로 고려되어야 한다. 따라서, 본 발명의 범위는 상술한 설명에 의해서라기 보다는 특허청구범위에 의해 나타내져 있다. 특허청구범위의 의미 및 균등범위내에 있는 모든 변경들도 본 발명의 범위내에 포함되어 진다.
본 발명의 상세한 설명에 포함됨.

Claims (23)

  1. 광수신기와 통신하도록 구성된 후치증폭기 어셈블리와,
    광송신기와 통신하도록 구성된 레이저 드라이버 어셈블리와,
    상기 후치증폭기 및 상기 레이저 드라이버를 제어하도록 구성된 컨트롤러 어셈블리를 구비하고,
    상기 후치증폭기, 상기 레이저 드라이버 및 상기 컨트롤러 어셈블리는 단일 집적회로상에 통합되는 광트랜시버 집적회로.
  2. 제 1 항에 있어서,
    광수신기를 더 구비하고, 상기 광수신기도 또한 상기 단일 직접회로상에 통합되는 광트랜시버 집적회로.
  3. 제 2 항에 있어서,
    광송신기를 더 구비하고, 상기 광송신기도 또한 상기 단일 직접회로상에 통합되는 광트랜시버 집적회로.
  4. 제 1 항에 있어서,
    광송신기를 더 구비하고, 상기 광송신기도 또한 상기 단일 직접회로상에 통합되는 광트랜시버 집적회로.
  5. 제 1 항에 있어서,
    상기 광트랜시버 집적회로는 1G 레이저 송수신기인 광트랜시버 집적회로.
  6. 제 1 항에 있어서,
    레지스터 어레이를 더 구비하고, 상기 레이저 드라이버와 상기 후치증폭기는 상기 레지스터 어레이내의 값에 의해 제어되고, 상기 컨트롤러는 상기 레지스터 어레이에 값을 기록함으로써 상기 레이저 드라이버와 상기 후치증폭기를 제어하도록 구성되는 광트랜시버 집적회로.
  7. 제 1 항에 있어서,
    상기 컨트롤러는 제 1 투와이어 인터페이스(two-wire interface)를 사용하여 상기 레지스터 어레이와 통신하도록 구성되는 광트랜시버 집적회로.
  8. 제 7 항에 있어서,
    영구 메모리를 더 구비하고, 상기 컨트롤러는 상기 제 1 투와이어 인터페이스와는 다른 제 2 투와이어 인터페이스를 사용하여 상기 영구 메모리와 통신하도록 구성되는 광트랜시버 집적회로.
  9. 제 8 항에 있어서,
    상기 컨트롤러는 상기 영구 메모리내의 내용(content)에 응답하여 상기 제 1 투와이어 인터페이스를 사용하여 상기 레지스터 어레이와 통신하도록 구성되고, 상기 제 2 투와이어 인터페이스는 상기 영구 메모리로부터 상기 내용을 읽는데 사용되는 광트랜시버 집적회로.
  10. 제 7 항에 있어서,
    상기 영구 메모리와 함께 상기 제 2 투와이어 인터페이스를 사용하여 통신하는 상기 컨트롤러를 선택적으로 디스에이블시키도록 구성되고, 일단 상기 컨트롤러가 디스에이블되면 상기 제 2 투와이어 인터페이스를 사용하여 상기 영구 메모리의 내용을 진단하도록 구성되는 진단 모듈을 더 구비하는 광트랜시버 집적회로.
  11. 제 7 항에 있어서,
    상기 레지스터 어레이와 함께 상기 제 1 투와이어 인터페이스를 사용하여 통신하는 상기 컨트롤러를 선택적으로 디스에이블시키도록 구성되고, 일단 상기 컨트롤러가 디스에이블되면 상기 제 1 투와이어 인터페이스를 사용하여 상기 레지스터 어레이의 내용을 진단하도록 구성되는 진단 모듈을 더 구비하는 광트랜시버 집적회로.
  12. 제 7 항에 있어서,
    상기 컨트롤러는 상기 영구 메모리로의 신호 및 상기 영구 메모리로부터의 신호가 상기 레지스터 어레이로부터 그리고 상기 레지스터 어레이로 전해지는 패스스로우 모드(pass through mode)를 선택적으로 진입하도록 구성되는 광트랜시버 집적회로.
  13. 광수신기와 통신하도록 구성된 후치증폭기 어셈블리와,
    광송신기와 통신하도록 구성된 레이저 드라이버 어셈블리와,
    상기 후치증폭기 및 상기 레이저 드라이버를 제어하도록 구성된 컨트롤러 어셈블리를 구비하고,
    상기 후치증폭기, 상기 레이저 드라이버 및 상기 컨트롤러 어셈블리는 단일 집적회로상에 통합되는 광트랜시버 집적회로를 포함하는 통신 시스템.
  14. 제 13 항에 있어서,
    상기 광트랜시버 집적회로는 광수신기를 더 구비하고, 상기 광수신기도 또한 상기 단일 직접회로상에 통합되는 광트랜시버 집적회로를 포함하는 통신 시스템.
  15. 제 14 항에 있어서,
    상기 광트랜시버 집적회로는 광송신기를 더 구비하고, 상기 광송신기도 또한 상기 단일 직접회로상에 통합되는 광트랜시버 집적회로를 포함하는 통신 시스템.
  16. 제 13 항에 있어서,
    상기 광트랜시버 집적회로는 광송신기를 더 구비하고, 상기 광송신기도 또한 상기 단일 직접회로상에 통합되는 광트랜시버 집적회로를 포함하는 통신 시스템.
  17. 제 13 항에 있어서,
    상기 광트랜시버 집적회로는 레지스터 어레이를 더 구비하고, 상기 레이저 드라이버 및 상기 후치증폭기는 상기 레지스터 어레이내의 값에 의해 제어되고, 상기 컨트롤러는 상기 레지스터 어레이에 값을 기록함으로써 상기 레이저 드라이버와 상기 후치증폭기를 제어하도록 구성되는 광트랜시버 집적회로를 포함하는 통신 시스템.
  18. 제 13 항에 있어서,
    상기 컨트롤러는 제 1 투와이어 인터페이스를 사용하여 상기 레지스터 어레이와 통신하도록 구성되는 광트랜시버 집적회로를 포함하는 통신 시스템.
  19. 제 18 항에 있어서,
    상기 광트랜시버 집적회로는 영구 메모리를 더 구비하고, 상기 컨트롤러는 상기 제 1 투와이어 인터페이스와는 다른 제 2 투와이어 인터페이스를 사용하여 상기 영구 메모리와 통신하도록 구성되는 광트랜시버 집적회로를 포함하는 통신 시스템.
  20. 제 19 항에 있어서,
    상기 컨트롤러는 상기 영구 메모리내 내용에 응답하여 상기 제 1 투와이어 인터페이스를 사용하여 상기 레지스터 어레이와 통신하도록 구성되고, 상기 제 2 투와이어 인터페이스는 상기 영구 메모리로부터 상기 내용을 읽는데 사용되는 광트랜시버 집적회로를 포함하는 통신 시스템.
  21. 제 18 항에 있어서,
    상기 광트랜시버 집적회로는 상기 영구 메모리와 함께 상기 제 2 투와이어 인터페이스를 사용하여 통신하는 상기 컨트롤러를 선택적으로 디스에이블시키도록 구성되고, 일단 상기 컨트롤러가 디스에이블되면 상기 제 2 투와이어 인터페이스를 사용하여 상기 영구 메모리의 내용을 진단하도록 구성되는 진단 모듈을 더 구비하는 광트랜시버 집적회로를 포함하는 통신 시스템.
  22. 제 18 항에 있어서,
    상기 광트랜시버 집적회로는 상기 레지스터 어레이와 함께 상기 제 1 투와이어 인터페이스를 사용하여 통신하는 상기 컨트롤러를 선택적으로 디스에이블시키도록 구성되고, 일단 상기 컨트롤러가 디스에이블되면 상기 제 1 투와이어 인터페이스를 사용하여 상기 레지스터 어레이의 내용을 진단하도록 구성되는 진단 모듈을 더 구비하는 광트랜시버 집적회로를 포함하는 통신 시스템.
  23. 제 18 항에 있어서,
    상기 컨트롤러는 상기 영구 메모리로의 신호 및 상기 영구 메모리로부터의 신호가 상기 레지스터 어레이로부터 그리고 상기 레지스터 어레이로 전해지는 패스스로우 모드를 선택적으로 진입하도록 구성되는 광트랜시버 집적회로를 포함하는 통신 시스템.
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