KR20060108908A - Method of manufacturing layer-built type ceramic substrate - Google Patents

Method of manufacturing layer-built type ceramic substrate Download PDF

Info

Publication number
KR20060108908A
KR20060108908A KR1020050030636A KR20050030636A KR20060108908A KR 20060108908 A KR20060108908 A KR 20060108908A KR 1020050030636 A KR1020050030636 A KR 1020050030636A KR 20050030636 A KR20050030636 A KR 20050030636A KR 20060108908 A KR20060108908 A KR 20060108908A
Authority
KR
South Korea
Prior art keywords
green sheet
electrode
protruding
via electrode
forming
Prior art date
Application number
KR1020050030636A
Other languages
Korean (ko)
Inventor
전석택
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020050030636A priority Critical patent/KR20060108908A/en
Publication of KR20060108908A publication Critical patent/KR20060108908A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/421—Blind plated via connections

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명은 적층형 세라믹 기판의 제조방법에 관한 것으로, 재료물성의 조정 또는 공법의 변경에 의하지 않고도 기판 표면을 평탄하게 할 수 있고 기존의 방식보다 공정수를 줄일 수 있어 제작기간을 줄일 수 있으며 표면 훼손 및 오염에 의한 불량률을 줄일 수 있는 이점이 있다.The present invention relates to a method for manufacturing a multilayer ceramic substrate, and the surface of the substrate can be flattened without adjusting the material properties or changing the method, and the number of processes can be reduced compared to the conventional method can reduce the production period and the surface damage And there is an advantage that can reduce the defective rate due to contamination.

본 발명에 의한 적층형 세라믹 기판의 제조 방법은, 세라믹 재료층과 재료보호층을 포함하는 복수의 그린시트에 비아홀을 각각 형성한 후 상기 비아홀에 비아전극 형성용 도전물질을 충진하여 비아전극을 형성하고, 상기 비아전극이 형성된 복수의 그린시트를 각각 적층하는 단계; 상기 복수의 그린시트 중 최상부에 적층된 그린시트의 재료보호층을 제거하여 상기 비아전극을 돌출시키는 단계; 비아전극 형성용 도전물질이 충진되지 않은 비아홀을 포함하는 그린시트가 제공되고, 상기 그린시트의 비아홀에 상기 돌출된 비아전극이 삽입되도록 추가로 적층하는 단계; 및 상기 추가로 적층된 그린시트의 재료보호층을 제거한 후, 상기 돌출된 비아전극과 접촉하도록 상기 세라믹 재료층에 전극 패턴을 형성하는 단계;를 포함하여 구성된 것을 특징으로 한다. In the method of manufacturing a multilayer ceramic substrate according to the present invention, via holes are formed in a plurality of green sheets including a ceramic material layer and a material protection layer, respectively, and the via holes are filled with conductive materials for forming via electrodes to form via electrodes. Stacking the plurality of green sheets on which the via electrodes are formed; Protruding the via electrode by removing a material protection layer of the green sheet stacked on the top of the plurality of green sheets; Providing a green sheet including a via hole not filled with a conductive material for forming a via electrode, and further stacking the protruding via electrode into the via hole of the green sheet; And forming an electrode pattern on the ceramic material layer to contact the protruding via electrode after removing the material protection layer of the additionally stacked green sheet.

적층형 세라믹 기판, 표면 평탄화, 비아전극, LTCC  Stacked Ceramic Substrates, Surface Planarization, Via Electrodes, LTCC

Description

적층형 세라믹 기판의 제조 방법{METHOD OF MANUFACTURING LAYER-BUILT TYPE CERAMIC SUBSTRATE}Manufacturing Method of Laminated Ceramic Substrate {METHOD OF MANUFACTURING LAYER-BUILT TYPE CERAMIC SUBSTRATE}

도 1a 내지 도 1g는 종래 기술에 따른 적층형 세라믹 기판의 제조 공정 단면도1A to 1G are cross-sectional views of a manufacturing process of a multilayer ceramic substrate according to the prior art.

도 2는 본 발명에 의한 적층형 세라믹 기판의 제조 방법을 나타낸 순서도2 is a flowchart illustrating a method of manufacturing a multilayer ceramic substrate according to the present invention.

도 3a 내지 도 3f는 본 발명에 의한 적층형 세라믹 기판의 제조 공정 단면도3A to 3F are cross-sectional views of a manufacturing process of the multilayer ceramic substrate according to the present invention.

<도면의 주요 부호에 대한 설명><Description of Major Symbols in Drawing>

21 : 세라믹 재료층 22 : 재료보호층21: ceramic material layer 22: material protection layer

23 : 비아홀 24 : 그린시트23: via hole 24: green sheet

25 : 전극 h1 : 비아전극의 돌출 두께 25 electrode h 1 : protrusion thickness of via electrode

h2 : 세라믹 재료층의 두께 d1 : 비아홀의 직경h 2 : thickness of ceramic material layer d 1 : diameter of via hole

d2 : 돌출된 비아전극의 직경d 2 : diameter of protruding via electrode

본 발명은 적층형 세라믹 기판 제조방법에 관한 것으로, 특히 돌출된 비아 전극을 압착하거나 절단하는 공정 없이 손쉽고 효율적으로 기판의 표면을 평탄하게 하여 그 위에 전극 패턴을 형성할 수 있도록 하는, 적층형 세라믹 기판의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a multilayer ceramic substrate, and in particular, to manufacture a multilayer ceramic substrate, which enables to easily and efficiently planarize the surface of the substrate to form an electrode pattern thereon without a process of pressing or cutting the protruding via electrode. It is about a method.

지난 수년간 소형화 및 고기능화를 원하는 소비자 요구를 만족시키기 위해 급속히 진행되어온 무선통신 기기의 발전 추세는, 더 높은 RF 주파수 대역을 사용하고, 회로 및 기능을 집적화 할 수 있도록 하여 더욱 다양한 기능을 작은 부피에 구현하도록 하는 것을 특징으로 삼고 있다. 여기에 덧붙여서 저가격의 구현을 위해 저렴한 비용의 제조 및 조립공정, 시험기술에 대한 요구를 필요로 하게 되면서, 특히 수동소자의 집적화에 대한 요구가 높아지게 되었고, 이를 실현할 수 있는 방법으로 떠오른 것이 저온 동시 소성 세라믹(LTCC:Low Temperature Cofired Ceramic; 이하 'LTCC'라 칭함)기술이다. The rapid development of wireless communication devices over the years to meet consumer demand for miniaturization and high functionality has enabled the use of higher RF frequency bands and the integration of circuits and functions, enabling more diverse functions in a smaller volume. It is characterized by that. In addition to this, the demand for low cost manufacturing and assembly processes and test techniques is required to realize low cost, and in particular, the demand for integration of passive devices has increased, and it has emerged as a way to realize this. Low Temperature Cofired Ceramic (LTCC) technology.

이와 같은 LTCC 공정 기술은 RF 설계 기술과 접목되어 통신용 부품 개발에 유용한 기반 기술이 되어 왔다. LTCC 공정 기술을 적용하는 제품들은 공통적으로 부품의 전기적, 유전적, 자기적 성질을 표출하는 재료로 구성되는 그린시트와 각각의 재료층에 제품의 특성을 구현할 목적으로 설계한 특정의 형상을 후막 인쇄법으로서 구현하는 금속(Ag, Cu등) 도포막을 가진다. 여기서 그린시트는 통상 다공성 세라믹 재료층으로만 이루어진 것과 세라믹 재료층에 재료보호층을 부착한 것이 사용되어진다. 또한 상기 금속 도포막들은 기판 내부에서 유전용량, 저항, 인덕턴스들을 구현하는 내장 회로로서 작동하는데, 이러한 금속 도포막을 갖는 재료층들을 적층함으로써 세라믹 기판이 제작된다. 이러한 적층형 세라믹 기판의 외부 표면에 는 신호의 입출력을 가능하게 하는 외부단자가 한 개 이상 설치되고, 표면실장형 소자들을 탑재하기 위한 전극 패턴이 형성되기도 한다. This LTCC process technology has been combined with RF design technology and has become a useful base technology for the development of communication components. Products applying the LTCC process technology commonly use thick-film printing of specific shapes designed for the purpose of embodying the product's properties in each layer of material, with a green sheet composed of materials that express the electrical, dielectric and magnetic properties of the part. It has a metal (Ag, Cu etc.) coating film implemented by the method. In this case, the green sheet is usually composed of only a porous ceramic material layer and a material protective layer attached to the ceramic material layer is used. The metal coating films also function as embedded circuits that implement dielectric capacitance, resistance, and inductances within the substrate. A ceramic substrate is fabricated by stacking material layers having such a metal coating film. One or more external terminals are provided on the outer surface of the multilayer ceramic substrate to enable the input and output of signals, and an electrode pattern for mounting the surface mounted devices may be formed.

한편, 그린시트 내부에 비아홀을 형성하고 그 비아홀의 내부 공간을 도전물질로 충진시킨 후 그린시트들을 누적하여 적층시키는 구조를 가지는 기판을 제조하는 과정에 있어서, 시트 내부의 비아전극의 두께가 재료층의 두께보다 크게 형성되는 경우 세라믹 기판의 표면상에 비아전극이 돌출되어 기판의 표면 평탄도가 열화되는 문제가 발생할 수 있다.Meanwhile, in the process of manufacturing a substrate having a structure in which a via hole is formed in the green sheet, the inner space of the via hole is filled with a conductive material, and the green sheets are stacked and stacked, the thickness of the via electrode in the sheet is a material layer. If the thickness is greater than the thickness of the via electrode protrudes on the surface of the ceramic substrate may cause a problem that the surface flatness of the substrate is degraded.

이것은 다공성 세라믹 재료층으로만 이루어진 그린시트를 사용하여 소성 이후에 도전물질과 재료층 간의 소성 수축율 차이로 인해서 비아전극이 돌출되는 경우와 세라믹 재료층에 재료보호층을 부착한 그린시트에서 재료보호층을 제거함에 따라 발생되는 잉여분에 의하여 돌출되는 경우로 나누어 볼 수 있다. 전자의 경우에는 소성 이전에 재료층 혹은 도전물질의 물성을 조정하여 소성 이후에도 표면 평탄도가 열화되지 않도록 유지할 수 있으나, 후자의 경우에는 잉여분 발생량이 불규칙하므로 잉여분에 의한 불량은 소성 이전에 재료 물성을 조정하는 것만으로는 개선되기 어렵다. 따라서 이와 같은 경우 소성 이전상태에서 비아전극의 돌출된 부분에 압력을 가하거나 또는 돌출된 부분을 절단하여 기판 표면을 평탄하게 하는 방법을 사용하여 왔다. This is because when the via electrode protrudes due to the difference in the plastic shrinkage between the conductive material and the material layer after firing using the green sheet made of the porous ceramic material layer only, and the material protective layer in the green sheet where the material protective layer is attached to the ceramic material layer. It can be divided into the case of protruding by the excess generated by removing the. In the former case, it is possible to maintain the surface flatness not to deteriorate even after firing by adjusting the physical properties of the material layer or the conductive material before firing, but in the latter case, since the amount of surplus is irregular, defects caused by the excess may cause material properties before firing It is difficult to improve just by adjusting. Therefore, in this case, a method of applying a pressure to the protruding portion of the via electrode or cutting the protruding portion in the state before firing has been used to flatten the surface of the substrate.

도 1a 내지 도 1f는 종래 기술에 따른 적층형 세라믹 기판의 제조 공정 단면도로서, 이를 설명하면 다음과 같다.1A to 1F are cross-sectional views of a manufacturing process of a multilayer ceramic substrate according to the related art, which will be described below.

먼저, 도 1a는 유리-세라믹 복합제를 주성분으로 하는 세라믹재료층(1)과 재 료보호층(2)이 접합된 그린시트를 나타낸다. 상기 그린시트는, 유리(glass powder)-세라믹(ceramic powder) 복합제 분말과 유기물 접합제를 함께 혼합한 슬러리를, 닥터 블레이드(doctor blade)법을 사용하여 유기필름이나 연성이 높은 재료보호층에 부착함으로써 시트 형상으로 성형된다.First, FIG. 1A shows a green sheet in which a ceramic material layer 1 mainly composed of a glass-ceramic composite agent and a material protection layer 2 are bonded. The green sheet is attached to a glass film-ceramic powder composite powder and a slurry of a mixture of organic binders together with an organic film or a highly flexible material protective layer using a doctor blade method. As a result, it is molded into a sheet shape.

그 다음, 도 1b에 도시된 바와 같이, 상기 성형된 그린시트에 드릴링 또는 펀칭 가공으로 비아홀(3)을 소정의 위치에 형성한다.Then, as shown in FIG. 1B, the via hole 3 is formed in a predetermined position by drilling or punching on the molded green sheet.

그 후, 도 1c에 도시된 바와 같이 상기 형성된 비아홀(3) 내에 도전물질을 충진하여 비아전극(4)을 형성하는데, 상기 충진하는 도전물질은, 도전성 금속 분말인 은(Ag)을 포함하며 여기에 유기 접합제, 용제 및 유리원료 분말이 혼합된 도전성 페이스트를 나타낸다. Thereafter, as shown in FIG. 1C, a via is filled with a conductive material to form a via electrode 4. The conductive material to be filled includes silver (Ag), which is a conductive metal powder. The electrically conductive paste in which the organic binder, the solvent, and the glass raw material powder were mixed is shown.

그 다음, 각각의 세라믹 재료층(1) 표면에 회로 형성용의 도전성 페이스트를 패터닝하여 전극 및 회로를 형성한다(미도시).Then, the conductive paste for circuit formation is patterned on the surface of each ceramic material layer 1 to form an electrode and a circuit (not shown).

그 후, 상기 패터닝된 그린시트를 2층 이상 적층하여 서로 압착시키는데, 이 경우 상기 재료보호층(2)을 제거함과 동시에 각각의 세라믹재료층(1)에 형성된 비아전극(4)이 서로 연결되도록 압착하는 공정을 수행하여 적층체를 형성한다. 이 때 상기 재료보호층(2)을 제거할 경우, 재료보호층의 두께만큼 상기 패터닝된 그린시트 내의 비아전극이 돌출되나, 비아전극 형성용 도전물질은 다공성이어서 상기 압착하는 공정을 수행하는 과정에서 상기 돌출된 비아전극은 세라믹 재료층 표면에 평탄하게 형성된다. 압착된 적층체는 소정의 기판 크기로 절단된다.Thereafter, two or more layers of the patterned green sheets are stacked and pressed to each other. In this case, the material protection layer 2 is removed and the via electrodes 4 formed on the respective ceramic material layers 1 are connected to each other. A pressing process is performed to form a laminate. In this case, when the material protection layer 2 is removed, the via electrode in the patterned green sheet protrudes as much as the thickness of the material protection layer, but the conductive material for forming the via electrode is porous so that the pressing process is performed. The protruding via electrode is formed flat on the surface of the ceramic material layer. The compacted laminate is cut to a predetermined substrate size.

그 다음, 적층형 세라믹 기판의 최상부를 형성하게 되는 마지막 그린시트의 재료보호층(2)을 제거함에 따라, 도 1d에 도시된 바와 같이 비아전극(4)이 돌출되는 구조를 형성하게 된다. 여기서, 상기 비아전극(4)의 돌출 두께(h)는 상기 적층형 세라믹 기판의 최상부를 형성하게 되는 마지막 그린시트의 재료보호층의 두께와 같으며 그 범위는 통상 40㎛-80㎛내이다.Then, as the material protection layer 2 of the last green sheet forming the uppermost part of the multilayer ceramic substrate is removed, the via electrode 4 protrudes as shown in FIG. 1D. Here, the protrusion thickness h of the via electrode 4 is equal to the thickness of the material protective layer of the last green sheet which forms the uppermost part of the multilayer ceramic substrate, and the range is usually within 40 탆 to 80 탆.

이와 같이 돌출된 비아전극(4)에 대한 평탄화 공정으로서, 도 1e에 도시된 바와 같이, 비아전극(4)을 가압처리하게 한다. 가압처리방법으로는, 큰 면적의 금형(5)을 사용하여 세라믹재료층(1)의 표면을 프레싱하는 방법이나, 세라믹 재료층 위에 있는 후막 절연체층에 롤을 강하게 압압하고 롤의 회전과 함께 세라믹재료층을 이동시키는 방법등이 사용되고 있다. 이때, 통상 10~5000톤/㎡정도의 압력이 가해진다.As shown in FIG. 1E, the via electrode 4 is pressurized as a planarization process for the protruding via electrode 4. As the pressure treatment method, the surface of the ceramic material layer 1 is pressed using the large-area mold 5, or the roll is strongly pressed against the thick film insulator layer on the ceramic material layer and the ceramic is rotated with the roll rotation. The method of moving a material layer is used. At this time, a pressure of about 10 to 5000 tons / m 2 is normally applied.

또한, 상기 가압처리방법 이외의 기판 평탄화 공정으로서, 도 1f에 도시된 바와 같이, 기판 표면으로부터 돌출된 비아전극(4)을 블레이드(6)로 절단할 수도 있다. In addition, as the substrate planarization process other than the pressure treatment method, as shown in FIG. 1F, the via electrode 4 protruding from the surface of the substrate may be cut by the blade 6.

마지막으로 도 1g에 도시된 바와 같이, 상기 도 1e 또는 도 1f의 방법으로 평탄화 공정을 거친 적층형 세라믹 기판의 표면상에, 표면 실장형 수동소자를 탑재할 수 있도록 전극 패턴(7)을 형성한다. 이에 의하여 적층형 세라믹 기판이 완성되는데, 상기 전극 패턴(7)은 후막 인쇄법에 의해 형성될 수 있다.Finally, as shown in FIG. 1G, an electrode pattern 7 is formed on the surface of the multilayer ceramic substrate that has been planarized by the method of FIG. 1E or 1F so that the surface mount passive element can be mounted. As a result, a multilayer ceramic substrate is completed, and the electrode pattern 7 may be formed by a thick film printing method.

그러나, 상술한 바와 같은 일련의 공정을 포함하는 종래의 적층형 세라믹 기판의 제조방법에 있어서는, 도 1e 또는 도 1f에 도시된 바와 같이 소성 이전단계에 서 돌출된 비아전극(4)을 압착하거나 절단하는 등의 추가 작업을 필요로 하게 됨으 로써 이에 따른 기판제조 공정기간이 더 길어지는 문제점이 있었다.However, in the conventional manufacturing method of the multilayer ceramic substrate including the series of steps as described above, as shown in Fig. 1E or 1F, the via electrode 4 protruding from the pre-firing step is pressed or cut. As it requires additional work such as this, there was a problem in that the substrate manufacturing process period is longer.

또한, 비아전극(4)에 대한 압착 또는 절단공정시, 기판 표면이 오염되거나 훼손될 수 있으므로 결국 세라믹 기판의 또 다른 불량을 발생시킨다는 문제점이 있었다.In addition, during the pressing or cutting process of the via electrode 4, the surface of the substrate may be contaminated or damaged, resulting in another defect of the ceramic substrate.

따라서, 본 발명의 목적은 상기 문제점을 해결하기 위하여 이루어진 것으로, 재료의 물성의 조정 또는 공법의 변경 없이 기판 표면의 평탄도를 개선할 수 있는 적층형 세라믹 기판의 제조 방법을 제공하는데 있다.Accordingly, an object of the present invention is to solve the above problems, and to provide a method of manufacturing a multilayer ceramic substrate that can improve the flatness of the substrate surface without adjusting the physical properties of the material or changing the method.

또한, 본 발명의 또 다른 목적은 돌출된 비아전극을 압착 또는 절단하는 공정을 제거할 수 있으므로 기판제조 공정기간을 단축할 수 있으며 또한, 상기 압착 또는 절단 작업중에 발생하는 기판 표면 오염 및 훼손등의 불량을 줄일 수 있는 적층형 세라믹 기판의 제조방법을 제공하는데 있다.In addition, another object of the present invention is to eliminate the process of pressing or cutting the protruding via electrode can shorten the substrate manufacturing process period, and furthermore, such as substrate surface contamination and damage generated during the pressing or cutting operation It is to provide a method of manufacturing a laminated ceramic substrate that can reduce the defect.

상기 목적을 달성하기 위한 본 발명에 의한 적층형 세라믹 기판의 제조방법은, 세라믹재료층과 재료보호층을 포함하는 복수의 그린시트에 비아홀을 각각 형성한 후 상기 비아홀에 비아전극 형성용 도전물질을 충진하여 비아전극을 형성하고, 상기 비아전극이 형성된 복수의 그린시트를 각각 적층하는 단계; 상기 복수의 그린시트 중 최상부에 적층된 그린시트의 재료보호층을 제거하여 상기 비아전극을 돌출시키는 단계; 비아전극 형성용 도전물질이 충진되지 않은 비아홀을 포함하는 그린시트가 제공되고, 상기 그린시트의 비아홀에 상기 돌출된 비아전극이 삽입되도록 추가로 적층하는 단계; 및 상기 추가로 적층된 그린시트의 재료보호층을 제거한 후, 상기 돌출된 비아전극과 접촉하도록 상기 세라믹 재료층에 전극 패턴을 형성하는 단계;를 포함하는 것을 특징으로 한다. In the method of manufacturing a multilayer ceramic substrate according to the present invention for achieving the above object, the via hole is formed in each of the plurality of green sheets including the ceramic material layer and the material protection layer, and the via hole is filled with a conductive material for forming a via electrode. Forming a via electrode, and stacking a plurality of green sheets on which the via electrode is formed; Protruding the via electrode by removing a material protection layer of the green sheet stacked on the top of the plurality of green sheets; Providing a green sheet including a via hole not filled with a conductive material for forming a via electrode, and further stacking the protruding via electrode into the via hole of the green sheet; And forming an electrode pattern on the ceramic material layer to be in contact with the protruding via electrode after removing the material protection layer of the additionally stacked green sheet.

여기서, 상기 비아전극이 형성된 복수의 그린시트를 적층하는 단계는 상기 그린시트 각각의 재료보호층을 제거함과 동시에 비아전극이 서로 연결되도록 압착하는 것을 특징으로 한다.The stacking of the plurality of green sheets on which the via electrodes are formed may be performed by pressing the via electrodes to be connected to each other while removing the material protection layer of each of the green sheets.

그리고, 상기 비아전극 형성용 도전물질이 충진되지 않은 비아홀을 포함하는 그린시트가 제공될 때, 상기 그린시트의 비아홀을 상기 돌출된 비아전극과 동일한 위치에 형성하는 것을 특징으로 한다.When the green sheet including the via hole not filled with the conductive material for forming the via electrode is provided, the via hole of the green sheet is formed at the same position as the protruding via electrode.

또한, 상기 추가로 적층되는 그린시트의 비아홀의 직경을 상기 돌출된 비아전극의 직경 이상으로 형성하는 것을 특징으로 한다.In addition, the diameter of the via hole of the green sheet to be further laminated is characterized in that it is formed more than the diameter of the protruding via electrode.

또한, 상기 그린시트의 비아홀의 직경을 상기 돌출된 비아전극의 직경보다 최대 50㎛의 범위 내에서 크게 형성하는 것을 특징으로 한다.In addition, the diameter of the via hole of the green sheet is characterized in that it is formed larger than the diameter of the protruding via electrode in the range of up to 50㎛.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

먼저 도 2는 본 발명에 의한 적층형 세라믹 기판의 제조방법을 나타낸 순서도이다.2 is a flowchart illustrating a method of manufacturing a multilayer ceramic substrate according to the present invention.

상기 도2의 순서도에 도시된 바와 같이, 본 발명에 의한 표면이 평탄한 적층형 세라믹 기판의 제조 방법은 7단계의 공정으로 나누어 볼 수 있다. As shown in the flowchart of FIG. 2, the method of manufacturing a multilayer ceramic substrate having a flat surface according to the present invention may be divided into seven steps.

즉, 세라믹재료층과 재료보호층으로 구성되는 복수의 그린시트에 비아홀을 각각 형성하는 단계(S1), 상기 비아홀에 도전물질을 각각 충진하여 비아전극을 형성하는 단계(S2), 상기 비아전극을 포함하는 그린시트 각각의 재료보호층을 제거함과 동시에 비아전극이 서로 연결되도록 상기 세라믹 재료층을 적층 및 압착하여 적층체를 형성하는 단계(S3), 그리고 상기 적층체 최상부에 위치하는 마지막 그린시트의 재료보호층을 제거함으로써 비아전극을 돌출시키는 단계(S4)를 수행하게 된다. That is, the step of forming the via hole in each of the plurality of green sheets including the ceramic material layer and the material protection layer (S1), the step of forming the via electrode by filling each conductive material in the via hole (S2), the via electrode Stacking and compressing the ceramic material layer so as to connect the via electrodes with each other while removing the material protection layer of each of the green sheets, including forming a laminate (S3), and the last green sheet on the top of the laminate. By removing the material protection layer, a step S4 of protruding the via electrode is performed.

그 후, 세라믹 기판 표면층을 형성하게 될 그린시트를 제조하고 상기 그린시트에 도전물질을 충진하지 않은 비아홀을 형성하는 단계(S5), 상기 단계 5(S5)을 통하여 제조된 그린시트의 비아홀에 상기 단계 4(S4)에서 형성된 돌출된 비아전극을 삽입하여 적층하는 단계(S6)를 거치게 된다. 마지막으로 단계 6(S6)에서 추가로 적층된 그린시트의 재료보호층을 제거한 후, 적층형 세라믹 기판 표면을 이루는 세라믹재료층 상에 전극 패턴을 형성하는 단계(S7)를 수행함으로써 본 발명에 의한 적층형 세라믹 기판의 제조가 완성된다.Thereafter, manufacturing the green sheet to form a ceramic substrate surface layer and forming a via hole without filling a conductive material in the green sheet (S5), the via hole of the green sheet manufactured through the step 5 (S5) The step S6 is performed by inserting and stacking the protruding via electrodes formed in step 4 (S4). Finally, after removing the material protection layer of the green sheet further laminated in step 6 (S6), by performing the step (S7) of forming an electrode pattern on the ceramic material layer forming the surface of the laminated ceramic substrate by the laminated type according to the present invention The manufacture of the ceramic substrate is completed.

도 3a 내지 도 3g는 본 발명에 의한 적층형 세라믹 기판의 제조 공정 단면도로서, 상술한 순서도에 나타난 각 공정들을 각각의 도면들을 참조하여 상세하게 설명한다. 3A to 3G are cross-sectional views illustrating a process of manufacturing a multilayer ceramic substrate according to the present invention, and each process shown in the above-described flowchart will be described in detail with reference to the respective drawings.

먼저, 도 3a는 유리-세라믹 복합제를 주성분으로 하는 세라믹 재료층(11)과 재료보호층(12)이 접합된 그린시트를 나타낸다. 앞서 설명한 바와 같이, 상기 그린시트는, 유리(glass powder)-세라믹(ceramic powder) 복합제 분말과 유기물 접합제 를 함께 혼합한 슬러리를 닥터 블레이드(doctor blade)법을 사용하여 유기필름이나 연성이 높은 재료보호층에 부착함으로써 시트 형상으로 성형된다.First, FIG. 3A shows a green sheet in which a ceramic material layer 11 mainly composed of a glass-ceramic composite agent and a material protection layer 12 are bonded. As described above, the green sheet may be formed by mixing a glass powder-ceramic powder composite powder and an organic binder together with a doctor blade method using an organic film or a highly ductile material. By adhering to a protective layer, it shape | molds in a sheet form.

그 다음, 도 3b에 도시된 바와 같이, 상기 성형된 그린시트에 드릴링 또는 펀칭 가공으로 비아홀(13)을 소정의 위치에 형성한다.Then, as shown in Figure 3b, the via hole 13 is formed in a predetermined position by drilling or punching on the molded green sheet.

그 후, 도 3c에 도시된 바와 같이 상기 형성된 비아홀(13) 내에 도전물질을 충진하여 비아전극(14)을 형성하는데, 상기 충진하는 도전물질은 도전성 금속 분말인 은(Ag)을 포함하며 여기에 유기 접합제, 용제 및 유리원료 분말이 혼합된 도전성 페이스트를 나타낸다. 한편, 이러한 충진공정에 있어서 일반적으로 충진 부족 또는 충진 과도 등의 충진 불량이 발생할 수 있고, 비아홀 내에 도전성 금속(도전성 금속 분말이 소결된 것)의 크랙(crack) 또는 융기가 형성될 수 있으며 또한 세라믹의 크랙현상이 발생할 수 있다. 이러한 도전성 금속의 크랙과 융기 및 세라믹의 크랙현상은 적층식 기판에 있어서 도전성 부족과 구조적인 결함이 원인이 되어 제품의 신뢰성을 저하시키는 결과를 초래하므로, 이러한 문제점을 해결하기 위한 방법으로서, 유기 매체 및 상기 유기 매체 내에서 용해되지 않는 수지로 피복된 도전성 금속 분말을 상기 비아홀(13)내의 충진되는 도전성 페이스트로서 사용할 수 있다. 이 경우 도전성 금속 분말로서, 도전성이 있는 공지의 금속 분말, 예를 들어, Ag, Pd, Pt 및 Au 등의 귀금속과 이들의 합금 및 Cu 및 Ni 등의 비금속과 이들의 합금으로 형성된 금속 분말을 이용할 수 있다. 또한 불용해성 수지로서, 결정성 셀룰로오스(crystalline cellulose)를 이용하는 것이 바람직하다.Thereafter, as illustrated in FIG. 3C, the via material 13 is filled with a conductive material to form a via electrode 14, and the filled conductive material includes silver (Ag), which is a conductive metal powder. The electrically conductive paste which the organic binder, the solvent, and the glass raw material powder mixed is shown. On the other hand, in such a filling process, a filling failure such as a filling shortage or an excessive filling may generally occur, and cracks or bumps of the conductive metal (sintered conductive metal powder) may be formed in the via hole, and ceramics may also be formed. Cracking may occur. The cracks, ridges, and ceramic cracks of the conductive metals cause a lack of conductivity and structural defects in the laminated substrate, resulting in a decrease in the reliability of the product. And conductive metal powder coated with a resin that does not dissolve in the organic medium may be used as the conductive paste to be filled in the via hole 13. In this case, as the conductive metal powder, known conductive metal powders, for example, precious metals such as Ag, Pd, Pt and Au, alloys thereof, and metal powders formed of nonmetals such as Cu and Ni and alloys thereof can be used. Can be. Moreover, it is preferable to use crystalline cellulose as an insoluble resin.

그 다음, 각각의 세라믹재료층(11) 표면에 회로 형성용의 도전성 페이스트 를 패터닝하여 전극 및 회로를 형성한다(미도시). Then, the conductive paste for circuit formation is patterned on the surface of each ceramic material layer 11 to form an electrode and a circuit (not shown).

그 후, 상기 패터닝된 그린시트를 2층 이상 적층하여 서로 압착시키는데, 이 경우 상기 재료보호층(12)을 제거함과 동시에 각각의 세라믹 재료층(11)에 형성된 비아전극(14)이 서로 연결되도록 압착하는 공정을 수행하여 적층체를 형성한다. 이 때 상술한 바와 같이, 상기 재료보호층(12)을 제거할 경우, 재료보호층의 두께만큼 상기 패터닝된 그린시트내의 비아전극이 돌출되나, 비아전극 형성용 도전물질은 다공성이어서 상기 압착하는 공정을 수행하는 과정에서 상기 돌출된 비아전극은 세라믹재료층 표면에 평탄하게 형성된다. 압착된 적층체는 소정의 기판 크기로 절단된다.Thereafter, at least two layers of the patterned green sheet are stacked and pressed together. In this case, the material protection layer 12 is removed and the via electrodes 14 formed on the respective ceramic material layers 11 are connected to each other. A pressing process is performed to form a laminate. In this case, as described above, when the material protection layer 12 is removed, the via electrode in the patterned green sheet is protruded by the thickness of the material protection layer, but the conductive material for forming the via electrode is porous and thus compressed. In the process of performing the protruding via electrode is formed flat on the surface of the ceramic material layer. The compacted laminate is cut to a predetermined substrate size.

그 다음, 적층형 세라믹 기판의 최상부를 형성하게 되는 마지막 그린시트의 재료보호층(12)을 제거함에 따라, 도 3d에 도시된 바와 같이 비아전극(14)이 돌출되는 구조를 형성하게 된다. 여기서, 상기 비아전극(14)의 돌출 두께(h1)는 상기 적층형 세라믹 기판의 최상부를 형성하게 되는 마지막 그린시트의 재료보호층의 두께와 같으며 그 범위는 일반적으로 40㎛-80㎛내이다.Then, as the material protection layer 12 of the last green sheet forming the uppermost part of the multilayer ceramic substrate is removed, the via electrode 14 protrudes as shown in FIG. 3D. Here, the protruding thickness h 1 of the via electrode 14 is equal to the thickness of the material protection layer of the last green sheet which forms the uppermost part of the multilayer ceramic substrate, and the range is generally within 40 μm-80 μm. .

그 다음, 도 3e에 도시된 바와 같이, 도 3a에 대한 설명에서 언급한 방법으로 그린시트(24)를 추가로 제조하고, 도 3e에 도시된 적층체의 돌출된 비아전극(14)의 위치와 대응되도록, 비아전극 형성용 도전물질을 충진하지 않은 비아홀(23)을 상기 그린시트(24)에 형성한다. Next, as shown in FIG. 3E, the green sheet 24 is further manufactured by the method mentioned in the description of FIG. 3A, and the position of the protruding via electrode 14 of the stack shown in FIG. Correspondingly, via holes 23 not filled with a conductive material for forming via electrodes are formed in the green sheet 24.

이 경우 상기 추가로 적층될 그린시트(24)의 재료보호층은 제거되므로 상기 비아전극(14)의 돌출 두께(h1)와 세라믹 재료층(21)의 두께(h2)는 같게 된다. In this case, since the material protection layer of the green sheet 24 to be further laminated is removed, the protruding thickness h 1 of the via electrode 14 and the thickness h 2 of the ceramic material layer 21 are the same.

또한 상기 비아전극 형성용 도전물질을 충진하지 않은 비아홀(23)의 직경(d1)은 돌출된 비아전극(14)의 직경(d2)보다 크거나 같도록 하는 것이 바람직하다. 이 때 돌출된 비아전극(14)의 직경(d2)보다 최대 50㎛의 범위 내에서 상기 비아홀(23)의 직경(d1)을 크게 형성할 수 있다. 예를 들어, 상기 돌출된 비아전극(14)의 직경(d2)이 200㎛일 경우 비아전극 형성용 도전물질을 충진하지 않은 비아홀(23)의 직경(d1)은 200㎛에서 250㎛정도가 바람직하다. 만약 상기 비아홀(23)의 직경(d1)을 상기 돌출된 비아전극(14)의 직경(d2)보다 50㎛이상 크게 형성할 경우, 돌출된 비아전극(14)과 비아홀(23) 사이의 간격이 너무 커지게 되어, 전극 패턴을 형성할 때 상기 간격에 많은 양의 전극 패턴용 도전성 페이스트가 충진되게 된다. 그 결과, 전극 패턴의 평탄도가 열화되는 문제점이 발생하게 된다.In addition, the diameter d 1 of the via hole 23 not filled with the conductive material for forming the via electrode may be greater than or equal to the diameter d 2 of the protruding via electrode 14. In this case, the diameter d 1 of the via hole 23 may be formed to be larger than the diameter d 2 of the protruding via electrode 14 at a maximum of 50 μm. For example, when the diameter d 2 of the protruding via electrode 14 is 200 μm, the diameter d 1 of the via hole 23 not filled with the conductive material for forming the via electrode is about 200 μm to 250 μm. Is preferred. If the diameter d 1 of the via hole 23 is formed to be 50 μm or more larger than the diameter d 2 of the protruding via electrode 14, the gap between the protruding via electrode 14 and the via hole 23 is determined. The gap becomes so large that a large amount of conductive paste for the electrode pattern is filled in the gap when forming the electrode pattern. As a result, there arises a problem that the flatness of the electrode pattern is degraded.

그 후, 도 3f에 도시된 바와 같이, 돌출된 비아전극(14)과 도 3e에서의 비아전극 형성용 도전물질을 충진하지 않은 비아홀(23)의 적층위치가 동일하므로 돌출된 비아전극(14)은 상기 비아전극 형성용 도전물질을 충진하지 않은 비아홀(23)내로 삽입되면서 도 3e의 그린시트(24)는 적층체 상에 추가적으로 적층된다. After that, as shown in FIG. 3F, the protruding via electrode 14 and the via hole 23 not filled with the conductive material for forming the via electrode in FIG. 3E have the same stacking position, so that the protruding via electrode 14 is the same. The green sheet 24 of FIG. 3E is additionally stacked on the stack while being inserted into the via hole 23 not filled with the conductive material for forming the via electrode.

추가로 적층된 그린시트(24)의 재료보호층(22)은 제거되어 세라믹재료층(21)이 적층형 세라믹 기판의 표면을 형성하게 되며, 마지막으로 표면 실장형 수동소자를 탑재할 수 있도록 전극 패턴(25)이 형성된다. In addition, the material protection layer 22 of the laminated green sheet 24 is removed, so that the ceramic material layer 21 forms the surface of the multilayer ceramic substrate, and finally, the electrode pattern to mount the surface mount passive device. 25 is formed.

이에 의하여 표면이 평탄한 적층형 세라믹 기판이 완성되는데, 상기의 전극 패턴(25)은 후막 인쇄법에 의해 형성될 수 있다. 즉, 예를 들어, Al₂O₃나 결정화 유리 등의 전기 절연성을 갖는 세라믹 기판 위에 Pd나 Ag/Pd와 같은 도체 분말과 바인더 혹은 용매를 혼합하여 제조된 전극 페이스트를 스크린 인쇄법에 의해 소정의 패턴으로 인쇄한다. 이어서 전극 페이스트 위에 분말상의 절연체 재료에 바인더와 용매를 혼합하여 제조된 절연체 페이스트를 상기와 같은 방법으로 인쇄한다. 한편, 절연체의 그린시트 위에 전극을 인쇄하고 이것을 기판 위에 적층할 수도 있다. 또한 기판용 도전성 페이스트 중에는 필요에 따라, 각종 분산제, 가소제, 절연체등의 첨가물이 함유될 수도 있는데, 이들의 총 함유량은 1중량% 이하인 것이 바람직하다. As a result, a multilayer ceramic substrate having a flat surface is completed, and the electrode pattern 25 may be formed by a thick film printing method. That is, for example, an electrode paste prepared by mixing a conductive powder such as Pd or Ag / Pd and a binder or a solvent on an electrically insulating ceramic substrate such as Al₂O₃ or crystallized glass is printed in a predetermined pattern by screen printing. do. Subsequently, an insulator paste prepared by mixing a binder and a solvent with a powdery insulator material on the electrode paste is printed in the same manner as described above. On the other hand, an electrode may be printed on the green sheet of the insulator and laminated on the substrate. Moreover, although the additives, such as various dispersing agents, a plasticizer, an insulator, etc. may be contained in the conductive paste for board | substrates as needed, it is preferable that these total content is 1 weight% or less.

이와같이 본 발명에 의한 적층형 세라믹 기판의 제조방법을 따르면, 적층형 세라믹 기판을 제조하기 위해 재료 물성의 변경없이도 기판 표면을 평탄하게 할 수 있고, 종래 기술에 의한 세라믹 기판 제조 공정 중에 있어서 기판 표면에 돌출된 비아전극을 압착하거나 절단하는 공정이 생략되며, 공법의 특성상 비아전극의 잉여부 발생에 의한 돌출부가 형성될 지라도 공법 자체의 변경 없이 돌출된 비아전극을 완화시키거나 제거된 상태를 구현할 수 있는 장점이 있다.Thus, according to the manufacturing method of the multilayer ceramic substrate according to the present invention, in order to manufacture the multilayer ceramic substrate, the substrate surface can be flattened without changing the material properties, and the substrate surface is protruded in the ceramic substrate manufacturing process according to the prior art. The process of crimping or cutting the via electrode is omitted, and although the protrusion is formed by the excessive generation of the via electrode due to the characteristics of the method, there is an advantage that the projected via electrode can be alleviated or removed without changing the method itself. have.

이상에서 설명한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이며, 이러한 치환, 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.Preferred embodiments of the present invention described above are disclosed for the purpose of illustration, and various substitutions, modifications, and changes within the scope without departing from the spirit of the present invention for those skilled in the art to which the present invention pertains. It will be appreciated that such substitutions, changes, and the like should be considered to be within the scope of the following claims.

상술한 바와 같이, 본 발명에 따른 적층형 세라믹 기판의 제조방법에 의하면, 비아전극 형성용 도전물질이 충진되지 않은 비아홀이 형성된 그린시트를 기판 표면으로부터 돌출된 비아전극을 갖는 적층체와 적층함으로써 재료 물성의 조정 또는 공법의 변경에 의하지 않고도 기판 표면을 평탄하게 할 수 있는 효과가 있다.As described above, according to the method of manufacturing a multilayer ceramic substrate according to the present invention, a material property is obtained by laminating a green sheet in which a via hole is not filled with a conductive material for forming a via electrode and a laminate having a via electrode protruding from the surface of the substrate. There is an effect that the surface of the substrate can be flattened without adjusting or changing the method.

아울러, 본 발명에 의하면 기판 표면으로부터 돌출된 비아전극(14)을 압착 또는 절단하여 표면을 평탄하게 하는 공정이 제거됨으로써 기판제조 기간을 줄일 수 있을 뿐 아니라 상기 평탄화 작업에 의한 표면 오염 및 훼손에 의한 불량률을 줄이면서 기판 표면을 평탄하게 할 수 있는 효과가 있다.In addition, according to the present invention, by eliminating the process of pressing or cutting the via electrode 14 protruding from the surface of the substrate to flatten the surface, the substrate manufacturing period can be reduced, and surface contamination and damage caused by the planarization work can be reduced. There is an effect that can smooth the substrate surface while reducing the defective rate.

Claims (5)

세라믹 재료층과 재료보호층을 포함하는 복수의 그린시트에 비아홀을 각각 형성한 후 상기 비아홀에 비아전극 형성용 도전물질을 충진하여 비아전극을 형성하고, 상기 비아전극이 형성된 복수의 그린시트를 각각 적층하는 단계;After the via holes are formed in the plurality of green sheets including the ceramic material layer and the material protection layer, the via holes are filled with conductive materials for forming via electrodes in the via holes, and the plurality of green sheets in which the via electrodes are formed are respectively formed. Laminating; 상기 복수의 그린시트 중 최상부에 적층된 그린시트의 재료보호층을 제거하여 상기 비아전극을 돌출시키는 단계;Protruding the via electrode by removing a material protection layer of the green sheet stacked on the top of the plurality of green sheets; 비아전극 형성용 도전물질이 충진되지 않은 비아홀을 포함하는 그린시트가 제공되고, 상기 그린시트의 비아홀에 상기 돌출된 비아전극이 삽입되도록 추가로 적층하는 단계;Providing a green sheet including a via hole not filled with a conductive material for forming a via electrode, and further stacking the protruding via electrode into the via hole of the green sheet; 상기 추가로 적층된 그린시트의 재료보호층을 제거한 후, 상기 돌출된 비아전극과 접촉하도록 상기 세라믹재료층에 전극 패턴을 형성하는 단계를 포함하는 적층형 세라믹 기판의 제조방법.Removing an additional material protection layer of the laminated green sheet, and forming an electrode pattern on the ceramic material layer so as to contact the protruding via electrode. 제 1항에 있어서,The method of claim 1, 상기 비아전극이 형성된 복수의 그린시트를 적층하는 단계는,The stacking of the plurality of green sheets on which the via electrodes are formed may include: 상기 그린시트 각각의 재료보호층을 제거함과 동시에 비아전극이 서로 연결되도록 압착하는 것을 특징으로 하는 적층형 세라믹 기판의 제조 방법Removing the material protection layer of each of the green sheet and at the same time the via electrode is connected to each other manufacturing method of the multilayer ceramic substrate 제 1항에 있어서,The method of claim 1, 상기 비아전극 형성용 도전물질이 충진되지 않은 비아홀을 포함하는 그린시트가 제공될 때, 상기 그린시트의 비아홀을 돌출된 비아전극과 동일한 위치에 형성하는 것을 특징으로 하는 적층형 세라믹 기판의 제조 방법When the green sheet including the via hole is not filled with the conductive material for forming the via electrode, the via hole of the green sheet is formed at the same position as the protruding via electrode, characterized in that the manufacturing method of the multilayer ceramic substrate 제 1항에 있어서,The method of claim 1, 상기 비아전극 형성용 도전물질이 충진되지 않은 비아홀을 포함하는 그린시트가 제공될 때, 상기 그린시트의 비아홀의 직경을 상기 돌출된 비아전극의 직경 이상으로 형성하는 것을 특징으로 하는 적층형 세라믹 기판의 제조 방법When the green sheet including the via hole is not filled with the conductive material for forming the via electrode is formed, manufacturing a multilayer ceramic substrate characterized in that for forming the diameter of the via hole of the green sheet more than the diameter of the protruding via electrode Way 제 4항에 있어서,The method of claim 4, wherein 상기 비아전극 형성용 도전물질이 충진되지 않은 비아홀을 포함하는 그린시트가 제공될 때, 상기 그린시트의 비아홀의 직경을 상기 돌출된 비아전극의 직경보다 최대 50㎛의 범위 내에서 크게 형성하는 것을 특징으로 하는 적층형 세라믹 기판의 제조 방법When the green sheet including the via hole not filled with the conductive material for forming the via electrode is provided, the diameter of the via hole of the green sheet is formed to be larger than the diameter of the protruding via electrode within a range of up to 50 μm. Manufacturing method of laminated ceramic substrate
KR1020050030636A 2005-04-13 2005-04-13 Method of manufacturing layer-built type ceramic substrate KR20060108908A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050030636A KR20060108908A (en) 2005-04-13 2005-04-13 Method of manufacturing layer-built type ceramic substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050030636A KR20060108908A (en) 2005-04-13 2005-04-13 Method of manufacturing layer-built type ceramic substrate

Publications (1)

Publication Number Publication Date
KR20060108908A true KR20060108908A (en) 2006-10-18

Family

ID=37628453

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050030636A KR20060108908A (en) 2005-04-13 2005-04-13 Method of manufacturing layer-built type ceramic substrate

Country Status (1)

Country Link
KR (1) KR20060108908A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101855275B1 (en) * 2016-12-27 2018-05-08 에스케이씨 주식회사 Preparation method of ceramic multilayer circuit board
CN116041046A (en) * 2023-01-31 2023-05-02 中国电子科技集团公司第五十四研究所 Lamination method of high-thickness LTCC substrate

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0983141A (en) * 1995-09-08 1997-03-28 Matsushita Electric Ind Co Ltd Method of manufacturing ceramic multi-layered substrate
JP2000299561A (en) * 1999-04-15 2000-10-24 Matsushita Electric Ind Co Ltd Manufacture of ceramic multi-layer substrate
JP2001111223A (en) * 1999-10-08 2001-04-20 Murata Mfg Co Ltd Multilayer ceramic board and manufacturing method therefor
JP2004158567A (en) * 2002-11-05 2004-06-03 Ngk Spark Plug Co Ltd Process for producing multilayer ceramic electronic component

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0983141A (en) * 1995-09-08 1997-03-28 Matsushita Electric Ind Co Ltd Method of manufacturing ceramic multi-layered substrate
JP2000299561A (en) * 1999-04-15 2000-10-24 Matsushita Electric Ind Co Ltd Manufacture of ceramic multi-layer substrate
JP2001111223A (en) * 1999-10-08 2001-04-20 Murata Mfg Co Ltd Multilayer ceramic board and manufacturing method therefor
JP2004158567A (en) * 2002-11-05 2004-06-03 Ngk Spark Plug Co Ltd Process for producing multilayer ceramic electronic component

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101855275B1 (en) * 2016-12-27 2018-05-08 에스케이씨 주식회사 Preparation method of ceramic multilayer circuit board
CN116041046A (en) * 2023-01-31 2023-05-02 中国电子科技集团公司第五十四研究所 Lamination method of high-thickness LTCC substrate
CN116041046B (en) * 2023-01-31 2024-03-26 中国电子科技集团公司第五十四研究所 Lamination method of high-thickness LTCC substrate

Similar Documents

Publication Publication Date Title
KR20010049529A (en) Method for manufacturing ceramic substrate and non-fired ceramic substrate
CN103219151A (en) Multilayer ceramic electronic component and fabrication method thereof
KR20130065199A (en) Conductive paste for external electrode, multi-layered ceramic electronic parts fabricated by using the same and fabricating method thereof
US20100097172A1 (en) Laminated body and manufacturing method thereof
US6942833B2 (en) Ceramic multilayer substrate manufacturing method and unfired composite multilayer body
JP5236371B2 (en) Manufacturing method of ceramic parts
US20020026978A1 (en) Multilayer ceramic substrate and manufacturing method therefor
JPWO2006040941A1 (en) Multilayer ceramic component and manufacturing method thereof
KR20060108908A (en) Method of manufacturing layer-built type ceramic substrate
KR101805074B1 (en) Preparation method of ceramic multilayer circuit board
KR100800509B1 (en) Conductive paste and multi-layer ceramic substrate
JP2007053294A (en) Process for manufacturing multilayer ceramic electronic component
KR100922943B1 (en) Method for manufacturing multilayer ceramic electronic component
JP2004186395A (en) Manufacturing method of ceramic substrate
US20090230596A1 (en) Method of manufacturing multi-layered ceramic substrate
US6245185B1 (en) Method of making a multilayer ceramic product with thin layers
KR101855275B1 (en) Preparation method of ceramic multilayer circuit board
JP2004095767A (en) Ceramic multilayer substrate and its manufacturing method
JP4089356B2 (en) Manufacturing method of multilayer ceramic substrate
US20080078493A1 (en) Fabricating method of ceramic thin plate
WO2009151006A1 (en) Method for producing ceramic molded body
JPH1155058A (en) Layered ceramic composite part
US20220367363A1 (en) Ltcc electronic device unit structure
JPH0786739A (en) Manufacture of multilayer ceramic board
JP4412891B2 (en) Method for producing composite and composite laminate, and method for producing ceramic substrate

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application