KR20060108324A - Method of programming a nand type flash memory device - Google Patents

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Abstract

본 발명은 NAND형 플래쉬 메모리 소자의 프로그램 방법에 관한 것으로, ISPP 방식을 이용한 NAND형 플래쉬 메모리 소자의 프로그램 방법에서 프로그램 전압이 낮을 때에는 패스 전압도 낮게 인가하고, 프로그램 전압이 증가함에 따라 패스 전압도 점차로 증가시켜 인가함으로써 프로그램 전압 디스터번스를 증가시키지 않으면서 동시에 패스 전압 디스터번스를 감소시킬 수 있는 NAND형 플래쉬 메모리 소자의 프로그램 방법이 제시된다.The present invention relates to a method of programming a NAND-type flash memory device. In the program method of a NAND-type flash memory device using the ISPP method, when the program voltage is low, the pass voltage is applied low. As the program voltage increases, the pass voltage gradually increases. A method of programming a NAND-type flash memory device capable of simultaneously reducing the pass voltage disturbance without increasing the program voltage disturbance by increasing the application is provided.

NAND형 플래쉬, ISPP, 프로그램, 디스터번스, 프로그램 전압, 패스 전압 NAND flash, ISPP, program, disturbance, program voltage, pass voltage

Description

ＮＡＮＤ형 플래쉬 메모리 셀의 프로그램 방법{Method of programming a NAND type flash memory device}A method of programming a NAND flash memory cell {Method of programming a NAND type flash memory device}

도 1은 일반적인 NAND형 플래쉬 메모리 소자의 프로그램 조건을 설명하기 위해 도시한 셀 블럭의 개략도.1 is a schematic diagram of a cell block shown to explain program conditions of a typical NAND type flash memory device.

도 2는 종래의 ISPP 방식의 프로그램을 위한 전압 파형도.2 is a voltage waveform diagram for a conventional ISPP program.

도 3은 본 발명에 따른 NAND형 플래쉬 메모리 소자의 ISPP 방식의 프로그램을 위한 전압 파형도.Figure 3 is a voltage waveform diagram for the ISPP program of the NAND type flash memory device according to the present invention.

본 발명은 NAND형 플래쉬 메모리 소자의 프로그램 방법에 관한 것으로, 특히 프로그램 전압 디스터번스와 패스 전압 디스터번스를 동시에 방지할 수 있는 NAND형 플래쉬 메모리 소자의 프로그램 방법에 관한 것이다.The present invention relates to a method of programming a NAND type flash memory device, and more particularly, to a method of programming a NAND type flash memory device capable of simultaneously preventing program voltage disturbance and pass voltage disturbance.

NAND형 플래쉬 메모리 소자는 다수의 셀 블럭을 포함하여 구성되는데, 하나 의 셀 블럭은 도 1에 도시된 바와 같이 데이터를 저장하기 위한 다수의 셀이 직렬 연결된 셀 스트링(101 및 102), 셀 스트링(101 및 102)과 드레인 및 셀 스트링(101 및 102)과 소오스 사이에 각각 드레인 선택 트랜지스터(110) 및 소오스 선택 트랜지스터(120)를 포함하여 구성된다. 여기서, 셀 스트링(101 및 102)은 비트라인(BL)의 수만큼 구성되며, 이에 따라 드레인 선택 트랜지스터(110) 및 소오스 선택 트랜지스터(120)도 그만큼 구성된다. 또한, 셀의 소정 동작을 위해서 워드라인(WL)을 통해 셀 게이트로 소정의 바이어스가 인가되며, 비트라인(BL)을 통해 드레인에 소정의 바이어스가 인가되고, 공통 소오스 라인(CSL)을 통해 소오스에 소정의 바이어스가 인가된다. 한편, NAND형 플래쉬 메모리 소자의 셀은 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트가 형성되고, 게이트 양측에 접합부가 형성되어 구성된다.The NAND-type flash memory device includes a plurality of cell blocks. One cell block includes a cell string 101 and 102 and a cell string connected in series with a plurality of cells for storing data, as shown in FIG. And a drain select transistor 110 and a source select transistor 120 between the drain and cell strings 101 and 102 and the source, respectively. Here, the cell strings 101 and 102 are configured by the number of bit lines BL, and accordingly, the drain select transistor 110 and the source select transistor 120 are configured as much. In addition, a predetermined bias is applied to the cell gate through the word line WL, a predetermined bias is applied to the drain through the bit line BL, and a source through the common source line CSL for a predetermined operation of the cell. A predetermined bias is applied to. On the other hand, the cell of the NAND type flash memory device is formed with a gate in which a tunnel oxide film, a floating gate, a dielectric film, and a control gate are stacked in a predetermined region on a semiconductor substrate, and junctions are formed on both sides of the gate.

상기와 같이 구성되는 일반적인 NAND형 플래쉬 메모리 소자의 프로그램 동작을 설명하면 다음과 같다.A program operation of a general NAND type flash memory device configured as described above is as follows.

소정의 셀(M10)을 프로그램하려는 경우 셀(M10)이 포함된 셀 스트링(102)과 연결된 비트라인(BL)에 0V를 인가하고, 셀(M10)의 게이트에는 워드라인(WL)을 통해 프로그램 전압(Vpgm)을 인가하며, 셀(M10) 이외의 셀들의 게이트에는 워드라인(WL)을 통해 패스 전압(Vpass)을 인가한다. 여기서, 프로그램 전압(Vpgm)은 18V의 전압을 인가하는 것이 일반적이지만, 프로그램 분포를 개선하기 위해 프로그램 및 검증에 따라 도 2의 파형도와 같은 ISPP(Incremental Step Pulse Programming) 방식을 사용하므로 16V부터 19V 까지의 전압을 가변하여 인가하고, 패스 전압(Vpass)은 9V 정도의 고정 전압을 인가한다. 이렇게 하면 프로그램 셀의 분포는 대략 1∼3.5V 사이에 있으므로 셀 스트링(102)의 전체 셀이 턴온 상태가 되고, 이때 드레인 선택 라인(DSL)을 통해 전원 전압(Vcc)이 인가되므로 드레인 선택 트랜지스터(110)가 턴온되어 채널 전압이 비트라인 전압인 0V를 유지하게 된다. 따라서, 프로그램하려는 셀(M10)에는 프로그램 전압이 손실없이 인가되어 프로그램 동작을 수행하게 된다. When programming a predetermined cell M10, 0 V is applied to the bit line BL connected to the cell string 102 including the cell M10, and a word line WL is programmed to the gate of the cell M10. A voltage Vpgm is applied, and a pass voltage Vpass is applied to the gates of cells other than the cell M10 through the word line WL. Here, the program voltage (Vpgm) is generally applied to a voltage of 18V, but in order to improve the program distribution from 16V to 19V because the ISPP (Incremental Step Pulse Programming) method as shown in the waveform diagram of FIG. Is applied with a variable voltage, and a pass voltage (Vpass) is applied with a fixed voltage of about 9V. In this case, since the distribution of the program cells is between about 1 to 3.5V, all the cells of the cell string 102 are turned on. In this case, since the power supply voltage Vcc is applied through the drain select line DSL, the drain select transistor ( 110 is turned on to maintain a channel voltage of 0V, which is a bit line voltage. Therefore, a program voltage is applied to the cell M10 to be programmed without loss to perform a program operation.

한편, 프로그램하려는 셀이 포함되지 않은 셀 스트링(101)의 경우 비트라인(BL)에 전원 전압(Vcc)을 인가하는 것이 프로그램하려는 셀(M10)이 포함된 셀 스트링(102)의 전압 조건과 다른 점이다. 이 경우 셀 스트링(101)의 모든 셀의 전압이 상승함에 따라 비트라인(BL)에 인가된 전압의 영향으로 채널 전압은 Vcc-Vt(Vt는 드레인 선택 트랜지스터의 문턱 전압)까지 상승하고, 드레인 선택 트랜지스터(110)가 턴오프되기 때문에 셀 스트링(101)의 채널은 플로팅 상태가 된다. 이때, 채널과 콘트롤 게이트 사이에는 터널 산화막 캐패시턴스, 유전체막 캐패시턴스가 존재하고 채널과 벌크 간에는 디플리션(depletion) 캐패시턴스가 존재하게 되어 이 세가지의 캐패시턴스의 커플링만큼 채널 전압이 부스팅하게 된다. 따라서, 비트라인에 전원 전압(Vcc)이 인가된 셀 스트링(101)은 프로그램되지 않는다. 그러나, 부스팅에도 한계가 있으며, 프로그램시 선택되지 않은 셀에 의해 워드라인을 공유하는 다른 셀이 몇번 프로그램되는가(Number Of Program; NOP)가 NAND형 플래쉬 메모리 제품의 중요한 특성이 되고, 이를 프로그램 전압 디스터번스(Vpgm diaturbance)라고 한다. 한편, 프로그램시 선택된 셀 스트링(102)의 선택된 셀(M10) 이외의 선택되지 않은 셀들의 경우 비트라인(BL)을 통해 0V의 전압이 인가되고, 채널 부스팅을 위하여 패 스 전압(Vpass)이 인가되기 때문에 소거된 셀이 프로그램되는 경우가 발생할 수 있는데, 이를 패스 전압 디스터번스(Vpass disturbance)라고 한다. 이러한 디스터번스 특성은 NAND형 플래쉬 소자의 수율의 가장 중요한 문제이다. 그런데, 패스 전압(Vpass)을 높게 인가할수록 채널 전압이 높아져 프로그램 전압 디스터번스는 감소시킬 수 있지만, 패스 전압 디스터번스는 그만큼 나빠지게 된다. 즉, 프로그램 전압과 패스 전압의 차이에 비례하여 디스터번스가 발생하게 된다.On the other hand, in the case of the cell string 101 that does not include the cell to be programmed, applying the power supply voltage Vcc to the bit line BL is different from the voltage condition of the cell string 102 including the cell M10 to be programmed. Is the point. In this case, as the voltages of all the cells of the cell string 101 increase, the channel voltage rises to Vcc-Vt (Vt is the threshold voltage of the drain select transistor) due to the voltage applied to the bit line BL. Since transistor 110 is turned off, the channel of cell string 101 is in a floating state. In this case, tunnel oxide capacitance and dielectric layer capacitance exist between the channel and the control gate, and depletion capacitance exists between the channel and the bulk so that the channel voltage is boosted by the coupling of the three capacitances. Therefore, the cell string 101 to which the power supply voltage Vcc is applied to the bit line is not programmed. However, there is a limit to boosting, and the number of programs (NOP) of other cells sharing a word line by cells not selected during programming is an important characteristic of NAND type flash memory products. It is called (Vpgm diaturbance). Meanwhile, in the case of unselected cells other than the selected cell M10 of the selected cell string 102 during programming, a voltage of 0 V is applied through the bit line BL, and a pass voltage Vpass is applied for channel boosting. In this case, the erased cell may be programmed, which is called a pass voltage disturbance. This disturbance characteristic is the most important problem of the yield of the NAND flash device. However, the higher the pass voltage Vpass, the higher the channel voltage, and thus the program voltage disturbance can be reduced, but the pass voltage disturbance becomes worse. That is, the disturbance occurs in proportion to the difference between the program voltage and the pass voltage.

본 발명의 목적은 프로그램 전압과 패스 전압의 차이에 비례하여 발생되는 디스터번스를 방지할 수 있는 NAND형 플래쉬 메모리 소자의 프로그램 방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of programming a NAND type flash memory device capable of preventing disturbance generated in proportion to a difference between a program voltage and a pass voltage.

본 발명의 다른 목적은 ISPP 방식을 이용한 프로그램중 프로그램 전압이 낮을 때에는 패스 전압도 낮게 인가하고, 프로그램 전압이 증가함에 따라 패스 전압도 점차로 증가시켜 인가함으로써 프로그램 전압 디스터번스와 패스 전압 디스터번스를 효과적으로 방지할 수 있는 NAND형 플래쉬 메모리 소자의 프로그램 방법을 제공하는데 있다.Another object of the present invention is to effectively prevent the program voltage disturbance and the pass voltage disturbance by applying a low pass voltage when the program voltage during the program using the ISPP method is low, and gradually increases the pass voltage as the program voltage increases. The present invention provides a method of programming a NAND flash memory device.

본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 프로그램 방법은 프로그램 및 검증에 따라 선택된 셀을 프로그램시키기 위한 워드라인을 통해 셀 게 이트에 인가되는 프로그램 전압을 단계적으로 상승시키는 동시에 선택되지 않은 셀이 프로그램되지 않도록 하기 위해 워드라인을 통해 셀 게이트에 인가되는 패스 전압을 단계적으로 상승시킨다.According to an exemplary embodiment of the present invention, a method of programming a NAND type flash memory device may increase a program voltage applied to a cell gate in steps through a word line for programming a selected cell according to program and verification, and simultaneously unselect a cell. In order to prevent this from being programmed, the pass voltage applied to the cell gate through the word line is gradually increased.

상기 프로그램 전압은 16V부터 19V까지 단계적으로 상승시켜 인가한다.The program voltage is increased in steps from 16V to 19V.

상기 패스 전압은 7V부터 10V까지 상기 프로그램 전압이 상승함에 따라 단계적으로 상승시켜 인가한다.The pass voltage is applied in a stepwise manner as the program voltage increases from 7V to 10V.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;

도 3은 본 발명의 일 실시 예에 따른 ISPP 방식의 NAND형 플래쉬 메모리 소자의 프로그램 방법을 설명하기 위한 프로그램 전압의 파형도이다. 그런데, 하나의 셀을 프로그램하기 위한 워드라인 인가 전압 이외의 조건, 즉 비트라인 인가 전압, 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터 인가 전압등의 조건은 도 1에서 설명한 조건과 동일하므로 설명을 생략하기로 한다.3 is a waveform diagram of a program voltage for explaining a program method of an NAND type flash memory device of an ISPP method according to an exemplary embodiment of the present invention. However, the conditions other than the word line applied voltage for programming one cell, that is, the conditions such as the bit line applied voltage, the drain select transistor and the source select transistor applied voltage, are the same as those described with reference to FIG. .

도 3을 참조하면, 프로그램 및 검증이 반복됨에 따라 프로그램 전압(Vpgm)을 16V에서 19V까지 0.5V씩 증가시켜 인가하고, 패스 전압(Vpass)도 7V에서 10V까지 단계적으로 증가시켜 인가한다. 여기서, 패스 전압(Vpass)은 셀의 프로그램 전압(Vpgm) 디스터번스와 패스 전압(Vpass) 디스터번스를 모두 억제할 수 있도록 최적화하여 조절할 수 있다.Referring to FIG. 3, as the program and the verification are repeated, the program voltage Vpgm is increased by 0.5V from 16V to 19V, and the pass voltage Vpass is also increased in steps from 7V to 10V. Here, the pass voltage Vpass may be adjusted and optimized to suppress both the program voltage Vpgm disturbance and the pass voltage Vpass disturbance of the cell.

프로그램 전압 디스터번스는 선택된 워드라인에 인가된 프로그램 전압이 높 을수록 채널 전압은 낮을수록 발생 확률이 높아진다. 따라서, 프로그램 전압 디스터번스를 방지하기 위해서는 채널 전압을 가능한 높여야 한다. 채널 전압은 패스 전압과 캐패시턴스(채널과 콘트롤 게이트 사이의 터널 산화막 캐패시턴스, 유전체막 캐패시턴스, 채널과 벌크 사이의 디플리션 캐패시턴스)간 커플링에 의하여 부스팅되어 상승하게 된다. 그런데, 프로그램 전압이 18V로 인가되어도 채널 전압이 8V로 부스팅되면 프로그램 전압 디스터번스를 방지할 수 있다. 따라서, 프로그램 전압 디스터번스를 감소시키기 위해서는 패스 전압을 상승시킬 필요가 있다. 그러나, 패스 전압을 높일수록 프로그램시 선택된 셀 스트링의 선택되지 않은 셀들은 패스 전압에 의해 스트레스를 더 많이 받게 되므로 패스 전압 디스터번스가 발생할 확률이 높아진다. 따라서, 프로그램 전압 디스터번스와 패스 전압 디스터번스를 모두 감소시키려면 기존의 ISPP 방식과 같이 프로그램 전압 변화에 무관하게 일정한 패스 전압을 인가하는 것 보다는 본 발명과 같이 프로그램 전압이 낮을 때에는 패스 전압도 낮추어 인가함으로써 프로그램 전압 디스터번스를 증가시키지 않으면서 동시에 패스 전압 디스터번스도 개선할 수 있다.The higher the program voltage is applied to the selected word line, the lower the channel voltage is. Therefore, the channel voltage should be as high as possible to prevent program voltage disturbances. The channel voltage is boosted by a coupling between the pass voltage and the capacitance (tunnel oxide capacitance between the channel and the control gate, dielectric film capacitance, and depletion capacitance between the channel and the bulk). However, even if the program voltage is applied at 18V, if the channel voltage is boosted to 8V, the program voltage disturbance can be prevented. Therefore, it is necessary to increase the pass voltage in order to reduce the program voltage disturbance. However, as the pass voltage is increased, the unselected cells of the selected cell string during programming are more stressed by the pass voltage, which increases the probability of generating pass voltage disturbance. Therefore, in order to reduce both the program voltage and the pass voltage disturbance, the program may be applied by lowering the pass voltage when the program voltage is low as in the present invention, rather than applying a constant pass voltage regardless of the program voltage change as in the conventional ISPP method. At the same time, the pass voltage disturbance can be improved without increasing the voltage disturbance.

상술한 바와 같이 본 발명에 의하면 ISPP 방식을 이용한 NAND형 플래쉬 메모리 소자의 프로그램 방법에서 프로그램 전압이 낮을 때에는 패스 전압도 낮게 인가하고, 프로그램 전압이 증가함에 따라 패스 전압도 점차로 증가시켜 인가함으로써 프로그램 전압 디스터번스를 증가시키지 않으면서 동시에 패스 전압 디스터번스를 감소시킬 수 있다. 또한, 칩 사이즈 감소를 위해 셀 스트링내의 셀 수를 32개 또는 그 이상으로 증가시킴에 따라 패스 전압 디스터번스 위험이 커지게 되는데, 본 발명을 이용하면 패스 전압 디스터번스를 효과적으로 줄일 수 있으므로 칩 사이즈 축소에 유리하다. 한편, 디스터번스 특성 개선을 통해 프로그램 특성과 마진이 개선되므로 수율을 향상시킬 수 있고, 프로그램 전압에 따라 패스 전압을 최적화함으로써 NAND형 플래쉬 메모리 셀의 주요 특성중 하나인 NOP를 향상시킬 수 있다.As described above, according to the present invention, in the program method of the NAND type flash memory device using the ISPP method, when the program voltage is low, the pass voltage is also applied low, and as the program voltage is increased, the pass voltage is gradually increased and applied to the program voltage disturbance. It is possible to reduce the pass voltage disturbance at the same time without increasing the voltage. In addition, as the number of cells in the cell string is increased to 32 or more to reduce the chip size, the risk of pass voltage disturbance increases, and the present invention can effectively reduce the pass voltage disturbance, which is advantageous for reducing the chip size. Do. On the other hand, the improvement of the characteristics and the margin through the improvement of the characteristics of the disturbance can improve the yield, and the NOP, which is one of the main characteristics of the NAND type flash memory cell, can be improved by optimizing the pass voltage according to the program voltage.

Claims (3)

NAND형 플래쉬 메모리 소자의 프로그램 방법에 있어서,In the program method of the NAND type flash memory device, 프로그램 및 검증에 따라 선택된 셀을 프로그램시키기 위한 워드라인을 통해 셀 게이트에 인가되는 프로그램 전압을 단계적으로 상승시키는 동시에 선택되지 않은 셀이 프로그램되지 않도록 하기 위해 워드라인을 통해 셀 게이트에 인가되는 패스 전압을 단계적으로 상승시키는 NAND형 플래쉬 메모리 소자의 프로그램 방법.Stepping up the program voltage applied to the cell gate through the word line for programming the selected cell in accordance with program and verification, while simultaneously passing the pass voltage applied to the cell gate through the word line to A method of programming a NAND type flash memory device that is increased in stages. 제 1 항에 있어서, 상기 프로그램 전압은 16V부터 19V까지 단계적으로 상승시켜 인가하는 NAND형 플래쉬 메모리 소자의 프로그램 방법.The method of claim 1, wherein the program voltage is increased in steps from 16V to 19V. 제 1 항에 있어서, 상기 패스 전압은 7V부터 10V까지 상기 프로그램 전압이 상승함에 따라 단계적으로 상승시켜 인가하는 NAND형 플래쉬 메모리 소자의 프로그램 방법.The method of claim 1, wherein the pass voltage is increased in steps as the program voltage increases from 7V to 10V.
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