KR20060104403A - 반도체 웨이퍼 - Google Patents

Abstract

본 발명은 반도체 웨이퍼에 관한 것으로, 웨이퍼상에 등간격으로 형성된 반도체 칩상의 외각에 형성된 본딩 패드 사이의 빈 공간에 반도체 칩 테스트를 위한 테스트 패턴을 형성함으로써 기존의 스크라이브 레인 상에 테스트 패턴을 형성하는 것에 비해 한 웨이퍼상에 형성할 수 있는 반도체 칩의 수를 증가시킬 수 있고, 고집적화를 이룰 수 있는 반도체 웨이퍼가 제시된다.

웨이퍼, 테스트 패드, 본딩 패드, 스크라이브 레인

Description

반도체 웨이퍼{Semiconductor wafer}

도 1은 일반적인 반도체 웨이퍼의 평면도.

도 2는 도 1의 점선 원내를 확대한 도면.

도 3은 본 발명에 따른 반도체 웨이퍼의 평면도.

도 4는 도 3의 점선 원내를 확대한 도면.

<도면의 주요 부분에 대한 부호의 설명>

10 및 100 : 웨이퍼 11 및 110 : 반도체 칩

12 및 120 : 스크라이브 레인 13 및 130 : 본딩 패드

14 및 140 : 테스트 패드

본 발명은 반도체 웨이퍼에 관한 것으로, 특히 반도체 칩의 외각에 형성된 본딩 패드 사이의 일부에 에 테스트 패턴을 형성함으로써 스크라이브 레인(scribe lane)이 차지하는 면적을 줄일 수 있는 반도체 웨이퍼에 관한 것이다.

도 1은 일반적인 웨이퍼의 평면도로서, 웨이퍼(10)에 사각형의 반도체 칩(11)이 등간격으로 형성되어 있다. 웨이퍼(10)는 절단 공정에 의해 다수의 반도체 칩(11)으로 분리된다. 도 2는 도 1의 점선 원내를 확대하여 나타낸 것으로, 반도체 칩(11)과 반도체 칩(11) 사이에는 웨이퍼(10)의 절단시 각 반도체 칩(11)에 손상을 주지 않는 최소의 선폭을 갖는 스크라이브 레인(scribe lane)(12)이 형성되어 있다. 또한, 반도체 칩(11)상에는 외부의 핀들과 전기적으로 연결하기 위한 다수의 본딩 패드(13)가 존재한다. 본딩 패드(13)는 예를들어 100㎛×100㎛ 정도의 사이즈로 형성되며, 본딩 패드(13)들은 서로 소정 간격 이격되어 형성된다. 그리고, 스크라이브 레인(12)상에는 반도체 칩(11)의 테스트를 위한 테스트 패드(14)가 형성되어 있다. 이렇게 테스트 패드(14)는 스크라이브 레인(12)상에서 약 5∼10% 정도의 면적을 차지하고 있다. 따라서, 스크라이브 레인(12)의 면적이 그 만큼 증가하게 되고, 이에 따라 한 웨이퍼에 형성할 수 있는 반도체 칩의 수가 줄어들게 되며, 고집적화에 어려움이 있게 된다.

본 발명의 목적은 스크라이브 레인 상에 테스트 패드가 형성되어 스크라이브 레인의 면적이 증가하여 한 웨이퍼에 형성할 수 있는 반도체 칩의 수가 줄어들고, 고접적화에 어려움이 발생되는 문제점을 해결할 수 있는 반도체 웨이퍼를 제공하는 데 있다.

본 발명의 다른 목적은 반도체 칩 외각의 본딩 패드와 본딩 패드 사이에 테스트 패드를 형성하여 스크라이브 레인의 면적을 줄임으로써 고집적화를 이룰 수 있는 반도체 웨이퍼를 제공하는데 있다.

본 발명의 일 실시 예에 따른 반도체 웨이퍼는 다수의 반도체 칩이 등간격으로 형성되고, 각 반도체 칩 사이에는 스크라이브 레인을 형성된 반도체 웨이퍼에 있어서, 상기 반도체 칩의 외각에 형성되며, 서로간에 소정 간격 이격되어 형성된 다수의 본딩 패드; 및 상기 본딩 패드 사이에 형성된 다수의 테스트 패드를 포함한다.

상기 본딩 패드는 100㎛×100㎛ 정도의 사이즈로 형성된다.

상기 테스트 패턴은 상기 반도체 칩의 소정 부분과 연결되어 상기 반도체 칩의 이상 유무를 확인한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.

도 3은 본 발명의 일 실시 예에 따른 웨이퍼의 평면도로서, 웨이퍼(100)에 사각형의 반도체 칩(110)이 등간격으로 형성되어 있다. 웨이퍼(100)는 절단 공정에 의해 다수의 반도체 칩(110)으로 분리된다. 도 4는 도 3의 점선 원내를 확대하여 나타낸 것으로, 반도체 칩(110)과 반도체 칩(110) 사이에는 웨이퍼(100)의 절단시 각 반도체 칩(110)에 손상을 주지 않는 최소의 선폭을 갖는 스크라이브 레인(scribe lane)(120)이 형성되어 있다. 또한, 반도체 칩(110)의 외각에는 외부의 핀들과 전기적으로 연결하기 위한 다수의 본딩 패드(130)가 존재한다. 본딩 패드(13)는 예를들어 100㎛×100㎛ 정도의 사이즈로 형성되며, 본딩 패드(13)들은 서로 소정 간격 이격되어 형성된다. 그리고, 본딩 패드(130) 사이에는 반도체 칩(110)의 테스트를 위한 테스트 패드(140)가 형성되어 있다. 테스트 패턴(140)는 반도체 칩(110)의 소정 부분과 연결되어 반도체 칩(110)의 이상 유무를 테스트하기 위해 이용된다.

상술한 바와 같이 본 발명에 의하면 반도체 칩 상의 외각에 형성된 본딩 패드 사이의 빈 공간에 반도체 칩 테스트를 위한 테스트 패턴을 형성함으로써 기존의 스크라이브 레인 상에 테스트 패턴을 형성하는 것에 비해 한 웨이퍼상에 형성할 수 있는 반도체 칩의 수를 증가시킬 수 있고, 고집적화를 이룰 수 있다.

Claims (3)

1. 다수의 반도체 칩이 등간격으로 형성되고, 각 반도체 칩 사이에는 스크라이브 레인을 형성된 반도체 웨이퍼에 있어서,

   상기 반도체 칩의 외각에 형성되며, 서로간에 소정 간격 이격되어 형성된 다수의 본딩 패드; 및

   상기 본딩 패드 사이에 형성된 다수의 테스트 패드를 포함하는 반도체 웨이퍼.
2. 제 1 항에 있어서, 상기 본딩 패드는 100㎛×100㎛ 정도의 사이즈로 형성되는 반도체 웨이퍼.
3. 제 1 항에 있어서, 상기 테스트 패턴은 상기 반도체 칩의 소정 부분과 연결되어 상기 반도체 칩의 이상 유무를 확인하는 반도체 웨이퍼.

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