KR20060102144A - 동작중에도 아날로그 디지털 변환기의 특성을 검사할 수있는 이미지 촬상용 반도체 장치 - Google Patents

동작중에도 아날로그 디지털 변환기의 특성을 검사할 수있는 이미지 촬상용 반도체 장치 Download PDF

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Abstract

본 발명은 동작중에도 아날로그 디지털 변환기의 특성을 검사할 수 있는 이미지 촬상용 반도체 장치에 관한 것이다. 본 발명은 외부에서 입력되는 광신호를 전기신호로 변환하는 다수개의 화소들이 배열된 APS 어레이, 상기 APS 어레이에 저장된 각각의 신호들을 디지털 데이터로 변환하는 아날로그 디지털 변환기, 및 2개의 외부 신호들을 입력하고, 상기 외부 신호들의 전압차를 디지털 데이터로 변환하는 테스트용 아날로그 디지털 변환기를 구비함으로써, 이미지 촬상용 반도체 장치의 동작 여부에 관계없이 컬럼형 아날로그 디지털 변환기의 특성을 검사할 수 있다.

Description

동작중에도 아날로그 디지털 변환기의 특성을 검사할 수 있는 이미지 촬상용 반도체 장치{Image photographing semiconductor device capable of testing internal analog digital converter in operation}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 이미지 촬상용 반도체 장치의 주요부를 도시한 블록도이다.
도 2는 본 발명에 따른 이미지 촬상용 반도체 장치의 주요부를 도시한 블록도이다.
도 3은 도 2에 도시된 이미지 촬상용 반도체 장치를 상세히 도시한 블록도이다.
도 4는 도 3에 도시된 화소 및 제1 컬럼형 아날로그 디지털 변환기에 구비되는 CDS(Correlated Double Sampling)부와 비교기의 회로도이다.
도 5는 도 3 및 도 4에 도시된 신호들의 타이밍도이다.
도 6은 도 3에 도시된 제1 테스트용 아날로그 디지털 변환기에 구비되는 CDS부 및 비교기의 회로도이다.
도 7은 도 3 및 도 6에 도시된 신호들 중 제1 테스트용 아날로그 디지털 변환기의 동작을 설명하기 위한 신호들의 타이밍도이다.
본 발명은 이미지 촬상용 반도체 장치에 관한 것으로서, 특히 이미지 촬상용 반도체 장치가 동작중인 상태에서도 내부에 구비된 아날로그 디지털 변환기의 특성을 검사할 수 있는 이미지 촬상용 반도체 장치에 관한 것이다.
이미지 촬상 장치는 외부의 이미지를 촬영할 때 입력되는 광신호를 디지털 데이터로 변환하며, 상기 디지털 데이터를 이용하여 상기 외부 이미지를 화면에 재생한다. 이 때, 상기 광신호를 상기 디지털 데이터로 변환하는 역할을 이미지 촬상용 반도체 장치가 수행한다.
도 1은 종래의 이미지 촬상용 반도체 장치의 주요부를 도시한 블록도이다. 도 1을 참조하면, 이미지 촬상용 반도체 장치(101)는 APS(Active Pixel Sensor; 이하, APS로 약함) 어레이(Array)(111), 아날로그 디지털 변환기들(121,122) 및 로우 드라이버(Row Driver)(131)를 구비한다.
APS 어레이(111)는 다수개의 화소들(미도시)을 포함하며, 외부에서 입력되는 광신호를 전기신호로 변환한다.
아날로그 디지털 변환기들(121,122)은 APS 어레이(111)로부터 출력되는 전기신호를 디지털 데이터로 변환하여 출력한다.
로우 드라이버(131)는 APS 어레이(111)의 화소들을 어드레싱(addressing)한다. 로우 드라이버(131)에 의해 선택된 화소들로부터 출력되는 전기신호들은 아날 로그 디지털 변환기들(121,122)로 전송된다.
이와 같이, 이미지 촬상용 반도체 장치(101)는 외부 이미지 촬영시 입력되는 광신호를 디지털 데이터로 변환하여 출력한다. 아날로그 디지털 변환기들(121,122)은 테스트용 단자를 별도로 구비하고 있지 않다. 때문에, 이미지 촬상용 반도체 장치(101)가 동작을 수행하고 있는 동안에는 외부에서 아날로그 디지털 변환기들(121,122)의 동작 특성을 검사할 수가 없다. 설사 아날로그 디지털 변환기들(121,122)에 테스트용 단자를 삽입한다 할지라도 상기 테스트용 단자의 로드 캐패시턴스(load capacitance)에 의해 상기 화소들의 출력신호들은 심하게 왜곡되거나 감소되어 신호로써 가치를 가질 수 없게 된다. 화소의 구동 전류는 매우 적어서 외부의 작은 잡음에 의해서도 쉽게 손상을 받는다.
지금까지 이미지 촬상용 반도체 장치(101)가 동작하고 있는 동안에 아날로그 디지털 변환기들(121,122)이 데이터 변환 동작을 정상적으로 수행하고 있는 지를 검사할 방법이 없었다. 때문에 아날로그 디지털 변환기들(121,122)이 비정상적으로 동작할 경우에는 이미지 촬상용 반도체 장치(101)를 구비하는 이미지 촬상 장치(미도시)에 의해 촬영된 이미지는 화면에 정확하게 재생되지 않게 된다. 따라서, 이미지 촬상용 반도체 장치(101)가 동작하고 있는 동안에도 아날로그 디지털 변환기들(121,122)의 동작 특성을 검사하고, 에러가 있는 경우에는 이를 보정함으로써 아날로그 디지털 변환기들(121,122)로부터 정확한 디지털 데이터가 출력되도록 해야할 필요가 있다.
본 발명이 이루고자하는 기술적 과제는 동작 중일 때에도 내부에 구비되는 아날로그 디지털 변환기의 동작 특성을 검사할 수 있는 이미지 촬상용 반도체 장치를 제공하는 것이다.
상기 기술적 과제를 이루기 위하여 본 발명은
외부에서 입력되는 광신호를 전기신호로 변환하는 다수개의 화소들이 배열된 APS 어레이, 상기 APS 어레이에 저장된 신호들을 디지털 데이터로 변환하는 컬럼형 아날로그 디지털 변환기, 및 2개의 외부 신호들을 입력하고, 상기 외부 신호들의 전압차를 디지털 데이터로 변환하는 테스트용 아날로그 디지털 변환기를 구비하는 이미지 촬상용 반도체 장치를 제공한다.
바람직하기는, 상기 컬럼형 아날로그 디지털 변환기는 램프 전압을 발생하는 램프전압 발생기, 상기 다수개의 화소들에 전기적으로 연결되며 상기 다수개의 화소들로부터 출력되는 신호들을 2번에 걸쳐 샘플링하는 다수개의 CDS부들, 상기 다수개의 CDS부들의 출력신호들과 상기 램프전압 발생기로부터 출력되는 램프 전압을 입력하고 이들의 전압 레벨들을 비교하는 다수개의 비교기들, 외부로부터 입력되는 클럭 신호 및 상기 다수개의 비교기들의 출력신호들을 입력하고 상기 램프전압 발생기로부터 램프 전압이 출력되기 시작할 때부터 상기 클럭 신호의 펄스수를 카운트하여 출력하는 카운터, 및 상기 다수개의 비교기들의 출력신호들의 전압 레벨들이 반전될 때에 상기 카운터로부터 출력되는 디지털 데이터를 저장하는 다수개의 래치부들을 구비한다.
바람직하기는 또한, 상기 테스트용 아날로그 디지털 변환기는 상기 2개의 외부 신호들을 한번씩 샘플링하는 테스트용 CDS부, 상기 CDS부의 출력신호와 상기 램프전압 발생기의 출력신호를 입력하고 이들의 전압 레벨들을 비교하는 테스트용 비교기, 및 상기 램프 전압이 상승하기 시작할 때부터 상기 클럭 신호의 펄스수를 카운트하여 출력하는 카운터를 구비하고, 상기 테스트용 비교기의 출력신호를 입력하고, 상기 테스트용 비교기의 출력신호의 전압 레벨이 반전될 때까지 카운트된 상기 클럭 신호의 펄스수를 저장한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또한,
외부에서 입력되는 광신호를 전기신호로 변환하는 다수개의 화소들이 배열된 APS 어레이, 상기 APS 어레이의 측면들에 배치되며 상기 APS 어레이에 저장된 신호들을 디지털 데이터로 변환하는 복수개의 컬럼형 아날로그 디지털 변환기들, 및 상기 APS 어레이의 측면들에 배치되며 각각 2개의 외부 신호들을 입력하고 각각 상기 2개의 외부 신호들의 전압차를 디지털 데이터로 변환하는 복수개의 테스트용 아날로그 디지털 변환기들을 구비하는 이미지 촬상용 반도체 장치를 제공한다.
바람직하기는, 상기 복수개의 컬럼형 아날로그 디지털 변환기들은 각각 램프 전압을 발생하는 램프전압 발생기, 상기 다수개의 화소들에 전기적으로 연결되며 상기 다수개의 화소들로부터 출력되는 신호들을 2번에 걸쳐 샘플링하는 다수개의 CDS부들, 상기 다수개의 CDS부들의 출력신호들과 상기 램프전압 발생기로부터 출력되는 램프 전압을 입력하고, 이들의 전압 레벨들을 비교하는 다수개의 비교기들, 외부로부터 입력되는 클럭 신호 및 상기 다수개의 비교기들의 출력신호들을 입력하 고 상기 램프전압 발생기로부터 램프 전압이 출력되기 시작할 때부터 상기 클럭 신호의 펄스수를 카운트하여 출력하는 카운터, 및 상기 다수개의 비교기들의 출력신호들의 전압 레벨들이 반전될 때까지에 상기 카운터로부터 출력되는 디지털 데이터를 저장하는 다수개의 래치부들을 구비한다.
바람직하기는 또한, 상기 복수개의 테스트용 아날로그 디지털 변환기들은 각각 상기 2개의 외부 신호들을 한번씩 샘플링하는 테스트용 CDS부, 상기 테스트용 CDS부의 출력신호와 상기 램프전압 발생기의 출력신호를 입력하고 이들의 전압 레벨들을 비교하는 테스트용 비교기, 및 상기 클럭 신호의 펄스수를 카운트하여 출력하는 카운터를 구비하고, 상기 래치부는 상기 테스트용 비교기의 출력신호를 입력하며 상기 램프 전압이 상승하기 시작할 때부터 상기 테스트용 비교기의 출력신호의 전압 레벨이 반전될 때까지 카운트된 상기 클럭 신호의 펄스수를 저장하여 출력한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명에 따른 이미지 촬상용 반도체 장치의 주요부를 도시한 블록도이다. 도 2를 참조하면, 이미지 촬상용 반도체 장치(201)는 APS 어레이(211), 제1 및 제2 컬럼형(Columnar) 아날로그 디지털 변환기들(221,222), 로우 드라이버(231), 제1 및 제2 테스트용 아날로그 디지털 변환기들(241,242) 및 테스트용 패드들(251,252)을 구비한다.
APS 어레이(211)는 다수개의 화소들(도 3의 311)을 포함하며, 외부에서 입력되는 광신호를 전기신호로 변환한다.
제1 및 제2 컬럼형 변환기들(221,222)은 각각 APS 어레이(211)로부터 출력되는 전기신호들을 디지털 데이터로 변환하여 출력한다.
로우 드라이버(231)는 APS 어레이(211)의 화소들(도 3의 311)을 어드레싱한다. 로우 드라이버(231)에 의해 선택된 화소들로부터 출력되는 전기신호들은 제1 및 제2 컬럼형 아날로그 디지털 변환기들(221,222)로 전송된다.
제1 및 제2 테스트용 아날로그 디지털 변환기들(241,242)은 외부에서 테스트용 패드들(251,252)을 통해서 입력되는 2개의 테스트 신호들(REF_IN,SIG_IN)에 응답하여 디지털 데이터를 출력한다. 제1 및 제2 테스트용 아날로그 디지털 변환기들(241,242)은 제1 및 제2 컬럼형 아날로그 디지털 변환기들(221,222)과 동일한 공정에서 동일한 조건으로 제조된다. 따라서, 제1 및 제2 테스트용 아날로그 디지털 변환기들(241,242)은 제1 및 제2 컬럼형 아날로그 디지털 변환기들(221,222)과 동일한 동작 특성을 갖는다.
테스트 신호들(REF_IN,SIG_IN)은 복수개로 구성하지 않고, 2개의 전압 레벨을 갖는 하나의 신호로 구성할 수도 있다.
제1 및 제2 테스트용 아날로그 디지털 변환기들(241,242)은 별도로 형성되지 않고, 기존에 형성된 더미(dummy) 아날로그 디지털 변환기들을 그대로 사용한다. 따라서, 이미지 촬상용 반도체 장치(201)는 제1 및 제2 테스트용 아날로그 디지털 변환기들(241,242)을 더 구비하지만, 그 크기는 기존의 반도체 장치(101)에 비해 더 커지지 않는다.
상기와 같이, 이미지 촬상용 반도체 장치(201)는 제1 및 제2 테스트용 아날로그 디지털 변환기들(241,242)을 구비한다. 제1 및 제2 테스트용 아날로그 디지털 변환기들(241,242)은 제1 및 제2 컬럼형 아날로그 디지털 변환기들(221,222)의 동작과 무관하게 동작한다. 따라서, 이미지 촬상용 반도체 장치(201)가 동작을 수행하는 동안에도 제1 및 제2 테스트용 아날로그 디지털 변환기들(221,222)의 동작 특성을 검사함으로써 제1 및 제2 컬럼형 아날로그 디지털 변환기들(221,222)의 동작 특성을 파악할 수 있다.
이미지 촬상용 반도체 장치(201)는 하나의 컬럼형 아날로그 디지털 변환기와 하나의 테스트용 아날로그 디지털 변환기를 구비할 수도 있다.
도 3은 도 2에 도시된 이미지 촬상용 반도체 장치(201)를 상세히 도시한 블록도이다. 도 3을 참조하면, 제1 컬럼형 아날로그 디지털 변환기(221)는 램프전압 발생기(321), 카운터(331), 다수개의 CDS(Correlated Double Sampling; 이하, CDS로 약함)부들(341a??341n), 다수개의 비교기들(351a??351n) 및 다수개의 래치부들(361a??361n)을 구비하고, 제2 컬럼형 아날로그 디지털 변환기(222)는 램프전압 발생기(322), 카운터(332), 다수개의 CDS부들(342a??342n), 다수개의 비교기들(352a??352n) 및 다수개의 래치부들(362a??362n)을 구비한다.
램프전압 발생기들(321,322)은 외부에서 입력되는 램프 인에이블 신호들(rampen1,rampen2)에 응답하여 램프전압들(Vramp1,Vramp2)을 발생하여 출력한다. 즉, 램프 인에이블 신호들(rampen1,rampen2)이 논리 하이(logic high)로 액티브 (active)되면 램프전압 발생기들(321,322)은 램프 전압들(Vramp1,Vramp2)을 출력하고, 램프 인에이블 신호들(rampen1,rampen2)이 논리 로우(logic low)로 인액티브(inactive)되면 램프전압 발생기들(321,322)은 램프 전압들(Vramp1,Vramp2)을 출력하지 않는다. 램프 전압들(Vramp1,Vramp2)은 선형적으로 증가한다.
다수개의 CDS부들(341a??341n,342a??342n)은 화소들(311)에 저장된 신호들을 2번에 걸쳐 샘플링한다. 즉, 다수개의 CDS부들(341a??341n,342a??342n)은 화소들(311)에 저장된 신호들을 2번에 걸쳐 독출한다.
다수개의 비교기들(351a??351n,352a??352n)은 다수개의 CDS부들(341a??341n,342a??342n)로부터 출력되는 신호들(IN1??INn)과 램프전압 발생기들(321,322)로부터 출력되는 신호들(Vramp1,Vramp2)을 입력하고, 이들의 전압차를 출력신호들(OUT1??OUTn)로써 출력한다. 예컨대, 램프전압들(Vramp1,Vramp2)이 다수개의 CDS부들(341a??341n,342a??342n)의 출력신호들(IN1??INn)의 전압레벨들보다 낮으면 다수개의 비교기들(351a??351n,352a??352n)의 출력신호들(OUT1??OUTn)은 논리 로우로 되고, 램프전압들(Vramp1,Vramp2)이 다수개의 CDS부들(341a??341n,342a??342n)의 출력신호들(IN1??INn)의 전압레벨들보다 높으면 다수개의 비교기들(351a??351n,352a??352n)의 출력신호들(OUT1??OUTn)은 논리 하이로 된다.
카운터들(331,332)은 외부로부터 클럭 신호(CLK)와 카운트 인에이블 신호들(counten1,counten2)을 입력하고, 카운트 인에이블 신호들(counten1,counten2)에 응답하여 소정 시간 동안 클럭 신호(CLK)의 펄스 수를 카운트한다. 즉, 카운터들 (331,332)은 카운트 인에이블 신호들(counten1,counten2)이 논리 로우에서 논리 하이로 액티브되는 시점부터 클럭 신호(CLK)의 펄스 수를 카운트하기 시작하다가 제1 및 제2 컬럼형 아날로그 디지털 변환기들(221,222)의 비트수만큼 카운트한 후 상기 카운트를 중지한다. 제1 및 제2 컬럼형 아날로그 디지털 변환기들(221,222)은 상기 카운트의 수들을 디지털 데이터로써 출력한다. 즉, 상기 펄스 수는 화소들(311)에 저장된 신호들의 전압 크기들을 디지털로 변환한 디지털 데이터이다.
다수개의 래치부들(361a??361n,362a??362n)은 비교기들(351a??351n,352a??352n)의 출력신호들(OUT1??OUTn)이 반전될 때, 예컨대, 논리 로우에서 논리 하이로 천이될 때 카운터(351a??351n,352a??352n)로부터 출력되는 디지털 데이터를 저장한다.
도 3을 참조하면, 제1 및 제2 테스트용 아날로그 디지털 변환기들(241,242)은 CDS부들(345,346), 비교기들(355,356) 및 래치부들(365,366)을 구비한다.
CDS부들(345,346)은 테스트용 패드들(도 2의 251,252)을 통해서 입력되는 테스트 신호들(REF_IN,SIG_IN)을 각각 1번씩 샘플링하여 출력한다.
비교기들(355,356)은 CDS부들(345,346)로부터 출력되는 신호들(INa,INb)과 램프전압 발생기들(321,322)로부터 출력되는 신호들(Vramp1,Vramp2)을 비교하고, 그 전압차를 출력신호들(OUTa,OUTb)로써 출력한다. 예컨대, 램프전압들(Vramp1,Vramp2)이 CDS부들(345,346)의 출력신호들(INa,INb)의 전압레벨들보다 낮으면 비교기들(355,356)의 출력신호들(OUTa,OUTb)은 논리 로우로 되고, 램프전압들(Vramp1,Vramp2)이 CDS부들(345,346)의 출력신호들(INa,INb)의 전압레벨들보다 높 으면 비교기들(355,356)의 출력신호들(OUTa,OUTb)은 논리 하이로 된다.
카운터들(331,332)은 카운트 인에이블 신호들(counten1,counten2)에 응답하여 소정 시간 동안 클럭 신호(CLK)의 펄스 수를 카운트한다. 즉, 카운터들(331,332)은 카운트 인에이블 신호들(counten1,counten2)이 논리 로우에서 논리 하이로 액티브(active)되는 시점부터 클럭 신호(CLK)의 펄스 수를 카운트하기 시작한다. 제1 및 제2 테스트용 아날로그 디지털 변환기들(241,242)은 상기 카운트의 수들을 디지털 데이터로써 출력한다. 즉, 상기 카운트된 펄스 수는 테스트 신호들(REF_IN,SIG_IN)의 전압차를 디지털로 변환한 디지털 데이터이다.
래치부들(365,366)은 비교기들(355,356)의 출력신호들(OUTa,OUTb)이 반전될 때, 예컨대, 비교기들(355,356)의 출력신호들(OUTa,OUTb)이 논리 로우에서 논리 하이로 천이될 때 카운터들(331,332)로부터 출력되는 디지털 데이터를 저장한다.
테스트 신호들(REF_IN,SIG_IN)의 전압 레벨들을 서로 다르게 설정하여 제1 및 제2 컬럼형 아날로그 디지털 변환기들(221,222)의 동작 특성 즉, 포화신호량, 오프셋 전압 및 이득 특성을 검사할 수가 있다.
포화신호량을 검사하기 위해서는, 화소들(311)의 포화 전압만큼 테스트 신호들(REF_IN,SIG_IN) 사이에 전압차를 설정하여 제1 및 제2 테스트용 아날로그 디지털 변환기들(241,242)에 인가한다. 예컨대, 화소들(311)의 포화전압이 1000[mV]이고, 제1 및 제2 컬럼형 아날로그 디지털 변환기들(221,222)로부터 출력되는 디지털 데이터가 10비트(bit)로 구성된다고 가정한다. 그러면, 테스트 신호(REF_IN)를 제로 볼트로 설정하고, 테스트 신호(SIG_IN)를 1000[mV]로 설정하여 제1 및 제2 테스 트용 컬럼형 아날로그 디지털 변환기들(241,242)에 인가하고, 제1 및 제2 테스트용 컬럼형 아날로그 디지털 변환기들(241,242)로부터 출력되는 디지털 데이터를 검사한다. 상기 디지털 데이터가 곧 포화신호량에 해당한다. 만일, 상기 디지털 데이터가 '1024'이면 제1 및 제2 컬럼형 아날로그 디지털 변환기들(221,222)은 정상이지만, 상기 디지털 데이터가 '1024'보다 작거나 크면 제1 및 제2 컬럼형 아날로그 디지털 변환기들(221,222)은 비정상임을 알 수 있다.
제1 및 제2 컬럼형 아날로그 디지털 변환기들(221,222)의 오프셋 전압을 검사하기 위해서는, 테스트 신호들(REF_IN,SIG_IN)의 전압레벨을 동일하게 설정하여 제1 및 제2 테스트용 아날로그 디지털 변환기들(241,242)에 인가한다. 이 상태에서, 제1 및 제2 테스트용 아날로그 디지털 변환기들(241,242)로부터 출력되는 디지털 데이터가 제로이면 제1 및 제2 컬럼형 아날로그 디지털 변환기들(221,222)의 오프셋은 제로이다. 그러나, 제1 및 제2 테스트용 아날로그 디지털 변환기들(241,242)로부터 출력되는 디지털 데이터가 제로가 아니면 제1 및 제2 컬럼형 아날로그 디지털 변환기들(221,222)은 오프셋 전압을 가지고 있는 것이다.
만일, 제1 및 제2 컬럼형 아날로그 디지털 변환기들(221,222)이 오프셋 전압을 가지고 있다면, 상기 오프셋 전압만큼 카운터들(331,332)의 특성을 조정함으로써 상기 오프셋 전압을 제로로 만들 수가 있다.
제1 및 제2 컬럼형 아날로그 디지털 변환기들(221,222)의 이득 특성을 검사하기 위해서는, 테스트 신호들(REF_IN,SIG_IN)의 전압차를 점차 증가시키면서 제1 및 제2 테스트용 아날로그 디지털 변환기들(241,242)에 인가한다. 예컨대, 테스트 신호들(REF_IN,SIG_IN)의 전압차를 100[mV], 200[mV] 400[mV] 등으로 설정하여 제1 및 제2 테스트용 아날로그 디지털 변환기들(241,242)에 인가한 후 제1 및 제2 테스트용 아날로그 디지털 변환기들(241,242)로부터 출력되는 디지털 데이터가 동일한 비율로 증가하는지 체크해본다. 이 때, 상기 디지털 데이터가 동일한 비율로 증가하면 제1 및 제2 컬럼형 아날로그 디지털 변환기들(221,222)의 이득 특성은 안정적이지만, 상기 디지털 데이터가 동일한 비율로 증가하지 아니하면 제1 및 제2 컬럼형 아날로그 디지털 변환기들(221,222)의 이득 특성은 불안정하다.
도 4는 도 3에 도시된 화소 및 제1 컬럼형 아날로그 디지털 변환기에 구비되는 CDS부와 비교기의 회로도이다. 도 4를 참조하면, 화소(311)는 NMOS 트랜지스터들(411??414), 캐패시터(431) 및 광 다이오드(421)를 구비하고, CDS부(341a)는 전송게이트들(441,442) 및 캐패시터들(432,433)을 구비하며, 비교기(351a)는 전송 게이트(443)와 인버터(451)를 구비한다.
NMOS 트랜지스터(411)는 리셋 신호(RG)가 논리 하이로 액티브되면 활성화된다.
NMOS 트랜지스터(412)는 전송 신호(TG)가 논리 하이로 액티브되면 활성화된다.
NMOS 트랜지스터(414)는 선택 신호(SEL)가 논리 하이로 액티브되면 활성화된다.
전송 게이트들(441,442,443)은 스위칭 신호들(PS,PR,PP)이 논리 하이로 액티브되면 활성화되고, 논리 로우로 인액티브되면 비활성화된다.
도 5는 도 3 및 도 4에 도시된 신호들의 타이밍도이다. 도 5를 참조하여 도 3 및 도 4에 도시된 제1 컬럼형 아날로그 디지털 변환기(221)의 동작을 설명하기로 한다.
초기 시간(t0)에는 제어 신호들(RG,TG,SEL)과 스위칭 신호들(PS,PR,PP)은 논리 로우(low)로 인액티브된 상태이므로, NMOS 트랜지스터들(411??414)과 전송 게이트들(441??443)은 비활성화되어 있다.
제1 시구간(t1)동안, 선택 신호(SEL)와 리셋 신호(RG)가 논리 하이(high)로 액티브된다. 그러면 NMOS 트랜지스터들(411,414)이 활성화된다. NMOS 트랜지스터(411)가 활성화되면 캐패시터(431)가 충전되고, 캐패시터(431)에 충전된 전압에 의해 NMOS 트랜지스터(413)가 활성화된다. 따라서, 전원전압(VDD) 레벨의 신호가 전송 게이트(442)에 인가된다. 그러나, 전송 게이트(442)가 비활성화되어 있으므로 전송 게이트(442)에 인가된 신호는 전송 게이트(442)를 통과하지 못한다.
제2 시구간(t2)동안, 리셋 신호(RG)는 논리 로우로 인액티브되고, 스위칭 신호들(PS,PP)이 논리 하이로 액티브된다. 리셋 신호(RG)가 논리 로우로 되면 NMOS 트랜지스터(411)가 비활성화되며, 그로 인하여 캐패시터(431)에 충전된 전압이 약간 낮아진다. 따라서, 전송 게이트(442)에 인가된 신호의 전압 레벨도 그만큼 낮아진다. 액티브된 스위칭 신호들(PS,PP)에 의하여 전송 게이트들(442,443)이 활성화된다. 그러면, 전송 게이트(442)에 인가된 신호는 전송 게이트(442)를 통과하여 캐패시터(433)를 충전시킨다. 이 때, 전송 게이트(443)가 활성화되어 있으므로 캐패시터(433)에 충전된 전압은 인버터(451)의 입력단과 출력단에 인가된다. 따라 서, 인버터(451)의 입력단과 출력단은 각각 캐패시터(433)의 전압의 절반 전압으로 상승한다. 제2 시구간(t2)이 끝나면 스위칭 신호들(PS,PP)이 논리 로우로 인액티브되고, 그에 따라 전송 게이트들(442,443)들이 비활성화된다.
이와 같이, CDS부(341a)에 의해 화소(311)에 저장된 신호는 첫 번째로 샘플링되어 비교기(451)로 전달된다.
제3 시구간(t3)동안, 전송 신호(TG)가 논리 하이로 액티브된다. 그러면 광 다이오드(421)에서 발생된 전하들이 캐패시터(431)로 이동하게 되고, 이로 인하여 캐패시터(431)의 전압이 감소된다. 즉, 광 다이오드(421)에 입사된 광신호의 양만큼 캐패시터(431)의 전압이 감소된다. 이 때, 스위칭 신호(PS)가 다시 논리 하이로 액티브되어 전송 게이트(442)가 활성화된다. 이에 따라 인버터(451)의 입력 전압은 캐패시터(433)의 전압의 감소된 크기만큼 낮아지며, 인버터(451)의 출력전압은 반대로 캐패시터(433)의 전압의 감소된 크기만큼 높아진다.
제3 시구간(t3)동안 스위칭 신호(PR)가 논리 하이로 액티브되어 전송 게이트(441)가 활성화된다. 그로 인하여 램프전압 발생기(321)의 출력신호(Vramp1)가 비교기(451)로 전송된다. 제3 시구간(t3)이 끝나면 전송 신호(TG)와 스위칭 신호(PS)가 논리 로우로 인액티브된다. 그에 따라 NMOS 트랜지스터(412)와 전송 게이트(442)가 비활성화되어 전송 게이트(442)에 인가되는 신호의 전압 레벨은 접지전압 레벨로 감소한다.
이와 같이, 화소(311)에 저장된 신호는 CDS부(341a)에 의해 두 번째로 샘플링되어 비교기(451)로 출력된다.
제4 시구간(t4)동안, 램프 인에이블 신호(rampen1)와 카운트 인에이블 신호(counten1)가 액티브된다. 그러면, 램프전압 발생기(321)로부터 출력되는 램프 전압(Vramp1)이 비교기(451)의 입력단에 인가된다. 램프 전압(Vramp1)이 문턱 전압보다 낮은 동안에는 비교기(451)의 출력 신호(OUT1)는 논리 하이로써 출력되다가 램프 전압(Vramp1)이 문턱 전압보다 높게 되는 순간 비교기(451)의 출력 신호는 논리 로우로써 감소한다.
카운터(331)는 제4 시구간(t4)동안 클럭 신호의 펄스수를 카운트한다. 즉, 카운터(331)는 카운터 인에이블 신호(counten1)가 액티브되는 순간부터 클럭 신호(CLK)의 펄스수를 카운트하기 시작하여 비교기(451)의 출력 신호(OUT1)가 논리 로우로 떨어지는 순간 카운트를 중지한다. 이 때, 카운트된 펄스 수가 제1 컬럼형 아날로그 디지털 변환기(221)의 디지털 데이터로써 출력된다.
상기와 같이, 화소(311)에 저장된 신호는 제1 컬럼형 아날로그 디지털 변환기(221)에 의해 디지털 데이터로 변환되어 출력된다. 제2 컬럼형 아날로그 디지털 변환기(222)도 동일한 동작을 통하여 다른 화소에 저장된 신호를 디지털 데이터로 변환한다.
도 6은 도 3에 도시된 제1 테스트용 아날로그 디지털 변환기에 구비되는 CDS부(345) 및 비교기(355)의 회로도이다. 도 6을 참조하면, 테스트용 CDS부(345)는 멀티플렉서(611), 전송게이트들(621,622) 및 캐패시터들(631,632)을 구비하며, 비교기(355)는 전송 게이트(623)와 인버터(641)를 구비한다.
전송 게이트들(621,622,623)은 스위칭 신호들(PS,PR,PP)이 논리 하이로 액티 브되면 활성화되고, 논리 로우로 인액티브되면 비활성화된다.
도 7은 도 3 및 도 6에 도시된 신호들 중 제1 테스트용 아날로그 디지털 변환기(241)의 동작을 설명하기 위한 신호들의 타이밍도이다. 도 7을 참조하여 도 3 및 도 6에 도시된 제1 테스트용 아날로그 디지털 변환기(241)의 동작을 설명하기로 한다.
제1 시구간(t1)동안, 스위칭 신호들(PS,PR,PP)은 논리 로우로 인액티브된 상태이므로, 전송 게이트들(621??623)은 비활성화되어 있다.
제2 시구간(t2)동안, 멀티플렉서(611)로부터 전압 레벨(V1)을 갖는 제1 테스트 신호(REF_IN)가 출력되어 전송 게이트(622)에 인가된다. 또한 스위칭 신호들(PS,PP)이 액티브되어 전송 게이트들(622,623)이 활성화된다. 따라서, 전송 게이트(622)에 인가된 제1 테스트 신호(REF_IN)는 전송 게이트(622)를 통과하여 캐패시터(632)를 충전시킨다. 이 때, 전송 게이트(623)가 활성화되어 있으므로 캐패시터(632)에 충전된 전압은 인버터(641)의 입력단과 출력단에 인가된다. 따라서, 인버터(641)의 입력신호(INa)와 출력신호(OUTa)는 각각 캐패시터(632)의 전압의 절반 전압으로 상승한다.
이와 같이, 제1 테스트 신호(REF_IN)는 CDS부(345)에 의해 첫 번째로 샘플링되어 비교기(641)로 전달된다.
제3 시구간(t3)동안, 스위칭 신호들(PS,PP)은 논리 로우로 인액티브되며, 그에 따라 전송 게이트들(622,623)들은 비활성화된다.
제4 시구간(t4)동안, 전압 레벨(V2)을 갖는 제2 테스트 신호(SIG_IN)가 멀티 플렉서(611)를 통해서 전송 게이트(622)에 인가된다. 또한, 스위칭 신호들(PS,PR)이 논리 하이로 액티브되어 전송 게이트들(622,623)이 활성화된다. 그러면, 캐패시터(632)의 전압은 제1 테스트 신호(REF_IN)와 제2 테스트 신호(SIG_IN)의 차이전압(vk)만큼 낮아진다. 이에 따라 인버터(451)의 입력신호(INa)는 캐패시터(433)의 감소된 전압(vk)만큼 낮아지며, 인버터(451)의 출력신호(OUTa)는 반대로 캐패시터(433)의 감소된 전압(vk)만큼 높아진다.
이와 같이, 제2 테스트 신호(SIG_IN)는 CDS부(345)에 의해 두 번째로 샘플링되어 비교기(641)로 입력된다.
제5 시구간(t5)동안 스위칭 신호(PS)가 논리 로우로 인액티브되어 전송 게이트(622)는 비활성화된다. 또한, 램프 인에이블 신호(rampen1)가 논리 하이로 액티브된다. 이에 따라, 램프전압 발생기(321)로부터 램프 전압(Vramp1)이 출력되어 전송 게이트(621)와 캐패시터들(631,632)을 통해서 인버터(641)에 인가된다. 그러면 인버터(641)의 입력단 전압이 상승하기 시작한다. 램프 인에이블 신호(rampen1)가 액티브됨과 동시에 카운트 인에이블 신호(counten1)도 액티브된다. 따라서, 카운터가 활성화되어 클럭 신호(CLK)의 펄스 수를 카운트하기 시작한다.
그러다가, 램프 전압(Vramp1)이 문턱 전압 즉, 제2 시구간(t2)동안 인버터(641)의 입력단에 인가된 전압에 도달하면, 인버터(641)의 출력신호가 논리 하이에서 논리 로우로 천이된다. 이 순간에 카운터(331)는 카운트하는 동작을 중지한다.
상기 카운트된 펄스 수는 제1 테스트용 아날로그 디지털 변환기(241)의 디지털 데이터로써 출력된다.
제2 테스트용 아날로그 디지털 변환기(242)도 제1 테스트용 아날로그 디지털 변환기(241)와 동일한 동작을 수행한다.
이와 같이, 외부에서 테스트 신호들(REF_IN,SIG_IN)을 이미지 촬상용 반도체 장치(201)에 인가하여 제1 및 제2 컬럼형 아날로그 디지털 변환기들(221,222)의 동작 특성을 검사할 수가 있다.
도면과 명세서에서 최적 실시예가 개시되었으며, 여기서 사용된 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 따라서, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능할 것이므로, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 기재된 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 이미지 촬상용 반도체 장치(201)는 테스트용 아날로그 디지털 변환기들(221,222)과 동일한 동작 특성을 갖는 테스트용 아날로그 디지털 변환기들(241,242)을 구비한다. 테스트용 아날로그 디지털 변환기들(241,242)에 외부로부터 테스트 신호들(SIG_IN,SIG_IN)을 인가하여 테스트용 아날로그 디지털 변환기들(241,242)의 동작 특성을 검사함으로써, 이미지 촬상용 반도체 장치(201)의 동작 여부에 관계없이 제1 및 제2 컬럼형 아날로그 디지털 변환기들(221,222)의 동작 특성, 예컨대, 포화신호량, 오프셋, 이득 특성 등을 검사할 수가 있다. 또한, 상기 검사 결과에 따라 컬럼형 아날로그 디지털 변환기들 (221,222)이 비정상적으로 동작할 경우에는 에러 보상을 통해 컬럼형 아날로그 디지털 변환기들(221,222)을 정상적으로 동작시킬 수가 있다.

Claims (20)

  1. 외부에서 입력되는 광신호를 전기신호로 변환하는 다수개의 화소들이 배열된 APS 어레이;
    상기 APS 어레이에 저장된 신호들을 디지털 데이터로 변환하는 컬럼형 아날로그 디지털 변환기; 및
    2개의 외부 신호들을 입력하고, 상기 외부 신호들의 전압차를 디지털 데이터로 변환하는 테스트용 아날로그 디지털 변환기를 구비하는 것을 특징으로 하는 이미지 촬상용 반도체 장치.
  2. 제1항에 있어서, 상기 테스트용 아날로그 디지털 변환기는
    상기 컬럼형 아날로그 디지털 변환기와 동일한 동작 특성을 갖는 것을 특징으로 하는 이미지 촬상용 반도체 장치.
  3. 제1항에 있어서, 상기 테스트용 아날로그 디지털 변환기는
    더미 아날로그 디지털 변환기인 것을 특징으로 하는 이미지 촬상용 반도체 장치.
  4. 제1항에 있어서, 상기 컬럼형 아날로그 디지털 변환기는
    램프 전압을 발생하는 램프전압 발생기;
    상기 다수개의 화소들에 전기적으로 연결되며, 상기 다수개의 화소들로부터 출력되는 신호들을 2번에 걸쳐 샘플링하는 다수개의 CDS부들;
    상기 다수개의 CDS부들의 출력신호들과 상기 램프전압 발생기로부터 출력되는 램프 전압을 입력하고, 이들의 전압 레벨들을 비교하는 다수개의 비교기들;
    외부로부터 입력되는 클럭 신호 및 상기 다수개의 비교기들의 출력신호들을 입력하고, 상기 램프전압 발생기로부터 램프 전압이 출력되기 시작할 때부터 상기 클럭 신호의 펄스수를 카운트하여 출력하는 카운터; 및
    상기 다수개의 비교기들의 출력신호들의 전압 레벨들이 반전될 때에 상기 카운터로부터 출력되는 디지털 데이터를 저장하는 다수개의 래치부들을 구비하는 것을 특징으로 하는 이미지 촬상용 반도체 장치.
  5. 제4항에 있어서, 상기 램프전압 발생기는
    외부에서 램프전압 인에이블 신호를 입력하며, 상기 램프전압 인에이블 신호가 액티브될 때 상기 램프 전압을 출력하는 것을 특징으로 하는 이미지 촬상용 반도체 장치.
  6. 제4항에 있어서, 상기 래치부는
    상기 램프전압 발생기로부터 램프 전압이 출력되기 시작할 때부터 아날로그 디지털 변환기 상기 다수개의 비교기들의 출력신호들의 전압 레벨들이 논리 하이에서 논리 로우로 천이될 때 카운트된 상기 펄스수를 저장하는 것을 특징으로 하는 이미지 촬상용 반도체 장치.
  7. 제1항 및 제4항에 있어서, 상기 테스트용 아날로그 디지털 변환기는
    상기 2개의 외부 신호들을 한번씩 샘플링하는 테스트용 CDS부;
    상기 테스트용 CDS부의 출력신호와 상기 램프전압 발생기의 출력신호를 입력하고, 이들의 전압 레벨들을 비교하는 테스트용 비교기; 및
    상기 테스트용 비교기의 출력신호를 입력하는 래치부를 구비하고,
    상기 카운터는 상기 램프 전압이 상승하기 시작할 때부터 상기 클럭 신호의 펄스수를 카운트하여 출력하고, 상기 래치부는 상기 테스트용 비교기의 출력신호의 전압 레벨이 반전될 때까지 카운트된 상기 클럭 신호의 펄스수를 저장하는 것을 특징으로 하는 이미지 촬상용 반도체 장치.
  8. 제7항에 있어서, 상기 램프전압 발생기는
    외부로부터 입력되는 램프전압 인에이블 신호가 액티브될 때 상기 램프 전압을 출력하는 것을 특징으로 하는 이미지 촬상용 반도체 장치.
  9. 제7항에 있어서, 상기 카운터는
    외부에서 입력되는 카운트 인에이블 신호가 액티브될 때 상기 카운트를 시작하는 것을 특징으로 하는 이미지 촬상용 반도체 장치.
  10. 제7항에 있어서, 상기 래치부는
    상기 테스트용 비교기의 출력신호의 전압 레벨이 논리 하이에서 논리 로우로 천이될 때 상기 카운트된 펄스수를 저장하는 것을 특징으로 하는 이미지 촬상용 반도체 장치.
  11. 외부에서 입력되는 광신호를 전기신호로 변환하는 다수개의 화소들이 배열된 APS 어레이;
    상기 APS 어레이의 측면들에 배치되며, 상기 APS 어레이에 저장된 신호들을 디지털 데이터로 변환하는 복수개의 컬럼형 아날로그 디지털 변환기들; 및
    상기 APS 어레이의 측면들에 배치되며, 각각 2개의 외부 신호들을 입력하고, 각각 상기 2개의 외부 신호들의 전압차를 디지털 데이터로 변환하는 복수개의 테스트용 아날로그 디지털 변환기들을 구비하는 것을 특징으로 하는 이미지 촬상용 반도체 장치.
  12. 제11항에 있어서, 상기 복수개의 테스트용 아날로그 디지털 변환기들은
    상기 복수개의 컬럼형 아날로그 디지털 변환기들과 동일한 동작 특성을 갖는 것을 특징으로 하는 이미지 촬상용 반도체 장치.
  13. 제11항에 있어서, 상기 복수개의 테스트용 아날로그 디지털 변환기들은
    더미 아날로그 디지털 변환기들인 것을 특징으로 하는 이미지 촬상용 반도체 장치.
  14. 제11항에 있어서, 상기 복수개의 컬럼형 아날로그 디지털 변환기들은 각각
    램프 전압을 발생하는 램프전압 발생기;
    상기 다수개의 화소들에 전기적으로 연결되며, 상기 다수개의 화소들로부터 출력되는 신호들을 2번에 걸쳐 샘플링하는 다수개의 CDS부들;
    상기 다수개의 CDS부들의 출력신호들과 상기 램프전압 발생기로부터 출력되는 램프 전압을 입력하고, 이들의 전압 레벨들을 비교하는 다수개의 비교기들;
    외부로부터 입력되는 클럭 신호 및 상기 다수개의 비교기들의 출력신호들을 입력하고, 상기 램프전압 발생기로부터 램프 전압이 출력되기 시작할 때부터 상기 클럭 신호의 펄스수를 카운트하여 출력하는 카운터; 및
    상기 다수개의 비교기들의 출력신호들의 전압 레벨들이 반전될 때에 상기 카운터로부터 출력되는 디지털 데이터를 저장하는 다수개의 래치부들을 구비하는 것을 특징으로 하는 이미지 촬상용 반도체 장치.
  15. 제14항에 있어서, 상기 램프전압 발생기는
    외부에서 램프전압 인에이블 신호를 입력하며, 상기 램프전압 인에이블 신호가 액티브될 때 상기 램프 전압을 출력하는 것을 특징으로 하는 이미지 촬상용 반도체 장치.
  16. 제14항에 있어서, 상기 래치부는
    상기 다수개의 비교기들의 출력신호들의 전압 레벨들이 논리 하이에서 논리 로우로 천이될 때 카운트된 상기 펄스수를 저장하는 것을 특징으로 하는 이미지 촬상용 반도체 장치.
  17. 제11항 및 제14항에 있어서, 상기 복수개의 테스트용 아날로그 디지털 변환기들은 각각
    상기 2개의 외부 신호들을 한번씩 샘플링하는 테스트용 CDS부;
    상기 테스트용 CDS부의 출력신호와 상기 램프전압 발생기의 출력신호를 입력하고, 이들의 전압 레벨들을 비교하는 테스트용 비교기; 및
    상기 테스트용 비교기의 출력신호를 입력하는 래치부를 구비하고,
    상기 카운터는 상기 램프 전압이 상승하기 시작할 때부터 상기 클럭 신호의 펄스수를 카운트하여 출력하며, 상기 래치부는 상기 테스트용 비교기의 출력신호의 전압 레벨이 반전될 때까지 카운트된 상기 클럭 신호의 펄스수를 저장하여 출력하는 것을 특징으로 하는 이미지 촬상용 반도체 장치.
  18. 제17항에 있어서, 상기 램프전압 발생기는
    외부로부터 입력되는 램프전압 인에이블 신호가 액티브될 때 상기 램프 전압을 출력하는 것을 특징으로 하는 이미지 촬상용 반도체 장치.
  19. 제17항에 있어서, 상기 카운터는
    외부에서 입력되는 카운트 인에이블 신호가 액티브될 때 상기 카운트를 시작하는 것을 특징으로 하는 이미지 촬상용 반도체 장치.
  20. 제17항에 있어서, 상기 래치부(카운터)는
    상기 테스트용 비교기의 출력신호의 전압 레벨이 논리 하이에서 논리 로우로 천이될 때 상기 카운트된 데이터를 저장하는 것을 특징으로 하는 이미지 촬상용 반도체 장치.
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