KR20090077540A

KR20090077540A - 이미지 촬상용 반도체 장치 및 방법

Info

Publication number: KR20090077540A
Application number: KR1020080003549A
Authority: KR
Inventors: 김기정
Original assignee: 삼성전자주식회사
Priority date: 2008-01-11
Filing date: 2008-01-11
Publication date: 2009-07-15

Abstract

본 발명은 이미지 촬상용 반도체 장치의 내부에 구비된 아날로그 디지털 변환기의 특성을 검사할 수 있는 이미지 촬상용 반도체 장치 및 방법을 제공한다. 본 발명의 이미지 촬상용 반도체 장치는 외부에서 입력되는 광신호를 전기신호로 변환하기 위한 화소가 복수 개로 배열된 화소 어레이, 아날로그 디지털 변환기의 특성을 검사하기 위한 더미 아날로그 디지털 변환기를 구비하며, 더미 아날로그 디지털 변환기는 상기 더미 아날로그 디지털 변환기는, 서로 다른 전압 레벨을 갖는 제 1및 제 2 신호를 입력받고 제1 디지털 신호를 출력하는 제1 서브 변환기 및 상기 제1 및 제2 신호 중 어느 하나를 입력받고 제2 디지털 신호를 출력하는 제2 서브 변환기를 포함하여 아날로그 디지털 변환기들의 동작 특성을 빠른 시간 내에 검사할 수 있다.

Description

이미지 촬상용 반도체 장치 및 방법{A SEMICONDUCTOR DEVICE FOR PHOTOGRAPHING IMAGE AND OPERATING METHOD FOR THE SAME}

본 발명은 이미지 촬상용 반도체 장치에 관한 것으로서, 특히 이미지 촬상용 반도체 장치의 내부에 구비된 아날로그 디지털 변환기의 특성을 검사할 수 있는 이미지 촬상용 반도체 장치 및 방법에 관한 것이다.

이미지 촬상 장치는 외부의 이미지를 촬영할 때 입력되는 광신호를 디지털 데이터로 변환하며, 상기 디지털 데이터를 이용하여 상기 외부 이미지를 화면에 재생한다. 이 때, 상기 광신호를 상기 디지털 데이터로 변환하는 역할을 이미지 촬상용 반도체 장치가 수행한다.

일반적으로 이미지 촬상용 반도체 장치는 APS(Active Pixel Sensor), 로우 드라이버 및 아날로그 디지털 변환기를 포함한다. 로우 드라이버는 APS 어레이의 화소들을 어드레싱하고, 아날로그 디지털 변환기는 APS 어레이로부터 출력되는 전기 신호를 디지털 데이터로 변환하여 출력한다.

이러한 이미지 촬상용 반도체 장치에 있어서 아날로그 디지털 변환기가 정상적으로 동작하지 않을 때, 이미지 촬상용 반도체 장치를 구비하는 이미지 촬상 장치에 의 해 촬영된 이미지는 화면에 정확하게 재생될 수 없다. 따라서 이미지 촬상용 반도체 장치가 동작하고 있는 동안에도 아날로그 디지털 변환기의 동작 특성을 검사하고, 검사 결과에 따라서 오류를 보정할 수 있는 스킴이 요구된다.

본 발명이 이루고자 하는 기술적 과제는 값비싼 검사장비의 추가구매 없이 양산 검사량을 증대할 수 있는 이미지 촬상용 반도체 장치와 방법을 제공하는 것이다.

상기 기술적 과제를 이루기 위하여 본 발명의 이미지 촬상용 반도체 장치는: 외부에서 입력되는 광 신호를 전기신호로 변환하기 위한 복수 개의 화소들을 포함하는 화소 어레이와, 상기 화소 어레이에 저장된 신호들을 디지털 데이터로 변환하는 아날로그 디지털 변환기, 그리고 상기 아날로그 디지털 변환기의 특성을 검사하기 위한 더미 아날로그 디지털 변환기를 구비한다. 상기 더미 아날로그 디지털 변환기는, 서로 다른 전압 레벨을 갖는 제 1및 제 2 신호를 입력받고 제1 디지털 신호를 출력하는 제1 서브 변환기, 및 상기 제1 및 제2 신호 중 어느 하나를 입력받고 제2 디지털 신호를 출력하는 제2 서브 변환기를 포함한다.

이 실시예에 있어서, 상기 아날로그 디지털 변환기와 상기 더미 아날로그 디지털 변환기는 동일한 반도체 기판 위에 동일한 공정을 거쳐 제작한 이미지 촬상용 반도체 장치.

이 실시예에 있어서, 상기 제1 서브 변환기는, 상기 제1 및 제2 신호들 사이의 전압 레벨 차에 대응하는 상기 제1 디지털 신호를 출력한다.

이 실시예에 있어서, 상기 제1 서브 변환기는, 상기 제1 및 제2 신호들을 순차적으로 샘플링해서 출력하는 CDS(Correlated Double Sampling) 회로, 그리고 상기 CDS 회로로부터 출력되는 신호와 램프 신호를 비교해서 상기 제1 디지털 신호를 출력하는 비교기를 포함한다.

이 실시예에 있어서, 상기 제2 서브 변환기는, 상기 제1 및 제2 및 신호 중 어느 하나를 2회 연속 입력받고, 상기 제2 디지털 신호를 출력한다.

이 실시예에 있어서, 상기 제2 서브 변환기는, 상기 제1 신호를 2회 순차적으로 샘플링해서 출력하는 CDS(Correlated Double Sampling) 회로, 그리고 상기 CDS 회로로부터 출력되는 신호와 램프 신호를 비교해서 상기 제2 디지털 신호를 출력하는 비교기를 포함한다.

본 발명의 다른 특징에 따른 이미지 촬상용 반도체의 검사 방법은: 제 1및 제 2신호들을 외부로부터 입력받는 단계, 상기 제 1및 제2 신호들의 전압 레벨의 차에 대응하는 제 1 디지털 신호를 생성하고, 그리고 상기 제1 및 제2 신호들 중 어느 하나에 대응하는 제2 디지털 신호를 생성하는 단계, 그리고 상기 제 1 및 제 2 디지털 신호들을 이용하여 디지털 변환기의 특성을 결정하는 단계를 포함한다.

이 실시예에 있어서, 상기 디지털 변환기의 특성은 변환기 포화 전압, 변환기 분해능력, 변환비율 중 적어도 하나이다.

이와 같이 본 발명에 따른 검사용 아날로그 디지털 변환기는 적어도 두 개의 서브 변환기들을 포함하여 이미지 촬상용 반도체 장치의 노멀 아날로그 디지털 변환기들의 동작 특성, 예컨대, 포화 신호량, 오프셋 등을 빠른 시간 내에 검사할 수 가 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1는 본 발명의 바람직한 실시예에 따른 이미지 촬상용 반도체 장치의 주요부를 도시한 블록도이다.

도 1를 참조하면, 이미지 촬상용 반도체 장치(201)는 APS(Active Pixel Sensor; 이하, APS로 약함) (211), 제1 및 제2 노멀(normal) 아날로그 디지털 변환기들(221, 222), 로우 드라이버(231), 제1 및 제2 검사용 아날로그 디지털 변환기들(241, 242) 및 검사용 패드들(251, 252)을 구비한다.

APS 어레이(211)는 복수개의 화소들(도 3의 311)을 포함하며, 외부에서 입력되는 광신호를 전기신호로 변환한다. 제1 및 제2 노멀 아날로그 디지털 변환기들(221, 222)은 각각 APS 어레이(211)로부터 출력되는 전기신호들을 디지털 데이터로 변환하여 출력한다. 로우 드라이버(231)는 APS 어레이(211)의 화소들(도 3의 311)을 어드레싱한다. 로우 드라이버(231)에 의해 선택된 화소들로부터 출력되는 전기신호들은 제1 및 제2 노멀 아날로그 디지털 변환기들(221, 222)로 전송된다.

제1 및 제2 검사용 아날로그 디지털 변환기들(241, 242)은 외부에서 검사용 패드들(251, 252)을 통해서 입력되는 2개의 검사 신호들(REF_IN, SIG_IN)에 응답하여 디지털 데이터를 출력한다. 제1 및 제2 검사용 아날로그 디지털 변환기들(241, 242)은 제1 및 제2 노멀 아날로그 디지털 변환기들(221, 222)과 동일한 공정에서 동일한 조건으로 제조된다. 따라서, 제1 및 제2 검사용 아날로그 디지털 변환기들(241, 242)은 제1 및 제2 노멀 아날로그 디지털 변환기들(221, 222)과 동일한 동작 특성을 갖는다. 이미지 촬상용 반도체 장치(201)는 하나의 노멀 아날로그 디지털 변환기와 하나의 검사용 아날로그 디지털 변환기를 구비할 수도 있다.

도 2는 도 1에 도시된 이미지 촬상용 반도체 장치(201)를 상세히 도시한 블록도이다. 도 2를 참조하면, 제1 노멀 아날로그 디지털 변환기(221)는 램프전압 발생기(321), 카운터(331), 다수개의 CDS(Correlated Double Sampling; 이하, CDS로 약함)부들(341a∼341n), 다수 개의 비교기들(351a∼351n) 및 다수개의 래치부들(361a∼361n)을 구비하고, 제2 노멀 아날로그 디지털 변환기(222)는 램프전압 발생기(322), 카운터(332), 다수개의 CDS부들(342a∼342n), 다수개의 비교기들(352a∼352n) 및 다수개의 래치부들(362a∼362n)을 구비한다.

램프전압 발생기들(321, 322)은 외부에서 입력되는 램프 인에이블 신호들(rampen1, rampen2)에 응답하여 램프전압들(Vramp1, Vramp2)을 발생하여 출력한다. 즉, 램프 인에이블 신호들(rampen1, rampen2)이 논리 하이(logic high)로 액티브(active)되면 램프전압 발생기들(321, 322)은 램프 전압들(Vramp1, Vramp2)을 출력하고, 램프 인에이블 신호들(rampen1, rampen2)이 논리 로우(logic low)로 인액티브(inactive)되면 램프전압 발생기들(321, 322)은 램프 전압들(Vramp1, Vramp2)을 출력하지 않는다. 램프 전압들(Vramp1, Vramp2)은 선형적으로 증가한다.

다수개의 CDS부들(341a∼341n, 342a∼342n)은 화소들(311)에 저장된 신호들을 2번에 걸쳐 샘플링한다. 즉, 다수개의 CDS부들(341a∼341n, 342a∼342n)은 화소들(311)에 저장된 신호들을 2번에 걸쳐 독출한다.

다수개의 비교기들(351a∼351n, 352a∼352n)은 다수개의 CDS부들(341a∼341n, 342a∼342n)로부터 출력되는 신호들(IN1∼INn)과 램프전압 발생기들(321, 322)로부터 출력되는 신호들(Vramp1, Vramp2)을 입력하고, 이들의 전압차를 출력신호들(OUT1∼OUTn)로써 출력한다. 예컨대, 램프전압들(Vramp1, Vramp2)이 다수개의 CDS부들(341a∼341n, 342a∼342n)의 출력신호들(IN1∼INn)의 전압레벨들보다 낮으면 다수개의 비교기들(351a∼351n, 352a∼352n)의 출력신호들(OUT1∼OUTn)은 논리 로우로 되고, 램프전압들(Vramp1, Vramp2)이 다수개의 CDS부들(341a∼341n, 342a∼342n)의 출력신호들(IN1∼INn)의 전압레벨들보다 높으면 다수개의 비교기들(351a∼351n, 352a∼352n)의 출력신호들(OUT1∼OUTn)은 논리 하이로 된다.

카운터들(331, 332)은 외부로부터 클럭 신호(CLK)와 카운트 인에이블 신호들(counten1, counten2)과 비교기들(351a∼351n, 352a∼352n)의 출력신호들(OUT1∼OUTn)을 입력하고, 카운트 인에이블 신호들(counten1, counten2)에 응답하여 소정 시간 동안 클럭 신호(CLK)의 펄스 수를 카운트한다. 즉, 카운터들(331, 332)은 카운트 인에이블 신호들(counten1, counten2)이 논리 로우에서 논리 하이로 액티브되는 시점부터 클럭 신호(CLK)의 펄스 수를 카운트하기 시작한다. 그러다가 비교기들(351a∼351n, 352a∼352n)의 출력신호들(OUT1∼OUTn)이 반전될 때, 예컨대, 논리 로우에서 논리 하이로 천이될 때 상기 카운트를 중지한다. 제1 및 제2 노멀 아날 로그 디지털 변환기들(221, 222)은 상기 카운트의 수들을 디지털 데이터로써 출력한다. 즉, 상기 펄스 수는 화소들(311)에 저장된 신호들의 전압 크기들을 디지털로 변환한 디지털 데이터이다.

다수개의 래치부들(361a∼361n, 362a∼362n)은 카운터(351a∼351n, 352a∼352n)로부터 출력되는 디지털 데이터를 저장한다.

도 2를 참조하면, 제1 검사용 아날로그 디지털 변환기(241)는 제1 및 제2 서브 변환기들(261, 262)을 포함하며, 제2 검사용 아날로그 디지털 변환기(242)는 제3 및 제4 서브 변환기들263, 264)을 포함한다. 제1 내지 제4 서브 변환기들(261, 262, 263, 264) 각각은 CDS부들(345, 346, 347, 348), 비교기들(355, 356, 357, 358) 및 래치부들(365, 366, 367, 368)을 구비한다.

CDS부들(345, 346)은 검사용 패드들(도 2의 251, 252)을 통해서 입력되는 검사 신호들(REF_IN, SIG_IN)을 각각 1번씩 샘플링하여 출력한다. CDS부들(347, 348)은 검사용 패드들(도 2의 251, 252)을 통해서 입력되는 검사 신호들(REF_IN, REF_IN)을 각각 1번씩 샘플링하여 출력한다. 비교기들(355, 356, 357, 358)은 CDS부들(345, 346, 347, 348)로부터 출력되는 신호들(INa, INb, Inc, Ind)과 램프전압 발생기들(321, 322)로부터 출력되는 신호들(Vramp1, Vramp2)을 비교하고, 그 전압차를 출력신호들(OUTa, OUTb, OUTc, OUTd)로써 출력한다. 예컨대, 램프전압들(Vramp1, Vramp2)이 CDS부들(345, 346)의 출력신호들(INa, INb, Inc, Ind)의 전압레벨들보다 낮으면 비교기들(355, 356, 357, 358)의 출력신호들(OUTa, OUTb, OUTc, OUTd)은 논리 로우로 되고, 램프전압들(Vramp1, Vramp2)이 CDS부들(345, 346, 347, 348)의 출력신호들(INa, INb, Inc, Ind)의 전압레벨들보다 높으면 비교기들(355, 356, 357, 358)의 출력신호들(OUTa, OUTb, OUTc, OUTd)은 논리 하이로 된다.

카운터들(331, 332)은 비교기들(355, 356, 357, 358)의 출력신호들(OUTa, OUTb, OUTc, OUTd)을 입력하고, 카운트 인에이블 신호들(counten1, counten2)에 응답하여 소정 시간 동안 클럭 신호(CLK)의 펄스 수를 카운트한다. 즉, 카운터들(331, 332)은 카운트 인에이블 신호들(counten1, counten2)이 논리 로우에서 논리 하이로 액티브(active)되는 시점부터 클럭 신호(CLK)의 펄스 수를 카운트하기 시직한다. 그러다가, 비교기들(355, 356, 357, 358)의 출력신호들(OUTa, OUTb, OUTc, OUTd)이 반전될 때, 예컨대, 비교기들(355, 356, 357, 358)의 출력신호들(OUTa, OUTb, OUTc, OUTd)이 논리 로우에서 논리 하이로 천이될 때 카운터들(331, 332)은 상기 카운트를 중지한다. 제1 내지 제4 서브 변환기들(261, 262, 263, 264)은 상기 카운트의 수들을 디지털 데이터로써 출력한다. 즉, 상기 카운트된 펄스 수는 검사 신호들(REF_IN, SIG_IN)의 전압차를 디지털로 변환한 디지털 데이터이다.

래치부들(365, 366)은 카운터들(331, 332)로부터 출력되는 디지털 데이터를 저장한다.

도 3은 아날로그 디지털 변환기에서 아날로그 입력 전압에 따른 디지털 출력 데이터를 예시적으로 보여주는 도면이다.

도 3을 참조하면, 제1 및 제2 노멀 아날로그 디지털 변환기들(221, 222)은 APS 어레이211)로부터 출력되는 아날로그 전압 신호에 비례하는 디지털 데이터를 출력한다. 이상적인 제1 및 제2 노멀 아날로그 디지털 변환기들(221, 222)은 0V에 대응하는 아날로그 전압 신호가 입력될 때 값이 '0'인 디지털 데이터를 출력한다. 그러나 내부의 오프셋에 의해서 0V에 대응하는 아날로그 전압 신호가 입력되더라도 제1 및 제2 노멀 아날로그 디지털 변환기들(221, 222)은 값이 '0'인 디지털 데이터를 출력하지 않을 수 있다. 본 발명의 바람직한 실시예에 따른 이미지 촬상용 반도체 장치(201)는 제1 및 제2 검사용 아날로그 디지털 변환기들(241, 242) 각각에 두 개의 서브 변환기들(261, 262, 263, 264)을 포함하여 제1 및 제2 노멀 아날로그 디지털 변환기들(221, 222)의 동작 특성 즉, 포화 신호량, 오프셋 전압 및 이득 특성을 신속하게 측정할 수 있다.

본 발명의 바람직한 실시예에 따른 이미지 촬상용 반도체 장치(201)는 제1 및 제2 노멀 아날로그 디지털 변환기들(221, 222)의 오프셋 전압을 검사하기 위해서, 서로 다른 전압 레벨을 갖는 검사 신호들(REF_IN, SIG_IN)을 제1 및 제2 검사용 아날로그 디지털 변환기들(241, 242) 내 제1 및 제3 서브 변환기들(261, 263)로 입력하고, 동일한 두 개의 검사 신호(REF_IN)를 제2 및 제4 서브 변환기들(262, 264)로 입력한다.

이 상태에서, 제1 및 제2 검사용 아날로그 디지털 변환기들(241, 242) 내 제2 서브 변환기들(262, 264)로부터 출력되는 디지털 데이터가 제로('0')이면 제1 및 제2 노멀 아날로그 디지털 변환기들(221, 222)의 오프셋은 제로이다. 그러나, 제1 및 제2 검사용 아날로그 디지털 변환기들(241, 242)로부터 출력되는 디지털 데이터 가 제로가 아니면 제1 및 제2 노멀 아날로그 디지털 변환기들(221, 222)은 오프셋 전압을 가지고 있는 것이다.

만일, 제1 및 제2 노멀 아날로그 디지털 변환기들(221, 222)이 오프셋 전압을 가지고 있다면, 상기 오프셋 전압만큼 카운터들(331, 332)의 특성을 조정함으로써 상기 오프셋 전압을 제로로 만들 수가 있다.

제1 및 제2 검사용 아날로그 디지털 변환기들(241, 242) 내 제1 및 제3 서브 변환기들(261, 263)은 서로 다른 전압 레벨을 갖는 검사 신호들(REF_IN, SIG_IN)을 입력받는다. 만일 화소들(311)의 포화 전압(saturation voltage)만큼 검사 신호들(REF_IN, SIG_IN) 사이의 전압차를 설정하여 제1 및 제3 서브 변환기들(261, 263)에 인가하면 제1 및 제3 서브 변환기들(261, 263)로부터 출력되는 디지털 데이터가 포화 전압에 대응하는 포화 신호량이다.

예컨대, 화소들(311)의 포화전압이 1000[mV]이고, 제1 및 제2 노멀 아날로그 디지털 변환기들(221, 222)로부터 출력되는 디지털 데이터가 10비트(bit)로 구성된다고 가정한다. 그러면, 검사 신호(REF_IN)를 제로 볼트로 설정하고, 검사 신호(SIG_IN)를 1000[mV]로 설정하여 제1 및 제2 검사용 노멀 아날로그 디지털 변환기들(241, 242)에 인가하고, 제1 및 제2 검사용 노멀 아날로그 디지털 변환기들(241, 242)로부터 출력되는 디지털 데이터를 검사한다. 상기 디지털 데이터가 곧 포화 신호량에 해당한다. 만일, 상기 디지털 데이터가 '1024'이면 제1 및 제2 노멀 아날로그 디지털 변환기들(221, 222)은 정상이지만, 상기 디지털 데이터가 '1024'보다 작거나 크면 제1 및 제2 노멀 아날로그 디지털 변환기들(221, 222)은 비정상임을 알 수 있다.

그러나 만일 디지털 데이터가 '1024'이더라도 제1 및 제2 검사용 아날로그 디지털 변환기들(241, 242)에 오프셋 전압이 포함되어 있다면 제1 및 제2 노멀 아날로그 디지털 변환기들(221, 222)이 정상 상태인 것으로 간주할 수 없다.

본 발명의 이미지 촬상용 반도체 장치(201)는 제1 및 제3 서브 변환기들(261, 263)에서 포화 신호량을 검사함과 동시에 제2 및 제4 서브 변환기들(262, 264)에서 오프셋 전압을 측정하고, 제1 및 제3 서브 변환기들(261, 263)로부터 출력되는 포화 신호량과 제2 및 제4 서브 변환기들(262, 264)로부터 출력되는 오프셋 전압을 이용하여 제1 및 제2 노말 아날로그 디지털 변환기들(221, 222)의 정상 동작 여부를 신속하게 판별할 수 있다. 더 나아가 제1 및 제3 서브 변환기들(261, 263)로부터 출력되는 포화 신호량과 제2 및 제4 서브 변환기들(262, 264)로부터 출력되는 오프셋 전압을 이용하여 제1 및 제2 노멀 아날로그 디지털 변환기들(221, 222)의 포화전압 레벨을 조절할 수 있다.

도 4는 도 2에 도시된 화소 및 제1 노멀 아날로그 디지털 변환기에 구비되는 CDS부와 비교기의 회로도이다. 도 3를 참조하면, 화소(311)는 NMOS 트랜지스터들(411∼414), 캐패시터(431) 및 광 다이오드(421)를 구비하고, CDS부(341a)는 전송 게이트들(441, 442) 및 캐패시터들(432, 433)을 구비하며, 비교기(351a)는 전송 게이트(443)와 인버터(451)를 구비한다.

NMOS 트랜지스터(411)는 리셋 신호(RG)가 논리 하이로 액티브되면 활성화된다.

NMOS 트랜지스터(412)는 전송 신호(TG)가 논리 하이로 액티브되면 활성화된다.

NMOS 트랜지스터(414)는 선택 신호(SEL)가 논리 하이로 액티브되면 활성화된다.

전송 게이트들(441, 442, 443)은 스위칭 신호들(PS, PR, PP)이 논리 하이로 액티브되면 활성화되고, 논리 로우로 인액티브되면 비활성화된다.

도 5는 도 2 및 도 4에 도시된 신호들의 타이밍도이다. 도 5를 참조하여 도 2 및 도 4에 도시된 제1 노멀 아날로그 디지털 변환기(221)의 동작을 설명하기로 한다.

초기 시간(t0)에는 제어 신호들(RG, TG, SEL)과 스위칭 신호들(PS, PR, PP)은 논리 로우(low)로 인액티브된 상태이므로, NMOS 트랜지스터들(411∼414)과 전송 게이트들(441∼443)은 비활성화되어 있다.

제1 시구간(t1)동안, 선택 신호(SEL)와 리셋 신호(RG)가 논리 하이(high)로 액티브된다. 그러면 NMOS 트랜지스터들(411, 414)이 활성화된다. NMOS 트랜지스터(411)가 활성화되면 캐패시터(431)가 충전되고, 캐패시터(431)에 충전된 전압에 의해 NMOS 트랜지스터(413)가 활성화된다. 따라서, 전원전압(VDD) 레벨의 신호가 전송 게이트(442)에 인가된다. 그러나, 전송 게이트(442)가 비활성화되어 있으므로 전송 게이트(442)에 인가된 신호는 전송 게이트(442)를 통과하지 못한다.

제2 시구간(t2)동안, 리셋 신호(RG)는 논리 로우로 인액티브되고, 스위칭 신호들(PS, PP)이 논리 하이로 액티브된다. 리셋 신호(RG)가 논리 로우로 되면 NMOS 트랜지스터(411)가 비활성화되며, 그로 인하여 캐패시터(431)에 충전된 전압이 약간 낮아진다. 따라서, 전송 게이트(442)에 인가된 신호의 전압 레벨도 그만큼 낮아진다. 액티브된 스위칭 신호들(PS, PP)에 의하여 전송 게이트들(442, 443)이 활성화된다. 그러면, 전송 게이트(442)에 인가된 신호는 전송 게이트(442)를 통과하여 캐패시터(433)를 충전시킨다. 이 때, 전송 게이트(443)가 활성화되어 있으므로 캐패시터(433)에 충전된 전압은 인버터(451)의 입력단과 출력단에 인가된다. 따라서, 인버터(451)의 입력단과 출력단은 각각 캐패시터(433)의 전압의 절반 전압으로 상승한다. 제2 시구간(t2)이 끝나면 스위칭 신호들(PS, PP)이 논리 로우로 인액티브되고, 그에 따라 전송 게이트들(442, 443)들이 비활성화된다. 이와 같이, CDS부(341a)에 의해 화소(311)에 저장된 신호는 첫 번째로 샘플링되어 비교기(451)로 전달된다.

제3 시구간(t3)동안, 전송 신호(TG)가 논리 하이로 액티브된다. 그러면 광 다이오드(421)에서 발생된 전하들이 캐패시터(431)로 이동하게 되고, 이로 인하여 캐패시터(431)의 전압이 감소된다. 즉, 광 다이오드(421)에 입사된 광신호의 양만큼 캐패시터(431)의 전압이 감소된다. 이 때, 스위칭 신호(PS)가 다시 논리 하이로 액티브되어 전송 게이트(442)가 활성화된다. 이에 따라 인버터(451)의 입력 전압은 캐패시터(433)의 전압의 감소된 크기만큼 낮아지며, 인버터(451)의 출력전압은 반대로 캐패시터(433)의 전압의 감소된 크기만큼 높아진다.

제3 시구간(t3)동안 스위칭 신호(PR)가 논리 하이로 액티브되어 전송 게이트(441)가 활성화된다. 그로 인하여 램프전압 발생기(321)의 출력신호(Vramp1)가 비교기(451)로 전송된다. 제3 시구간(t3)이 끝나면 전송 신호(TG)와 스위칭 신호(PS)가 논리 로우로 인액티브된다. 그에 따라 NMOS 트랜지스터(412)와 전송 게이트(442)가 비활성화되어 전송 게이트(442)에 인가되는 신호의 전압 레벨은 접지전압 레벨로 감소한다. 이와 같이, 화소(311)에 저장된 신호는 CDS부(341a)에 의해 두 번째로 샘플링되어 비교기(451)로 출력된다.

제4 시구간(t4)동안, 램프 인에이블 신호(rampen1)와 카운트 인에이블 신호(counten1)가 액티브된다. 그러면, 램프전압 발생기(321)로부터 출력되는 램프 전압(Vramp1)이 비교기(451)의 입력단에 인가된다. 램프 전압(Vramp1)이 문턱 전압보다 낮은 동안에는 비교기(451)의 출력 신호(OUT1)는 논리 하이로써 출력되다가 램프 전압(Vramp1)이 문턱 전압보다 높게 되는 순간 비교기(451)의 출력 신호는 논리 로우로써 감소한다.

카운터(331)는 제4 시구간(t4)동안 클럭 신호의 펄스 수를 카운트한다. 즉, 카운터(331)는 카운터 인에이블 신호(counten1)가 액티브되는 순간부터 클럭 신호(CLK)의 펄스 수를 카운트하기 시작하여 비교기(451)의 출력 신호(OUT1)가 논리 로우로 떨어지는 순간 카운트를 중지한다. 이 때, 카운트된 펄스 수가 제1 노멀 아날로그 디지털 변환기(221)의 디지털 데이터로써 출력된다.

상기와 같이, 화소(311)에 저장된 신호는 제1 노멀 아날로그 디지털 변환기(221)에 의해 디지털 데이터로 변환되어 출력된다. 제2 노멀 아날로그 디지털 변환기(222)도 동일한 동작을 통하여 다른 화소에 저장된 신호를 디지털 데이터로 변환한다.

도 6은 도 5에 도시된 제1 검사용 아날로그 디지털 변환기에 구비되는 CDS부들(345, 347) 및 비교기들(355, 357)의 회로도이다. 도 6을 참조하면, 검사용 CDS부(345)는 멀티플렉서(611), 전송 게이트들(621, 622) 및 캐패시터들(631, 632)을 구비하며, 비교기(355)는 전송 게이트(623)와 인버터(641)를 구비한다. 검사용 CDS부(347)는 멀티플렉서(651), 전송 게이트들(661, 662) 및 캐패시터들(671, 672)을 구비하며, 비교기(357)는 전송 게이트(663)와 인버터(681)를 구비한다.전송 게이트들(621, 622, 623, 661,662, 663)은 스위칭 신호들(PS, PR, PP)이 논리 하이로 액티브되면 활성화되고, 논리 로우로 인액티브되면 비활성화된다.

도 7 및 도 8은 도 2 및 도 6에 도시된 신호들 중 제1 검사용 아날로그 디지털 변환기(241)의 동작을 설명하기 위한 신호들의 타이밍도들이다. 도 7 및 도 8을 참조하여 도 2 및 도 6에 도시된 제1 검사용 아날로그 디지털 변환기(241)의 동작을 설명하기로 한다. 제1 시구간(t1)동안, 스위칭 신호들(PS, PR, PP)은 논리 로우로 인액티브된 상태이므로, 전송 게이트들(621∼623, 661~663)은 비활성화되어 있다.

제2 시구간(t2)동안, 멀티플렉서(611)로부터 전압 레벨(V1)을 갖는 제1 검사 신호(REF_IN)가 출력되어 전송 게이트(622)에 인가된다. 또한 스위칭 신호들(PS, PP)이 액티브되어 전송 게이트들(622, 623)이 활성화된다. 따라서, 전송 게이트(622)에 인가된 제1 검사 신호(REF_IN)는 전송 게이트(622)를 통과하여 캐패시터(632)를 충전시킨다. 이 때, 전송 게이트(623)가 활성화되어 있으므로 캐패시터(632)에 충전된 전압은 인버터(641)의 입력단과 출력단에 인가된다. 따라서, 인 버터(641)의 입력신호(INa)와 출력신호(OUTa)는 각각 캐패시터(632)의 전압의 절반 전압으로 상승한다. 이와 같이, 제1 검사 신호(REF_IN)는 CDS부(345)에 의해 첫 번째로 샘플링되어 비교기(641)로 전달된다.

제3 시구간(t3)동안, 스위칭 신호들(PS, PP)은 논리 로우로 인액티브되며, 그에 따라 전송 게이트들(622, 623)들은 비활성화된다.

제4 시구간(t4)동안, 전압 레벨(V2)을 갖는 제2 검사 신호(SIG_IN)가 멀티플렉서(611)를 통해서 전송 게이트(622)에 인가된다. 또한, 스위칭 신호들(PS, PR)이 논리 하이로 액티브되어 전송 게이트들(622, 623)이 활성화된다. 그러면, 캐패시터(632)의 전압은 제1 검사 신호(REF_IN)와 제2 검사 신호(SIG_IN)의 차이전압(vk)만큼 낮아진다. 이에 따라 인버터(451)의 입력신호(INa)는 캐패시터(433)의 감소된 전압(vk)만큼 낮아지며, 인버터(451)의 출력신호(OUTa)는 반대로 캐패시터(433)의 감소된 전압(vk)만큼 높아진다. 이와 같이, 제2 검사 신호(SIG_IN)는 CDS부(345)에 의해 두 번째로 샘플링되어 비교기(355)로 입력된다.

제5 시구간(t5)동안 스위칭 신호(PS)가 논리 로우로 인액티브되어 전송 게이트(622)는 비활성화된다. 또한, 램프 인에이블 신호(rampen1)가 논리 하이로 액티브된다. 이에 따라, 램프전압 발생기(321)로부터 램프 전압(Vramp1)이 출력되어 전송 게이트(621)와 캐패시터들(631, 632)을 통해서 인버터(641)에 인가된다. 그러면 인버터(641)의 입력단 전압이 상승하기 시작한다. 램프 인에이블 신호(rampen1)가 액티브 됨과 동시에 카운트 인에이블 신호(counten1)도 액티브된다. 따라서, 카운터가 활성화되어 클럭 신호(CLK)의 펄스 수를 카운트하기 시작한다.

그러다가, 램프 전압(Vramp1)이 문턱 전압 즉, 제2 시구간(t2)동안 인버터(641)의 입력단에 인가된 전압에 도달하면, 인버터(641)의 출력신호가 논리 하이에서 논리 로우로 천이된다. 이 순간에 카운터(331)는 카운트하는 동작을 중지한다. 상기 카운트된 펄스 수는 제1 검사용 아날로그 디지털 변환기(241)의 디지털 데이터로써 출력된다.

도 6에 도시된 검사용 CDS부(347) 및 비교기(357)는 CDS부(347) 및 비교기(357)와 병렬로 동작한다. 다만, 검사용 CDS부(345)가 제1 검사 신호(REF_IN) 및 제2 검사 신호(SIG_IN)를 입력받아 동작하는데 반해, 검사용 CDS부(347)은 제1 검사 신호(REF_IN)를 입력받아 동작한다.

도 8에 도시된 바와 같이, 제1 내지 제4 시구간들(t1~t4)에서 동일한 전압 레벨(V1)을 갖는 제1 검사 신호(REF_IN)가 두 번에 걸쳐 샘플링되어서 비교기(355)로 입력된다. 제5 시구간(t5)동안 카운터(331)가 동작하고, 인버터(681)의 출력신호가 논리 하이에서 논리 로우로 천이하는 순간에 카운터(331)는 카운트하는 동작을 중지한다. 이상적인 아날로그 디지털 변환기는 동일한 제1 검사 신호(REF_IN)를 두 번에 걸쳐 샘플링한 후 값이 '0'인 디지털 데이터를 출력한다. 그러나 내부 오프셋을 포함하는 아날로그 디지털 변환기는 '0'이 아닌 다른 값의 디지털 데이터를 출력한다.

도 9는 도 2에 도시된 제1 및 제2 서브 변환기들(261, 262)로부터 출력되는 디지털 데이터를 보여주는 도면이다.

도 9를 참조하면, 서로 다른 전압 레벨을 갖는 제1 검사 신호(REF_IN) 및 제 2 검사 신호(SIG_IN)를 입력받은 제1 서브 변환기(261)는 제1 값(D1)을 출력하고, 제1 검사 신호(REF_IN) 를 두 번 입력받은 제2 서브 변환기(262)는 제2 값(D2)을 출력한다.

본 발명의 이미지 촬상용 반도체 장치의 제1 및 제2 서브 변환기들(261, 262)은 제1 값(D1)과 제2 값(D2)을 동시에 출력하므로 아날로그-디지털 변환기의 포화 전압 및 오프셋을 신속하게 검출할 수 있다.

도 10은 본 발명에 따른 이미지센서 검사방법을 설명하기 위한 순서도이다. 도 10를 참조하면, 본 발명의 이미지 촬상용 반도체 장치의 검사 방법은, 제 1 검사 신호(REF_IN)와 제 2 검사 신호(SIG_IN)로 구성된 한 쌍의 아날로그 신호를 외부로부터 입력받아 제 1 검사 신호(REF_IN)와 상기 제2 검사 신호(SIG_IN)의 차에 대응하는 제1 디지털 신호를 생성하고, 제 1 검사 신호(REF_IN)를 입력받아서 제 2 디지털 신호를 생성하고(1210). 제 1 및 제 2 디지털 신호를 이용하여 디지털 변환비와 오프셋을 구하고(1220), 변환기 최대전압(포화전압)과 변환기 분해 능력 등 기타 변환기의 특성을 결정하는 단계(1230)를 포함한다.

도면과 명세서에서 최적 실시예가 개시되었으며, 여기서 사용된 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 따라서, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능할 것이므로, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 기재된 기술적 사상에 의해 정해져야 할 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 2는 도 1에 도시된 이미지 촬상용 반도체 장치를 상세히 도시한 블록도이다.

도 4는 도 2에 도시된 화소 및 제1 노멀 아날로그 디지털 변환기에 구비되는 CDS부와 비교기의 회로도이다.

도 5는 도 2 및 도 4에 도시된 신호들의 타이밍도이다.

도 6은 도 5에 도시된 제1 검사용 아날로그 디지털 변환기에 구비되는 CDS부들 및 비교기들의 회로도이다.

도 7 및 도 8은 도 2 및 도 6에 도시된 신호들 중 제1 검사용 아날로그 디지털 변환기의 동작을 설명하기 위한 신호들의 타이밍도들이다.

도 9는 도 2에 도시된 제1 및 제2 서브 변환기들로부터 출력되는 디지털 데이터를 보여주는 도면이다.

도 10은 본 발명에 따른 이미지센서 검사방법을 설명하기 위한 순서도이다.

Claims

외부에서 입력되는 광 신호를 전기신호로 변환하기 위한 복수 개의 화소들을 포함하는 화소 어레이와;

상기 화소 어레이에 저장된 신호들을 디지털 데이터로 변환하는 아날로그 디지털 변환기; 그리고

상기 아날로그 디지털 변환기의 특성을 검사하기 위한 더미 아날로그 디지털 변환기를 구비하되;

상기 더미 아날로그 디지털 변환기는,

서로 다른 전압 레벨을 갖는 제 1및 제 2 신호를 입력받고 제1 디지털 신호를 출력하는 제1 서브 변환기; 및

상기 제1 및 제2 신호 중 어느 하나를 입력받고 제2 디지털 신호를 출력하는 제2 서브 변환기를 포함하는 것을 특징으로 하는 이미지 촬상용 반도체 장치.
제 1 항에 있어서,

상기 아날로그 디지털 변환기와 상기 더미 아날로그 디지털 변환기는 동일한 반도체 기판 위에 동일한 공정을 거쳐 제작한 이미지 촬상용 반도체 장치.
제 2 항에 있어서,

상기 제1 서브 변환기는,

상기 제1 및 제2 신호들 사이의 전압 레벨 차에 대응하는 상기 제1 디지털 신호를 출력하는 이미지 촬상용 반도체 장치.
제 3 항에 있어서,

상기 제1 서브 변환기는,

상기 제1 및 제2 신호들을 순차적으로 샘플링해서 출력하는 CDS(Correlated Double Sampling) 회로; 그리고

상기 CDS 회로로부터 출력되는 신호와 램프 신호를 비교해서 상기 제1 디지털 신호를 출력하는 비교기를 포함하는 것을 특징으로 하는 이미지 촬상용 반도체 장치.
제 2 항에 있어서,

상기 제2 서브 변환기는,

상기 제1 및 제2 및 신호 중 어느 하나를 2회 연속 입력받고, 상기 제2 디지털 신호를 출력하는 것을 특징으로 하는 이미지 촬상용 반도체 장치.
제 5 항에 있어서,

상기 제2 서브 변환기는,

상기 제1 신호를 2회 순차적으로 샘플링해서 출력하는 CDS(Correlated Double Sampling) 회로; 그리고

상기 CDS 회로로부터 출력되는 신호와 램프 신호를 비교해서 상기 제2 디지털 신호를 출력하는 비교기를 포함하는 것을 특징으로 하는 이미지 촬상용 반도체 장치.
제 1및 제 2신호들을 외부로부터 입력받는 단계와;

상기 제 1및 제2 신호들의 전압 레벨의 차에 대응하는 제 1 디지털 신호를 생성하고, 그리고 상기 제1 및 제2 신호들 중 어느 하나에 대응하는 제2 디지털 신호를 생성하는 단계; 그리고

상기 제 1 및 제 2 디지털 신호들을 이용하여 디지털 변환기의 특성을 결정하는 단계를 포함하는 이미지 촬상용 반도체 검사방법.
제 5항에 있어서,

상기 디지털 변환기의 특성은 변환기 포화 전압, 변환기 분해능력, 변환비율 중, 적어도 하나인 이미지 촬상용 반도체 검사방법.