KR20060099325A - 연산증폭기 - Google Patents

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KR20060099325A
KR20060099325A KR1020050020709A KR20050020709A KR20060099325A KR 20060099325 A KR20060099325 A KR 20060099325A KR 1020050020709 A KR1020050020709 A KR 1020050020709A KR 20050020709 A KR20050020709 A KR 20050020709A KR 20060099325 A KR20060099325 A KR 20060099325A
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Abstract

OOB(Out Of Band) QPSK(Quadrature Phase Shift Keying)용 튜너부에서 수신되어 PGA(Programmable Gain Amplifier)가 증폭한 아날로그 신호를 완충증폭하여 ADC(Analog to Digital Converter)로 입력하는 연산증폭기를 제공한다.
정전류원과, 정전류원에 의해 정전류가 흐르면서 플러스 및 마이너스 입력단자의 신호를 차동 입력하는 차동 입력부와, 차동 입력부가 차동 입력한 신호를 캐스코드 증폭하는 폴디드 캐스코드 증폭기와, 폴디드 캐스코드 증폭기의 출력신호를 증폭하여 플러스 출력단자 및 마이너스 출력단자로 출력하는 제 1 및 제 2 출력 증폭기와, 플러스 출력단자 및 마이너스 출력단자의 출력신호의 중점전압을 발생하는 중점전압 발생부와, 중점전압 발생부가 발생한 중점전압과 미리 설정된 기준전압의 차를 검출하고, 검출한 전압에 따라 폴디드 캐스코드 증폭기의 증폭이득을 조절하는 스태틱 공통모드 궤환부로 구성되어 고속의 연속적인 아날로그 신호를 정확히 완충 증폭하고, 낮은 전원전압을 사용하고, 높은 이득으로 입력신호를 처리하는 교류특성이 우수하며, 버퍼링 능력이 우수하고, 잡음이 발생하지 않는다.
연산증폭기, 버퍼, 스태틱 공통모드 궤환부, 폴디드 캐스코드 증폭기

Description

연산증폭기{Operation Amplifier}
도 1은 케이블 방송신호 수신부의 구성을 보인 블록도.
도 2는 종래의 연산증폭기의 구성을 보인 회로도.
도 3은 종래의 연산증폭기에서 다이내믹 공통모드 궤환부의 구성을 보인 회로도.
도 4는 본 발명의 연산증폭기의 구성을 보인 회로도.
도 5는 본 발명의 연산증폭기에서 스태틱 공통모드 궤환부의 구성을 보인 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
400 : 정전류원 410 : 차동 입력부
420 : 폴디드 캐스코드 증폭기 430, 440 : 제 1 및 제 2 출력 증폭기
450, 460 : 주파수 특성 보상부 470 : 스태틱 공통모드 궤환부
510, 520 : 제 1 및 제 2 이득조절신호 발생부
530 : 이득조절신호 출력부
NM51∼NM53 : 제 1 내지 제 3 엔모스 트랜지스터
PM51∼PM53 : 제 1 내지 제 3 피모스 트랜지스터
VDD : 제 1 전원단자 VSS : 제 2 전원단자
본 발명은 입력되는 소정의 아날로그 신호를 완충 증폭하는 연산증폭기에 관한 것으로 특히 케이블 텔레비전 방송신호를 수신하는 케이블 방송신호 수신기기에서 PGA(Programmable Gain Amplifier)가 출력하는 아날로그 신호를 완충 증폭하여 아날로그/디지털 변환기로 입력시키는 연산 증폭기에 관한 것이다.
최근 디지털 텔레비전 수상기의 시장이 급격히 성장하면서 케이블 텔레비전 방송신호를 송신 및 수신하기 위한 셋탑 박스의 함께 급격히 설정하고 있다. 상기 케이블 방송신호를 수신하는 케이블 방송신호 수신부는 OOB(Out Of Band) QPSK(Quadrature Phase Shift Keying)용 튜너부가 수신하는 케이블 방송신호 즉, 아날로그 신호를 PGA가 증폭하여 이득을 조절한 후 연산 증폭기로 완충증폭하고 있다.
상기 연산증폭기에서 증폭된 아날로그 신호는 아날로그/디지털 변환기에서 디지털 신호로 변환하므로 SNR(Signal to Noise Ratio) 특성이 매우 중요하고, 또한 낮은 전원전압에서도 높은 이득으로 증폭할 수 있어야 한다.
이러한 종래의 기술을 도 1 내지 도 3의 도면을 참조하여 상세히 설명한다.
도 1은 케이블 방송신호 수신부의 구성을 보인 블록도이다. 이에 도시된 바 와 같이 입력되는 케이블 방송신호에서 소정 채널의 케이블 방송신호를 튜닝하는 OOB QPSK 튜너부(100)와, 상기 OOB QPSK 튜너부(100)가 튜닝한 케이블 방송신호를 이득 조절신호에 따라 증폭하여 이득을 일정하게 조절하는 PGA(110)와, 상기 PGA(110)의 출력신호를 완충 증폭하는 버퍼(120)와, 상기 버퍼(120)의 출력신호를 디지털 신호로 변환하는 ADC(Analog to Digital Converter)(130)와, 상기 ADC(140)의 출력신호를 복조하는 QPSK 복조기(140)로 구성하였다.
이와 같이 구성된 케이블 방송신호 수신부는 입력되는 케이블 방송신호에서 OOB QPSK 튜너부(100)가 소정 채널의 케이블 방송신호를 튜닝하고, 튜닝한 케이블 방송신호는 PGA(110)에서 이득 조절신호에 따라 이득이 조절되어 PGA(110)에서 출력되는 케이블 방송신호의 이득이 일정하게 되도록 조절한다.
상기 PGA(110)에서 출력되는 케이블 방송신호 즉, 아날로그 신호는 버퍼(120)에 입력되어 완충 증폭된 후 ADC(130)로 입력되어 디지털 신호로 변환되고, QPSK 복조기(140)에서 복조된 후 출력되어 영상 및 음성신호가 출력되고, 그 출력되는 영상 및 음성신호를 사용자가 시청하게 된다.
이러한 케이블 방송신호 수신부에 있어서, 상기 버퍼(120)는 높은 이득으로 입력신호를 증폭해야 되고, 또한 전력소모를 줄이기 위하여 1.8V 이하의 낮은 전원전압의 영역에서도 입력신호를 왜곡됨이 없이 입력신호를 증폭하는 것이 바람직하다.
도 2는 상기 버퍼(120)에 사용되는 종래의 연산증폭기의 구성을 보인 회로도이다. 이에 도시된 바와 같이 바이어스 전압(BIAS21)에 따라 엔모스 트랜지스터 (NM21)에서 전원단자(VSS)로 정전류가 흐르는 정전류원(200)과, 전원단자(VDD)와 상기 정전류원(200)의 사이에 구비되고, 상기 정전류원(200)에 의해 정전류가 흐르면서 플러스 입력단자(INP) 및 마이너스 입력단자(INN)의 신호를 엔모스 트랜지스터(NM22∼NM25) 및 피모스 트랜지스터(PM21∼PM24)로 캐스코드 증폭하는 캐스코드 증폭기(210)와, 상기 캐스코드 증폭기(210)의 출력신호를 엔모스 트랜지스터(NM26, NM26) 및 피모스 트랜지스터(PM25, PM26)로 증폭하여 플러스 출력단자(OUTP) 및 마이너스 출력단자(OUTN)로 상호간에 위상이 180° 반전된 발란스(balanced) 신호를 출력하는 출력부(220)와, 상기 출력부(220)가 플러스 출력단자(OUTP) 및 마이너스 출력단자(OUTN)로 출력하는 신호를 콘덴서(C21)(C22) 및 저항(R21)(R22)을 통해 각기 출력부(220)의 입력으로 궤환시켜 주파수 특성을 보상하는 주파수 특성 보상부(230)(240)와, 상기 플러스 출력단자(OUTP) 및 마이너스 출력단자(OUTN)로 출력하는 신호가 정확히 발란스 신호로 되게 하기 위한 이득조절신호를 궤환시키는 다이내믹 공통모드 궤환부(250)와, 상기 다이내믹 공통모드 궤환부(250)가 궤환시키는 이득조절신호에 따라 엔모스 트랜지스터(NM28)가 상기 출력부(220)의 이득을 조절하는 이득 조절부(260)로 구성하였다.
상기 다이내믹 공통모드 궤환부(250)는, 도 3에 도시된 바와 같이 제 1 기준전압(REF1)이 입력되는 입력단자와 상기 플러스 출력단자(OUTP) 및 마이너스 출력단자(OUTN)의 사이에 제 2 클럭신호(P2) 및 제 2 반전 클럭신호(/P2)에 따라 스위칭되는 전송 게이트(TG31)(TG32)와, 제 1 클럭신호(P1) 및 제 1 반전 클럭신호 (/P1)에 따라 스위칭되는 전송 게이트(TG33)(TG34)를 각기 직렬 접속하고, 제 2 기준전압(REF2)이 입력되는 입력단자와 이득 조절신호를 출력하는 출력단자의 사이에 제 2 클럭신호(P2)에 따라 스위칭되는 엔모스 트랜지스터(NM31)(NM32) 및 제 1 클럭신호(P1)에 따라 스위칭되는 엔모스 트랜지스터(NM33)(NM34)를 각기 직렬 접속하여, 상기 전송게이트(TG31, TG33)(TG32, TG34)의 접속점과 상기 엔모스 트랜지스터(NM31, NM33)(NM32, NM34)의 접속점 사이에 콘덴서(C31)(C32)를 각기 접속하고, 상기 플러스 출력단자(OUTP) 및 마이너스 출력단자(OUTN)와 상기 이득 조절신호를 출력하는 출력단자의 사이에 콘덴서(C33)(C34)를 각기 접속하였다.
이와 같이 구성된 종래의 연산 증폭기는 전원단자(VDD)(VSS)에 동작전원이 인가된 상태에서 바이어스 전압(BIAS21)에 따라 정전류원(200)의 엔모스 트랜지스터(NM21)에서 전원단자(VSS)로 소정 레벨의 정전류가 흐르게 되어 캐스코드 증폭기(210)로 정전류가 흐르게 된다.
이와 같은 상태에서 바이어스 전압(BIAS22∼BIAS24)에 따라 캐스코드 증폭기(210)의 엔모스 트랜지스터(NM24, NM25) 및 피모스 트랜지스터(PM21, PM22)(PM23, PM24)가 동작하면서 입력단자(INP)(INN)의 신호를 엔모스 트랜지스터(NM22, NM23)가 입력하여 캐스코드 증폭하고, 캐스코드 증폭기(210)의 출력신호는 출력부(220)의 엔모스 트랜지스터(NM26, NM26) 및 피모스 트랜지스터(PM25, PM26)에 의해 다시 증폭되어 플러스 출력단자(OUTP) 및 마이너스 출력단자(OUTN)로 출력된다.
상기 출력부(220)가 플러스 출력단자(OUTP) 및 마이너스 출력단자(OUTN)로 출력하는 신호는 주파수 특성 보상부(230)(240)의 콘덴서(C21)(C22) 및 저항(R21)(R22)을 통해 출력부(220)의 입력으로 궤환되어 주파수 특성을 보상하게 된다.
이러한 연산 증폭기에 있어서, 상기 플러스 출력단자(OUTP) 및 마이너스 출력단자(OUTN)로 출력되는 신호는 상호간의 위상이 정확히 180° 반전되고, 전압레벨은 동일한 발란스 신호가 출력되어야 한다.
이를 위하여 종래의 연산 증폭기는 상기 플러스 출력단자(OUTP) 및 마이너스 출력단자(OUTN)를 다이내믹 공통모드 궤환부(250)가 입력받아 이득조절신호를 출력하게 된다.
즉, 상기 다이내믹 공통모드 궤환부(250)는, 상기 플러스 출력단자(OUTP) 및 마이너스 출력단자(OUTN)를 신호를 콘덴서(C33)(C34)를 통해 합성하여 이득 조절부(260)로 이득조절신호를 출력한다.
그리고 다이내믹 공통모드 궤환부(250)는, 제 1 기준전압(REF1) 및 제 2 기준전압(REF2)이 입력되는 상태에서 제 2 클럭신호(P2)가 고전위이고, 제 2 반전 클럭신호(/P2)가 저전위로 입력될 경우에 전송 게이트(TG31)(TG32) 및 엔모스 트랜지스터(NM31)(NM32)가 스위칭되어 도통상태로 되고, 전송 게이트(TG33)(TG34) 및 엔모스 트랜지스터(NM33)(NM34)는 차단상태로 된다. 그러면, 상기 제 1 및 제 2 기준전압(REF1)(REF2)이 전송 게이트(TG31)(TG32) 및 엔모스 트랜지스터(NM31)(NM32)를 통해 콘덴서(C31)(C32)에 충전된다.
이와 같은 상태에서 제 1 클럭신호(P1)가 고전위이고, 제 1 반전 클럭신호 (/P1)가 저전위로 입력될 경우에 상기와는 반대로 전송 게이트(TG31)(TG32) 및 엔모스 트랜지스터(NM31)(NM32)는 차단상태로 되고, 전송 게이트(TG33)(TG34) 및 엔모스 트랜지스터(NM33)(NM34)는 스위칭되어 도통상태로 된다.
그러면, 상기 콘덴서(C31)(C32)에 충전된 전압이 전송 게이트(TG33)(TG34) 및 엔모스 트랜지스터(NM33)(NM34)를 통해 콘덴서(C33)(C34)에 충전된다. 이 때, 상기 플러스 출력단자(OUTP) 및 마이너스 출력단자(OUTN)로 출력되는 신호의 레벨에 따라 콘덴서(C31)(C32)의 충전전압이 콘덴서(C33)(C34)에 충전되는 것으로서 콘덴서(C33)(C34)에는 동일한 레벨의 직류전원이 충전되어 플러스 출력단자(OUTP) 및 마이너스 출력단자(OUTN)로 출력되는 신호가 정확히 발란스 신호로 되게 한다.
여기서, 상기 제 1 기준전압(REF1)은 예를 들면, 전원단자(VDD)(VSS)의 동작전원을 정확히 1/2로 분할한 중점전압으로 입력되어 상기 플러스 출력단자(OUTP) 및 마이너스 출력단자(OUTN)로 출력되는 신호는 전원단자(VDD)(VSS)의 중점 전압을 중심으로 정확히 180°의 위상차를 가지는 발란스 신호를 출력하게 된다.
그러나 상기한 바와 같은 종래의 연산증폭기는 고속의 연속적인(continuous) 아날로그 신호를 정확히 완충 증폭할 수 없고, 1.8V 이하의 낮은 전원전압에서 동작하기 어려움은 물론 높은 이득을 얻을 수 없는 것으로서 교류특성이 나쁘며, 또한 버퍼링 능력이 떨어지고, 클럭신호를 사용하는 다이내믹 공통모드 궤환부를 사용하여 클럭신호에 따른 잡음이 발생하게 되는 등의 여러 가지 문제점이 있었다.
그러므로 본 발명의 목적은 고속의 연속적인 아날로그 신호를 정확히 완충 증폭할 수 있는 연산증폭기를 제공하는데 있다.
본 발명의 다른 목적은 낮은 전원전압을 사용하고, 높은 이득으로 입력신호를 처리하는 교류특성이 우수한 연산증폭기를 제공하는데 있다.
본 발명의 다른 목적은 버퍼링 능력이 우수하고, 클럭신호를 사용하지 않는 스태틱 공통모드 궤환부를 사용하여 잡음이 발생하지 않는 연산증폭기를 제공하는데 있다.
이러한 목적을 가지는 본 발명의 연산증폭기는, 정전류원과, 상기 정전류원에 의해 정전류가 흐르면서 플러스 및 마이너스 입력단자의 신호를 차동 입력하는 차동 입력부와, 상기 차동 입력부가 차동 입력한 신호를 캐스코드 증폭하는 폴디드 캐스코드 증폭기와, 상기 폴디드 캐스코드 증폭기의 출력신호를 증폭하여 플러스 출력단자 및 마이너스 출력단자로 출력하는 제 1 및 제 2 출력 증폭기와, 상기 플러스 출력단자 및 마이너스 출력단자의 출력신호의 중점전압을 발생하는 중점전압 발생부와, 상기 중점전압 발생부가 발생한 중점전압과 미리 설정된 기준전압의 차를 검출하고, 검출한 전압에 따라 상기 폴디드 캐스코드 증폭기의 증폭이득을 조절하는 스태틱 공통모드 궤환부로 구성됨을 특징으로 한다.
그리고 본 발명은 상기 플러스 출력단자 및 마이너스 출력단자의 출력신호를 상기 제 1 및 제 2 출력 증폭기의 입력으로 궤환시켜 주파수 특성을 보상하는 주파수 특성 보상부를 더 포함하는 것을 특징으로 한다.
상기 스태틱 공통모드 궤환부는 기준전압을 기준으로 하여 상기 중점전압 발 생부가 발생한 중점전압의 레벨에 따른 제 1 및 제 2 이득조절신호를 각기 발생하는 제 1 및 제 2 이득조절신호 발생부와, 상기 제 1 및 제 2 이득조절신호 발생부가 발생한 제 1 및 제 2 이득조절신호를 합성하여 상기 캐스코드 증폭기의 증폭 이득을 조절하는 이득조절신호 출력부로 구성되고, 상기 제 1 이득조절신호 발생부는 제 1 전원단자에 제 1 엔모스 트랜지스터의 드레인 및 게이트가 접속되고, 제 1 엔모스 트랜지스터의 소스와 제 2 전원단자의 사이에, 게이트에 상기 기준전압 및 상기 중점전압 발생부가 발생한 중점전압이 각기 인가되는 제 2 및 제 3 엔모스 트랜지스터가 병렬 접속되어 그 접속점에서 제 1 이득조절신호가 출력되게 구성되며, 상기 제 2 이득조절신호 발생부는 제 2 전원단자에 제 1 피모스 트랜지스터의 드레인 및 게이트가 접속되고, 제 1 전원단자와 제 1 피모스 트랜지스터의 사이에, 게이트에 상기 기준전압 및 상기 중점전압 발생부가 발생한 중점전압이 각기 인가되는 피모스 트랜지스터가 병렬 접속되어 그 접속점에서 제 2 이득조절신호가 출력되게 구성됨을 특징으로 한다.
이하, 첨부된 도 4 및 도 5의 도면을 참조하여 본 발명의 연산증폭기를 상세히 설명한다.
도 4는 본 발명의 연산증폭기의 구성을 보인 회로도이다. 이에 도시된 바와 같이 바이어스 전압(BIAS41)에 따라 엔모스 트랜지스터(NM41)에서 전원단자(VSS)로 정전류가 흐르는 정전류원(400)과, 상기 정전류원(400)의 정전류가 흐르면서 플러 스 및 마이너스 입력단자(INP)(INN)의 신호를 엔모스 트랜지스터(NM42, NM43)가 차동 입력하는 차동 입력부(410)와, 상기 차동 입력부(410)가 차동 입력한 신호를 피모스 트랜지스터(PM41∼PM44) 및 엔모스 트랜지스터(NM44∼NM47)가 캐스코드 증폭하는 폴디드 캐스코드 증폭기(420)와, 상기 폴디드 캐스코드 증폭기(420)의 출력신호를 엔모스 트랜지스터(NM48)(NM49) 및 피모스 트랜지스터(PM45)(PM46)로 증폭하여 플러스 출력단자(OUTP) 및 마이너스 출력단자(OUTN)로 출력하는 제 1 및 제 2 출력 증폭기(430)(440)와, 상기 플러스 출력단자(OUTP) 및 마이너스 출력단자(OUTN)의 출력신호를 콘덴서(C41)(C42) 및 저항(R41)(R42)을 통해 제 1 및 제 2 출력 증폭기(430)(440)로 궤환시켜 주파수 특성을 보상하는 주파수 특성 보상부(440)(450)와, 상기 플러스 출력단자(OUTP) 및 마이너스 출력단자(OUTN)의 출력신호를 저항(R43, R44) 및 콘덴서(C43, C44)로 분할하여 중점전압을 발생하는 중점전압 발생부(460)와, 상기 중점전압 발생부(460)가 발생한 중점전압과 기준전압의 차를 검출하고, 검출한 전압에 따라 상기 폴디드 캐스코드 증폭기(420)의 증폭이득을 조절하는 스태틱 공통모드 궤환부(470)로 구성하였다.
상기 스태틱 공통모드 궤환부(470)는 도 5에 도시된 바와 같이 기준전압을 기준으로 하여 상기 중점전압 발생부(460)가 발생한 중점전압의 레벨에 따른 제 1 및 제 2 이득조절신호를 각기 발생하는 제 1 및 제 2 이득조절신호 발생부(500)(510)와, 상기 제 1 및 제 2 이득조절신호 발생부(500)(510)가 발생한 제 1 및 제 2 이득조절신호를 저항(R51, R52)으로 합성하여 상기 캐스코드 증폭기(420)의 증폭 이득을 조절하는 이득조절신호 출력부(520)로 구성하였다.
상기 제 1 이득조절신호 발생부(500)는, 제 1 전원단자(VDD)에 제 1 엔모스 트랜지스터(NM51)의 드레인 및 게이트가 접속되고, 제 1 엔모스 트랜지스터(NM51)의 소스와 제 2 전원단자(VSS)의 사이에, 게이트에 상기 기준전압 및 상기 중점전압 발생부(460)가 발생한 중점전압이 각기 인가되는 엔모스 트랜지스터(NM52)(NM53)가 접속되어 그 접속점에서 제 1 이득조절신호가 출력되게 구성된다.
상기 제 2 이득조절신호 발생부(510)는, 제 2 전원단자(VSS)에 제 1 피모스 트랜지스터(PM51)의 드레인 및 게이트가 접속되고, 제 1 전원단자(VDD)와 제 1 피모스 트랜지스터(PM51)의 사이에, 게이트에 상기 기준전압 및 상기 중점전압 발생부(460)가 발생한 중점전압이 각기 인가되는 피모스 트랜지스터(PM52)(PM53)가 접속되어 그 접속점에서 제 2 이득조절신호가 출력되게 구성된다.
이와 같이 구성된 본 발명의 연산증폭기는 제 1 및 제 2 전원단자(VDD)(VSS)에 동작전원이 인가된 상태에서 바이어스 전압(BIAS41)에 따라 정전류원(400)의 엔모스 트랜지스터(NM41)로 정전류가 흐르게 되고, 정전류원(400)의 정전류에 따라 차동 입력부(410)로 정전류가 흐르면서 플러스 입력단자(INP) 및 마이너스 입력단자(INN)의 신호를 차동 입력하게 된다.
상기 차동 입력부(410)가 입력한 신호는 폴디드 캐스코드 증폭기(420)에서 바이어스 전압(BIAS42∼BIAS44) 및 스태틱 공통모드 궤환부(470)의 출력신호에 따라 설정되는 증폭 이득으로 증폭된 후 제 1 및 제 2 출력 증폭기(430)(440)에서 다 시 증폭되어 플러스 출력단자(OUTP) 및 마이너스 출력단자(OUTN)로 출력된다.
상기 제 1 및 제 2 출력 증폭기(430)(440)가 플러스 출력단자(OUTP) 및 마이너스 출력단자(OUTN)로 출력하는 출력신호는 주파수 특성 보상부(450)(460)의 콘덴서(C41)(C42) 및 저항(R41)(R42)을 통해 제 1 및 제 2 출력 증폭기(430)(440)의 입력으로 궤환되어 주파수 특성을 보상하게 된다.
그리고 상기 제 1 및 제 2 출력 증폭기(430)(440)가 플러스 출력단자(OUTP) 및 마이너스 출력단자(OUTN)로 출력하는 신호는 중점전압 발생부(450)의 저항(R43, R44) 및 콘덴서(C43, C44)가 분할하여 중점전압을 발생하고, 발생한 중점전압은 기준전압과 함께 스태틱 공통모드 궤환부(470)로 입력된다.
여기서, 상기 기준전압은 예를 들면, 제 1 및 제 2 전원단자(VDD)(VSS)의 전압을 분할한 중점전압으로 설정된다.
상기 스태틱 공통모드 궤환부(470)는, 제 1 이득조절신호 발생부(500)가 엔모스 트랜지스터(NM51)를 통해 일정 레벨의 전류가 흐르게 되고, 엔모스 트랜지스터(NM52)는 기준전압의 레벨에 따라 일정 레벨의 전류가 흐르게 되며, 엔모스 트랜지스터(NM53)는 중점전압 발생부(460)가 출력하는 중점전압의 레벨에 따라 흐르는 전류가 가변되어 제 1 이득조절신호 발생부(500)에서 출력되는 제 1 이득조절신호의 전압 레벨이 가변된다.
또한 상기 스태틱 공통모드 궤환부(470)는, 제 2 이득조절신호 발생부(510)가 피모스 트랜지스터(PM51)를 통해 일정 레벨의 전류가 흐르게 되고, 피모스 트랜 지스터(PM52)는 기준전압의 레벨에 따라 일정 레벨의 전류가 흐르게 되며, 피모스 트랜지스터(PM53)는 중점전압 발생부(460)가 출력하는 중점전압의 레벨에 따라 흐르는 전류가 가변되어 제 2 이득조절신호 발생부(510)에서 출력되는 제 2 이득조절신호의 전압 레벨이 가변된다.
이와 같이 스태틱 공통모드 궤환부(470)의 제 1 및 제 2 이득조절신호 발생부(500)(510)가 각기 출력하는 제 1 및 제 2 이득조절신호는 이득조절신호 출력부(520)의 저항(R51, R52)을 통해 합성된 후 상기 캐스코드 증폭기(420)의 엔모스 트랜지스터(NM46, NM47)의 게이트에 이득조절신호로 입력되어 캐스코드 증폭기(420)의 증폭이득을 조절하고, 이로 인하여 상기 플러스 출력단자(OUTP) 및 마이너스 출력단자(OUTN)로 출력되는 신호는 전원단자(VDD)(VSS)의 중점 전압을 중심으로 정확히 180°의 위상차를 가지는 발란스 신호를 출력하게 된다.
한편, 상기에서는 본 발명을 특정의 바람직한 실시 예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
이상에서 설명한 바와 같이 본 발명은 고속 및 연속적으로 입력되는 아날로그 신호를 정확히 완충 증폭하고, 스태틱 공통모드 궤환부를 구비하여 1.8V의 낮은 전압에서도 원활하게 동작할 수 있음은 물론 높은 이득을 얻을 수 있어 교류 특성 이 향상되며, 버퍼링 능력이 우수하고, 별도의 클럭신호를 사용하지 않아 클럭신호에 따른 잡음이 발생하지 않는 등의 효과가 있다.

Claims (6)

  1. 정전류원;
    상기 정전류원에 의해 정전류가 흐르면서 플러스 및 마이너스 입력단자의 신호를 차동 입력하는 차동 입력부;
    상기 차동 입력부가 차동 입력한 신호를 캐스코드 증폭하는 폴디드 캐스코드 증폭기;
    상기 폴디드 캐스코드 증폭기의 출력신호를 증폭하여 플러스 출력단자 및 마이너스 출력단자로 출력하는 제 1 및 제 2 출력 증폭기;
    상기 플러스 출력단자 및 마이너스 출력단자의 출력신호의 중점전압을 발생하는 중점전압 발생부; 및
    상기 중점전압 발생부가 발생한 중점전압과 미리 설정된 기준전압의 차를 검출하고, 검출한 전압에 따라 상기 폴디드 캐스코드 증폭기의 증폭이득을 조절하는 스태틱 공통모드 궤환부로 구성된 연산증폭기.
  2. 제 1 항에 있어서,
    상기 플러스 출력단자 및 마이너스 출력단자의 출력신호를 상기 제 1 및 제 2 출력 증폭기의 입력으로 궤환시켜 주파수 특성을 보상하는 주파수 특성 보상부를 더 포함하는 것을 특징으로 하는 연산증폭기.
  3. 제 1 항에 있어서, 상기 스태틱 공통모드 궤환부는;
    기준전압을 기준으로 하여 상기 중점전압 발생부가 발생한 중점전압의 레벨에 따른 제 1 및 제 2 이득조절신호를 각기 발생하는 제 1 및 제 2 이득조절신호 발생부; 및
    상기 제 1 및 제 2 이득조절신호 발생부가 발생한 제 1 및 제 2 이득조절신호를 합성하여 상기 캐스코드 증폭기의 증폭 이득을 조절하는 이득조절신호 출력부로 구성됨을 특징으로 하는 연산증폭기.
  4. 제 3 항에 있어서, 상기 제 1 이득조절신호 발생부는;
    제 1 전원단자에 제 1 엔모스 트랜지스터의 드레인 및 게이트가 접속되고, 제 1 엔모스 트랜지스터의 소스와 제 2 전원단자의 사이에, 게이트에 상기 기준전압 및 상기 중점전압 발생부가 발생한 중점전압이 각기 인가되는 제 2 및 제 3 엔모스 트랜지스터가 병렬 접속되어 그 접속점에서 제 1 이득조절신호가 출력되게 구성됨을 특징으로 하는 연산증폭기.
  5. 제 3 항에 있어서, 상기 제 2 이득조절신호 발생부는;
    제 2 전원단자에 제 1 피모스 트랜지스터의 드레인 및 게이트가 접속되고, 제 1 전원단자와 제 1 피모스 트랜지스터의 사이에, 게이트에 상기 기준전압 및 상기 중점전압 발생부가 발생한 중점전압이 각기 인가되는 피모스 트랜지스터가 병렬 접속되어 그 접속점에서 제 2 이득조절신호가 출력되게 구성됨을 특징으로 하는 연 산증폭기.
  6. 제 1 항과 제 3 항 내지 제 5 항중 어느 하나의 항에 있어서, 상기 기준전압은;
    상기 제 1 및 제 2 전원단자의 전압을 1/2로 분할한 전압인 것을 특징으로 하는 연산증폭기.
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* Cited by examiner, † Cited by third party
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