KR20060099303A - 멀티플라잉 디지털/아날로그 변환기 - Google Patents

멀티플라잉 디지털/아날로그 변환기 Download PDF

Info

Publication number
KR20060099303A
KR20060099303A KR1020050020674A KR20050020674A KR20060099303A KR 20060099303 A KR20060099303 A KR 20060099303A KR 1020050020674 A KR1020050020674 A KR 1020050020674A KR 20050020674 A KR20050020674 A KR 20050020674A KR 20060099303 A KR20060099303 A KR 20060099303A
Authority
KR
South Korea
Prior art keywords
amplifier
constant current
signal
bias voltage
analog
Prior art date
Application number
KR1020050020674A
Other languages
English (en)
Inventor
이우열
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR1020050020674A priority Critical patent/KR20060099303A/ko
Publication of KR20060099303A publication Critical patent/KR20060099303A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Amplifiers (AREA)

Abstract

주파수 특성을 보상하기 위한 보상용 콘덴서의 용량을 줄여 면적을 줄일 수 있는 MDAC(Multiplying Digital to Analog Converter)를 제공한다.
제 1 바이어스 전압에 따라 정전류가 흐르는 제 1 및 제 2 정전류원과, 상기 제 1 정전류원으로 정전류가 흐르면서 감산기의 출력신호를 캐스코드 증폭하는 제 1 증폭기와, 제 2 정전류원으로 정전류가 흐르면서 상기 제 1 증폭기의 증폭신호를 차동 증폭하여 출력단자로 출력하는 제 2 증폭기와, 상기 제 1 증폭기와 상기 제 2 증폭기의 출력단자의 사이에 접속되어 이날로그 신호의 주파수를 보상하는 제 1 및 제 2 보상용 콘덴서로 이루어지고, 상기 제 1 증폭기는 상기 감산기의 신호를 입력받는 제 1 엔모스 트랜지스터와 전원단자의 사이에 제 2 바이어스 전압에 따라 도통되는 제 2 엔모스 트랜지스터와, 제 3 바이어스 전압에 따라 도통되는 제 1 피모스 트랜지스터와, 제 4 바이어스 전압에 따라 도통되는 제 2 피모스 트랜지스터가 직렬 연결되고, 상기 제 1 및 제 2 엔모스 트랜지스터의 접속점 및 상기 제 1 및 제 2 피모스 트랜지스터의 접속점과 상기 제 2 증폭기의 출력단자의 사이에 상기 제 1 및 제 2 보상용 콘덴서가 각기 접속된다.
MDAC, ADC, 파이프라인 ADC, 보상용 콘덴서, DCL, 감산기

Description

멀티플라잉 디지털/아날로그 변환기{Multiplying Digital to analog converter}
도 1은 일반적인 아날로그/디지털 변환기의 구성을 보인 블록도.
도 2는 종래의 MDAC의 구성을 보인 회로도.
도 3은 본 발명의 MDAC의 구성을 보인 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
300 : 감산기 310, 320 : 제 1 및 제 2 정전류원
330, 340 : 제 1 및 제 2 증폭기 C31, C32 : 제 1 보상용 콘덴서
C33, C34 : 제 2 보상용 콘덴서 NM31∼NM38 : 엔모스 트랜지스터
PM31∼PM36 : 피모스 트랜지스터
BIAS31∼BIAS35 : 제 1 내지 제 5 바이어스 전압
본 발명은 PDP(Plasma Display Panel) 또는 LCD(Liquid Crystal Display) 패널 등과 같은 평판 표시패널을 표시화면으로 사용하는 모니터 및 텔레비전 수상기 등과 같은 영상 표시기기에 있어서, 샘플링 및 홀딩한 아날로그 신호에서 디지털 신호로 변환한 전압 레벨을 감산하고, 나머지 전압 레벨을 확장하는 멀티플라잉 디지털/아날로그 변환기(Multiplying Digital to Analog Converter : 이하, 'MDAC'라고 약칭함)에 관한 것이다.
최근에 PDP 및 LCD 패널 등을 표시화면으로 사용하는 영상 표시기기의 시장이 급성장하고 있다. 상기 영상 표시기기에는 다양한 아날로그 신호가 입력된다. 예를 들면, NTSC 방식의 콤포넌트 신호와, VCR에서 출력되는 YC(휘도 및 칼라) 신호와, 컴퓨터 등에서 출력되는 R, G, B 신호와, Y, PB, PR 신호를 비롯하여 여러 종류의 아날로그 신호가 디지털 영상 표시기기에 입력될 수 있다.
그러므로 LCD 패널 및 PDP 등을 표시화면으로 사용하는 영상 표시기기들은 상기한 다양한 종류의 아날로그 신호들을 표시화면에 표시하기 위하여 아날로그/디지털 변환회로로 아날로그 신호를 디지털 신호로 변환한 후 스케일링(scaling)하고 있다.
상기 표시화면에 표시하는 신호의 해상도가 높아짐에 따라 아날로그 신호를 디지털 신호로 변환하는 아날로그/디지털 변환기의 처리속도가 빨라져야 한다.
즉, R, G, B 신호의 전압 레벨은 스윙(swing) 범위가 약 0.7Vpp 내외이지만 동작 클럭신호가 매우 빠르므로 빠른 속도로 동작하는 아날로그/디지털 변환기가 필요하다. 그러므로 고해상도 및 고속 동작하는 아날로그 R, G, B 신호를 처리하기 위해서는 아날로그 R, G, B 신호를 입력하면서 적절하게 처리해야 된다. 또한 상기 아날로그/디지털 변환기는 아날로그 R, G, B 신호와 함께 고속의 아날로그 Y, PB, PR 신호를 동시에 처리해주어야 한다. 여기에 필요한 해상도로 종래에는 8비트와, 200㎒의 처리속도를 요구하였다.
그리고 최근에는 고화질의 해상도로 10비트 및 200㎒의 처리속도를 요구하고 있다.
도 1은 10비트 및 200㎒의 처리속도로 아날로그 신호를 디지털 신호로 변환하는 아날로그/디지털 변환기의 구성을 보인 블록도이다. 이에 도시된 바와 같이 수신되는 아날로그 신호를 샘플링하고, 홀딩하여 증폭하는 SHA(Sampling and Holding Amplifier)(100)와, 상기 SHA(100)에서 출력되는 아날로그 신호를 복수의 플래쉬 ADC(Analog to Digital Converter)(111) 및 복수의 MDAC(Multiplying Digital to Analog Converter)(113)로 디지털 신호로 변환하는 파이프라인 ADC(pipeline Analog to digital converter)(110)와, 상기 파이프라인 ADC(110)의 복수의 플래쉬 ADC(111)에서 출력되는 디지털 신호의 에러를 정정하는 DCL(Digital Correction Logic)(120)로 구성하였다.
이와 같이 구성된 아날로그/디지털 변환기는 입력되는 아날로그 신호를 SHA(100)가 입력받아 클럭신호에 따라 샘플링하여 홀딩하고, 홀딩한 신호를 증폭하여 출력하게 된다.
상기 SHA(100)에서 출력되는 아날로그 신호는 파이프라인 ADC(110)의 첫 번째 플래쉬 ADC(111)가 소정 레벨을 소정 비트의 디지털 신호로 변환하고, 첫 번째 MDAC(113)가 상기 SHA(100)에서 출력되는 신호에서 상기 첫 번째 플래쉬 ADC(111)가 디지털 신호로 변환한 레벨을 감산하여 확장한 후 다음의 플래쉬 ADC(111)가 소정 레벨을 소정 비트의 디지털 신호로 변환하며, 다음의 MDAC(113)가 SHA(100)에서 출력되는 신호에서 상기 플래쉬 ADC(111)가 디지털 신호로 변환한 레벨을 감산하여 확장하는 것을 반복하면서 디지털 신호로 변환한다.
상기 복수의 플래쉬 ADC(111)가 출력하는 디지털 신호는 DCL(120)로 입력되는 것으로서 DCL(120)은 입력되는 디지털 신호의 에러를 정정하여 출력하게 된다.
이러한 아날로그/디지털 변환기에 있어서, 종래의 MDAC는 도 2에 도시된 바와 같이 SHA(100) 또는 MDAC(113)로부터 입력되는 신호에서 상기 플래쉬 ADC(111)가 디지털 신호로 변환한 레벨을 감산하는 감산기(200)와, 제 1 바이어스 전압(BIAS21)에 따라 엔모스 트랜지스터(NM21)(NM22)가 도통상태로 되면서 상기 전원단자(VSS)로 정전류가 흐르는 제 1 및 제 2 정전류원(210)(220)과, 상기 제 1 정전류원(210)으로 정전류가 흐르면서 상기 감산기(200)의 출력신호를 캐스코드 증폭하는 제 1 증폭기(230)와, 상기 제 2 정전류원(220)으로 정전류가 흐르면서 상기 제 1 증폭기(230)의 증폭신호를 차동 증폭하여 출력단자(OUTP)(OUTN)로 출력하는 제 2 증폭기(240)와, 상기 제 1 증폭기(230)의 출력단자와 상기 출력단자(OUTP)(OUTN)의 사이에 접속되어 이날로그 신호의 주파수를 보상하는 보상용 콘덴서(C21)(C22)로 구성하였다.
상기 제 1 증폭기(230)는, 상기 감산기(200)의 출력신호를 입력하는 엔모스 트랜지스터(NM23)(NM24)와 전원단자(VDD)의 사이에 제 2 바이어스 전압(BIAS22)에 따라 도통되는 엔모스 트랜지스터(NM25)(NM26)와, 제 3 바이어스 전압(BIAS23)에 따라 도통되는 피모스 트랜지스터(PM21)(PM22)와, 제 4 바이어스 전압(BIAS24)에 따라 도통되는 피모스 트랜지스터(PM23)(PM24)가 직렬 연결된다.
그리고 상기 제 2 증폭기(240)는, 상기 제 1 증폭기(230)에서 증폭된 아날로그 신호를 입력하는 엔모스 트랜지스터(NM27)(NM28)와 전원단자(VDD)의 사이에 제 5 바이어스 전압(BIAS25)에 따라 도통되는 피모스 트랜지스터(PM25)(PM26)가 직렬 연결된다.
이와 같이 구성된 종래의 MDAC는 전원단자(VDD)(VSS)에 동작전원이 인가된 상태에서 감산기(200)는 SHA(100) 또는 MDAC(113)로부터 입력되는 신호에서 상기 플래쉬 ADC(111)가 디지털 신호로 변환한 레벨을 감산하여 출력하게 된다.
그리고 제 1 바이어스 전압(BIAS21)에 따라 제 1 및 제 2 정전류원(210)(220)의 엔모스 트랜지스터(NM21)(NM21)가 각기 도통상태로 되면서 소정레벨의 정전류가 흐르게 되고, 이로 인하여 제 1 증폭기(230) 및 제 2 증폭기(240)에 상기 제 1 및 제 2 정전류원(210)(220)의 정전류가 흐르게 한다.
또한 제 1 증폭기(230)는 제 2 내지 제 4 바이어스 전압(BIAS22∼BIAS24)에 따라 엔모스 트랜지스터(NM25)(NM26), 피모스 트랜지스터(PM21)(PM22) 및 피모스 트랜지스터(PM23)(PM24)로 소정레벨의 전류가 흐르게 되고, 제 2 증폭기(240)도 제 5 바이어스 전압(BIAS25)에 따라 피모스 트랜지스터(PM25)(PM26)로 소정 레벨의 전류가 흐르게 된다.
이와 같은 상태에서 감산기(200)에서 소정 레벨의 아날로그 신호가 입력되면, 그 아날로그 신호를 제 1 증폭기(230)의 엔모스 트랜지스터(NM23, NM25)(NM24, NM26) 및 피모스 트랜지스터(PM21, PM23)(PM22, PM24)가 캐스코드 증폭하고, 제 1 증폭기(230)에서 증폭된 아날로그 신호는 제 2 증폭기(240)의 엔모스 트랜지스터(NM27)(NM28) 및 피모스 트랜지스터(PM25)(PM26)가 차동 증폭하여 출력단자(OUTP)(OUTN)로 출력하게 된다.
이 때, 상기 제 1 증폭기(230)의 출력단자와 출력단자(OUTP)(OUTN)의 사이에는 보상용 콘덴서(C21)(C22)가 구비되어 상기 제 1 증폭기(220) 및 제 2 증폭기(230)가 증폭하는 아날로그 신호의 주파수 특성을 보상하게 된다.
그러나 상기한 종래의 MDAC는 제 1 증폭기의 출력단자와 출력단자(OUTP)(OUTN)의 사이에 보상용 콘덴서(C21)(C22)를 구비하여 아날로그 신호의 주파수 특성을 보상할 수 있으나, 보상용 콘덴서(C21)(C22)의 용량이 커야 되고, 이로 인하여 집적소자로 제조할 경우에 많은 면적을 차지하게 되는 문제점이 있었다.
그러므로 본 발명의 목적은 주파수 특성을 보상하기 위한 보상용 콘덴서의 용량을 줄여 면적을 줄일 수 있는 MDAC를 제공하는데 있다.
이러한 목적을 가지는 본 발명의 MDAC는 SHA(Sampling and Holding Amplifier) 또는 MDAC(Multiplying Digital to Analog Converter)로부터 입력되는 신호에서 플래쉬 ADC(Analog to digital converter)가 디지털 신호로 변환한 레벨을 감산하는 감산기와, 제 1 바이어스 전압에 따라 정전류가 흐르는 제 1 및 제 2 정전류원과, 상기 제 1 정전류원으로 정전류가 흐르면서 상기 감산기의 출력신호를 캐스코드 증폭하는 제 1 증폭기와, 상기 제 2 정전류원으로 정전류가 흐르면서 상 기 제 1 증폭기의 증폭신호를 차동 증폭하여 출력단자로 출력하는 제 2 증폭기와, 상기 제 1 증폭기와 상기 제 2 증폭기의 출력단자의 사이에 접속되어 이날로그 신호의 주파수를 보상하는 제 1 및 제 2 보상용 콘덴서로 이루어지고, 상기 제 1 증폭기는 상기 감산기의 신호를 입력받는 제 1 엔모스 트랜지스터와 전원단자의 사이에 제 2 바이어스 전압에 따라 도통되는 제 2 엔모스 트랜지스터와, 제 3 바이어스 전압에 따라 도통되는 제 1 피모스 트랜지스터와, 제 4 바이어스 전압에 따라 도통되는 제 2 피모스 트랜지스터가 직렬 연결되고, 상기 제 1 및 제 2 엔모스 트랜지스터의 접속점 및 상기 제 1 및 제 2 피모스 트랜지스터의 접속점과 상기 제 2 증폭기의 출력단자의 사이에 상기 제 1 및 제 2 보상용 콘덴서가 각기 접속되는 것을 특징으로 한다.
이하, 첨부된 도 3의 도면을 참조하여 본 발명의 MDAC를 상세히 설명한다.
도 3은 본 발명의 MDAC의 구성을 보인 회로도이다. 이에 도시된 바와 같이 SHA 또는 MDAC로부터 입력되는 신호에서 플래쉬 ADC가 디지털 신호로 변환한 레벨을 감산하는 감산기(300)와, 제 1 바이어스 전압(BIAS31)에 따라 엔모스 트랜지스터(NM31)(NM32)가 도통상태로 되면서 상기 전원단자(VSS)로 정전류가 흐르는 제 1 및 제 2 정전류원(310)(320)과, 상기 제 1 정전류원(310)으로 정전류가 흐르면서 상기 감산기(300)의 출력신호를 캐스코드 증폭하는 제 1 증폭기(330)와, 상기 제 2 정전류원(320)으로 정전류가 흐르면서 상기 제 1 증폭기(330)의 증폭신호를 차동 증폭하여 출력단자(OUTP)(OUTN)로 출력하는 제 2 증폭기(340)와, 상기 제 1 증폭기(330)와 상기 출력단자(OUTP)(OUTN)의 사이에 접속되어 이날로그 신호의 주파수를 보상하는 제 1 보상용 콘덴서(C31)(C32) 및 제 2 보상용 콘덴서(C33)(C34)로 구성하였다.
상기 제 1 증폭기(330)는, 상기 감산기(300)의 출력신호를 입력하는 엔모스 트랜지스터(NM33)(NM34)와 전원단자(VDD)의 사이에 제 2 바이어스 전압(BIAS32)에 따라 도통되는 엔모스 트랜지스터(NM35)(NM36)와, 제 3 바이어스 전압(BIAS33)에 따라 도통되는 피모스 트랜지스터(PM31)(PM32)와, 제 4 바이어스 전압(BIAS34)에 따라 도통되는 피모스 트랜지스터(PM33)(PM34)가 직렬 연결된다.
그리고 상기 제 2 증폭기(340)는, 상기 제 1 증폭기(330)에서 증폭된 아날로그 신호를 입력하는 엔모스 트랜지스터(NM37)(NM38)와 전원단자(VDD)의 사이에 제 5 바이어스 전압(BIAS35)에 따라 도통되는 피모스 트랜지스터(PM35)(PM36)가 직렬 연결된다.
상기 제 1 보상용 콘덴서(C31)(C32)는 상기 제 1 증폭기(330)의 엔모스 트랜지스터(NM33, NM35)(NM34, NM36)의 접속점과 출력단자(OUTP)(OUTN)의 사이에 접속되고, 상기 제 2 보상용 콘덴서(C33)(C34)는 상기 제 1 증폭기(330)의 피모스 트랜지스터(PM31, PM33)(PM32, PM34)의 접속점과 출력단자(OUTP)(OUTN)의 사이에 접속된다.
이와 같이 구성된 본 발명의 MDAC는 전원단자(VDD)(VSS)에 동작전원이 인가된 상태에서 종래와 마찬가지로 감산기(300)가 SHA 또는 MDAC로부터 입력되는 신호에서 플래쉬 ADC가 디지털 신호로 변환한 레벨을 감산하여 제 1 증폭기(330)로 출력하는 것으로 제 1 증폭기(330)는 제 1 및 제 2 정전류원(310)(320)에 의해 정전류가 흐르면서 상기 감산기(300)의 출력신호를 캐스코드 증폭하고, 제 1 증폭기(330)에서 캐스코드 증폭된 아날로그 신호는 제 2 증폭기(340)에서 차동 증폭되어 출력단자(OUTP)(OUTN)로 출력된다.
이와 같이 동작함에 있어서, 본 발명은 상기 제 1 증폭기(330)의 엔모스 트랜지스터(NM33, NM35)(NM34, NM36)의 접속점과 출력단자(OUTP)(OUTN)의 사이에 제 1 보상용 콘덴서(C31)(C32)가 구비되고, 피모스 트랜지스터(PM31, PM33)(PM32, PM34)의 접속점과 출력단자(OUTP)(OUTN)의 사이에 제 2 보상용 콘덴서(C33)(C34)가 구비되어 MDAC가 처리하는 아날로그 신호의 주파수 특성을 보상하게 된다.
이와 같이 본 발명은 제 1 증폭기(330)의 엔모스 트랜지스터(NM33, NM35)(NM34, NM36)의 접속점과 출력단자(OUTP)(OUTN)의 사이 및 피모스 트랜지스터(PM31, PM33)(PM32, PM34)의 접속점과 출력단자(OUTP)(OUTN)의 사이에 제 1 보상용 콘덴서(C31)(C32) 및 제 2 보상용 콘덴서(C33)(C34)를 구비하여 주파수 특성을 보상함에 따라 동일한 부하 조건이라고 가정할 경우에 종래에 비하여 적은 용량을 가지는 제 1 및 제 2 보상용 콘덴서(C31, C32)(C33, C34)로 주파수를 보상할 수 있고, 이로 인하여 집적소자로 제조할 경우에 제 1 및 제 2 보상용 콘덴서(C31, C32)(C33, C34)가 차지하는 면적을 줄일 수 있다.
한편, 상기에서는 본 발명을 특정의 바람직한 실시 예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
이상에서 설명한 바와 같이 본 발명은 감산기의 출력신호를 제 1 증폭기 및 제 2 증폭기로 증폭함에 있어서, 제 1 증폭기의 출력단자와 제 2 증폭기의 출력단자의 사이에 보상용 콘덴서를 구비하지 않고, 제 1 증폭기 내부의 엔모스 트랜지스터의 접속점 및 피모스 트랜지스터의 접속점과 제 2 증폭기의 출력단자의 사이에 제 1 및 제 2 보상용 콘덴서를 구비하여 주파수 특성을 보상함으로써 제 1 및 제 2 보상용 콘덴서의 용량을 작게 할 수 있고, 이로 인하여 집적소자로 제조할 경우에 제 1 및 제 2 보상용 콘덴서가 차지하는 면적을 줄이고, 전체적으로 소모전력을 줄일 수 있는 등의 효과가 있다.

Claims (1)

  1. SHA(Sampling and Holding Amplifier) 또는 MDAC(Multiplying Digital to Analog Converter)로부터 입력되는 신호에서 플래쉬 ADC(Analog to digital converter)가 디지털 신호로 변환한 레벨을 감산하는 감산기;
    제 1 바이어스 전압에 따라 정전류가 흐르는 제 1 및 제 2 정전류원;
    상기 제 1 정전류원으로 정전류가 흐르면서 상기 감산기의 출력신호를 캐스코드 증폭하는 제 1 증폭기;
    상기 제 2 정전류원으로 정전류가 흐르면서 상기 제 1 증폭기의 증폭신호를 차동 증폭하여 출력단자로 출력하는 제 2 증폭기; 및
    상기 제 1 증폭기와 상기 제 2 증폭기의 출력단자의 사이에 접속되어 이날로그 신호의 주파수를 보상하는 제 1 및 제 2 보상용 콘덴서로 이루어지고,
    상기 제 1 증폭기는;
    상기 감산기의 신호를 입력받는 제 1 엔모스 트랜지스터와 전원단자의 사이에 제 2 바이어스 전압에 따라 도통되는 제 2 엔모스 트랜지스터와, 제 3 바이어스 전압에 따라 도통되는 제 1 피모스 트랜지스터와, 제 4 바이어스 전압에 따라 도통되는 제 2 피모스 트랜지스터가 직렬 연결되고,
    상기 제 1 및 제 2 엔모스 트랜지스터의 접속점 및 상기 제 1 및 제 2 피모스 트랜지스터의 접속점과 상기 제 2 증폭기의 출력단자의 사이에 상기 제 1 및 제 2 보상용 콘덴서가 각기 접속되는 것을 특징으로 하는 멀티플라잉 디지털/아날로그 변환기.
KR1020050020674A 2005-03-11 2005-03-11 멀티플라잉 디지털/아날로그 변환기 KR20060099303A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050020674A KR20060099303A (ko) 2005-03-11 2005-03-11 멀티플라잉 디지털/아날로그 변환기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050020674A KR20060099303A (ko) 2005-03-11 2005-03-11 멀티플라잉 디지털/아날로그 변환기

Publications (1)

Publication Number Publication Date
KR20060099303A true KR20060099303A (ko) 2006-09-19

Family

ID=37630586

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050020674A KR20060099303A (ko) 2005-03-11 2005-03-11 멀티플라잉 디지털/아날로그 변환기

Country Status (1)

Country Link
KR (1) KR20060099303A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100804637B1 (ko) * 2006-11-02 2008-02-20 삼성전자주식회사 저전압 연산 증폭기 및 연산 증폭 방법
US8749423B2 (en) 2011-05-25 2014-06-10 SK Hynix Inc. Amplifying circuit and analog digital conversion circuit with the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100804637B1 (ko) * 2006-11-02 2008-02-20 삼성전자주식회사 저전압 연산 증폭기 및 연산 증폭 방법
US8749423B2 (en) 2011-05-25 2014-06-10 SK Hynix Inc. Amplifying circuit and analog digital conversion circuit with the same

Similar Documents

Publication Publication Date Title
US6400301B1 (en) amplifying signals in switched capacitor environments
US7903017B2 (en) Comparator for a pipelined analog-to-digital converter and related signal sampling method
US7154294B2 (en) Comparators capable of output offset calibration
US7397409B2 (en) Multi-bit pipeline analog-to-digital converter having shared amplifier structure
US7116138B2 (en) Ramp signal generation circuit
US7129882B2 (en) Successive approximation ad converter having pulse noise suppression
US7196563B2 (en) Comparator and AD conversion circuit having hysteresis circuit
KR101115804B1 (ko) 기준전압 공급회로
US7408496B2 (en) Method, apparatus and system sharing an operational amplifier between two stages of pipelined ADC and/or two channels of signal processing circuitry
US9160323B2 (en) Differential amplifier and dual mode comparator using the same
US20080001800A1 (en) Source driver of liquid crystal display and the driving method
US7248198B2 (en) Reference voltage driving circuit and pipelined analog to digital converter including same
KR20080070596A (ko) Ａ/ｄ 변환기
US7126507B2 (en) Analog-digital converter using clock boosting
KR101352767B1 (ko) 게이트 부트스트래핑 회로 및 서브 레인징 기법을 이용한 파이프라인 구조의 ａｄｃ
JP4372111B2 (ja) アナログデジタル変換器
US11367390B2 (en) Display apparatus and method for noise reduction
TWI641213B (zh) 放大器與其重置方法
US9106240B1 (en) Multiplying digital-to-analog converter and pipeline analog-to-digital converter using the same
KR20060099303A (ko) 멀티플라잉 디지털/아날로그 변환기
KR20060099307A (ko) 멀티플라잉 디지털/아날로그 변환기
US20050035788A1 (en) Clamped comparator
KR20060099018A (ko) 샘플링/홀딩용 증폭기
KR20060097501A (ko) 샘플링/홀딩 증폭기
CN112751537B (zh) 线性放大电路和包含该电路的模数转换装置

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination