KR20060097501A - 샘플링/홀딩 증폭기 - Google Patents

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KR20060097501A
KR20060097501A KR1020050020743A KR20050020743A KR20060097501A KR 20060097501 A KR20060097501 A KR 20060097501A KR 1020050020743 A KR1020050020743 A KR 1020050020743A KR 20050020743 A KR20050020743 A KR 20050020743A KR 20060097501 A KR20060097501 A KR 20060097501A
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엘지전자 주식회사
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Abstract

아날로그 영상신호를 샘플링하여 콘덴서에 홀딩 및 증폭할 경우에 콘덴서에 홀딩된 아날로그 영상신호를 빠른 속도로 안정화시킨다.
입력단자로 입력되는 아날로그 영상신호를 샘플링 기간동안 충전하여 샘플링하는 제 1 콘덴서와, 상기 제 1 콘덴서에 저장된 아날로그 영상신호를 홀딩/증폭기간동안 분할 저장하는 제 2 콘덴서와, 상기 제 2 콘덴서가 입력단자와 출력단자의 사이에 궤환용으로 접속되어 상기 샘플링한 아날로그 영상신호를 증폭하는 증폭기와, 상기 제 1 및 제 2 콘덴서 사이의 전압을 증폭하는 안정화용 증폭기와, 상기 안정화용 증폭기의 출력신호를 상기 제 1 콘덴서로 궤환시켜 제 1 콘덴서에 샘플링된 상기 아날로그 영상신호를 안정화시키는 전송 게이트를 구비하여 제 1 콘덴서에 홀딩된 아날로그 영상신호를 빠른 속도로 안정화시키고, 아날로그 영상신호를 정확히 디지털 영상신호로 변환할 수 있도록 하여 왜곡이 발생되지 않도록 한다.
ADC, 샘플링/홀딩,

Description

샘플링/홀딩 증폭기{Sampling and holding amplifier}
도 1은 일반적인 아날로그/디지털 변환기의 구성을 보인 블록도.
도 2는 종래의 샘플링/홀딩 증폭기의 구성을 보인 회로도.
도 3a 내지 도 3d는 도 2의 입력 클럭신호를 보인 파형도.
도 4 및 도 5는 종래의 샘플링/홀딩 증폭기가 아날로그 영상신호를 샘플링하고, 홀딩 및 증폭할 경우의 등가 회로도.
도 6은 본 발명의 샘플링/홀딩 증폭기의 구성을 보인 회로도.
도 7은 본 발명의 샘플링/홀딩 증폭기에 사용되는 안정화용 증폭기의 구성을 보인 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
600 : 안정화용 증폭기 610 : 증폭기
700 : 정전류원 710 : 캐스코드 증폭기
C61, C62 : 제 1 콘덴서 C63, C64 : 제 2 콘덴서
TG64, TG65 : 전송게이트 PM71, PM72 : 제 1 피모스 트랜지스터
PM73, PM74 : 제 2 피모스 트랜지스터 NM72, NM73 : 제 1 엔모스 트랜지스터
NM74, NM75 : 제 2 엔모스 트랜지스터
BIAS71∼BIAS : 제 1 내지 제 3 바이어스 전압
본 발명은 PDP(Plasma Display Panel) 또는 LCD(Liquid Crystal Display) 패널 등과 같은 평판 표시패널을 표시화면으로 사용하는 모니터 및 텔레비전 수상기 등의 영상 표시기기에 있어서, 아날로그/디지털 변환기가 아날로그 신호를 디지털 신호로 변환할 경우에 아날로그 신호를 샘플링 및 홀딩하여 증폭하는 샘플링/홀딩 증폭기에 관한 것으로 특히 샘플링 및 홀딩한 아날로그 신호를 빠른 속도로 안정화시킬 수 있는 샘플링/홀딩 증폭기에 관한 것이다.
최근에 PDP 및 LCD 패널 등을 표시화면으로 사용하는 영상 표시기기의 시장이 급성장하고 있다. 상기 영상 표시기기에는 다양한 아날로그 영상신호가 입력된다. 예를 들면, NTSC 방식의 콤포넌트 신호와, VCR에서 출력되는 YC(휘도 및 칼라) 신호와, 컴퓨터 등에서 출력되는 R, G, B 신호와, Y, PB, PR 신호를 비롯하여 여러 종류의 아날로그 영상신호가 입력될 수 있다.
그러므로 LCD 패널 및 PDP 등을 표시화면으로 사용하는 영상 표시기기들은 상기한 다양한 종류의 아날로그 영상신호들을 표시화면에 표시하기 위하여 아날로그/디지털 변환기로 아날로그 영상신호를 디지털 영상신호로 변환한 후 스케일링(scaling)하고 있다.
상기 입력되는 영상신호의 해상도가 높아짐에 따른 아날로그/디지털 변환기의 처리속도 증가는 아날로그 영상신호를 디지털 영상신호로 변환할 때 영상신호의 왜곡으로 발생되고, 이는 화면에 표시되는 영상의 콘트라스트와 밝기가 감쇄되어 화질에 치명적인 영향을 주게 된다.
그러므로 아날로그 영상신호를 빠른 속도로 디지털 영상신호로 변환할 경우에 영상신호의 왜곡이 발생되지 않도록 해야 된다.
일반적으로 R, G, B 신호의 전압 레벨은 스윙(swing) 범위가 약 0.7Vpp 내외이지만 NTSC 방식의 콤포넌트 신호나 VCR 등에서 출력되는 YC 신호는 전압레벨의 스윙 범위가 최소 1.32Vpp이다. 그러므로 NTSC 방식의 콤포넌트 신호나 VCR 등에서 출력되는 휘도 및 칼라 신호의 전압레벨은 일반 R, G, B 신호의 전압 레벨보다 높으므로 적절한 신호의 처리가 필요하다.
그리고 상기한 R, G, B 신호와, NTSC 방식의 콤포넌트 신호와, VCR 등에서 출력되는 휘도 및 칼라 신호를 처리함과 동시에 고속의 Y, PB, PR 신호를 처리해야 하며, 이에 필요한 해상도는 12비트 정도로 해야 소비자들이 원하는 화질을 제공할 수 있다.
상기한 고 해상도와, 높은 동작 주파수를 갖는 아날로그/디지털 변환기를 설계함에 있어서, 입력되는 아날로그 영상신호를 샘플링 및 홀딩할 경우에 그 샘플링 및 홀딩한 아날로그 영상신호를 빠른 속도로 안정화시켜야 된다.
도 1은 아날로그 영상신호를 디지털 영상신호로 변환하는 아날로그/디지털 변환기의 구성을 보인 블록도이다. 이에 도시된 바와 같이 수신되는 아날로그 영상신호를 샘플링하고, 홀딩하여 증폭하는 샘플링/홀딩 증폭기(Sampling and Holding Amplifier)(100)와, 상기 샘플링/홀딩 증폭기(100)에서 출력되는 아날로그 영상신 호를 복수의 플래쉬 ADC(Analog to Digital Converter)(111) 및 복수의 MDAC(Multiplying Digital to Analog Converter)(113)로 디지털 영상신호로 변환하는 파이프라인 ADC(pipeline Analog to digital converter)(110)와, 상기 파이프라인 ADC(110)의 복수의 플래쉬 ADC(111)에서 출력되는 디지털 영상신호의 에러를 정정하는 DCL(Digital Correction Logic)(120)로 구성하였다.
이와 같이 구성된 아날로그/디지털 변환기는 입력되는 아날로그 영상신호를 SHA(100)가 입력받아 소정 주파수의 클럭신호에 따라 샘플링하고, 홀딩하며, 홀딩한 신호를 증폭하여 출력하게 된다.
상기 샘플링/홀딩 증폭기(100)에서 출력되는 아날로그 영상신호는 파이프라인 ADC(110)의 첫 번째 플래쉬 ADC(111)가 소정 레벨을 소정 비트의 디지털 영상신호로 변환하고, 첫 번째 MDAC(113)가 상기 SHA(100)에서 출력되는 신호에서 상기 첫 번째 플래쉬 ADC(111)가 디지털 영상신호로 변환한 레벨을 감산하여 확장한 후 다음의 플래쉬 ADC(111)가 소정 레벨을 소정 비트의 디지털 영상신호로 변환하며, 다음의 MDAC(113)가 SHA(100)에서 출력되는 신호에서 상기 플래쉬 ADC(111)가 디지털 영상신호로 변환한 레벨을 감산하여 확장하는 것을 반복하면서 디지털 영상신호로 변환한다.
상기 복수의 플래쉬 ADC(111)가 출력하는 디지털 영상신호는 DCL(120)로 입력되는 것으로서 DCL(120)은 입력되는 디지털 영상신호의 에러를 정정하여 출력하게 된다.
이러한 아날로그/디지털 변환기에 있어서, 입력되는 아날로그 영상신호를 샘 플링/홀딩 증폭기(100)가 샘플링하여 홀딩하고, 홀딩한 아날로그 영상신호를 빠른 속도로 안정화시켜야 파이프라인 ADC(110)가 안정화된 아날로그 영상신호를 정확히 디지털 영상신호로 변환할 수 있다.
도 2는 종래의 샘플링/홀딩 증폭기(100)의 구성을 보인 회로도이다. 이에 도시된 바와 같이 아날로그 신호가 입력되는 입력단자(IN1)(IN2)가 제 2 클럭신호(P2) 및 제 2 반전 클럭신호(/P2)에 따라 스위칭되는 되는 전송게이트(TG21)(TG22)를 통해, 제 1 클럭신호(P1) 및 제 1 반전 클럭신호(/P1)에 따라 스위칭되는 전송게이트(TG23)의 양 단자에 접속되어 그 접속점이 제 1 콘덴서(C21)(C22)를 통해 증폭기(200)의 입력단자에 접속됨과 아울러 증폭기(200)의 두 입력단자의 사이에 제 2 클럭신호(P2)에 의해 스위칭되는 엔모스 트랜지스터(NM21, NM22)가 접속되고, 또한 증폭기(200)의 입력단자가 제 2 클럭신호(P2)에 의해 스위칭되는 엔모스 트랜지스터(NM23)(NM24)를 통해 전원단자(Vcom)에 접속된다.
상기 증폭기(200)의 입력단자와 출력단자의 사이에, 제 2 콘덴서(C23)(C24)와 제 1 클럭신호(P1) 및 제 1 반전 클럭신호(/P1)에 의해 스위칭되는 전송게이트(TG24)(TG25)가 직렬 접속되고, 제 2 콘덴서(C23)(C24) 및 전송게이트(TG24)(TG25)의 접속점과 전원단자(Vcom)의 사이에 제 2 클럭신호(P2) 및 제 2 반전 클럭신호(/P2)에 의해 스위칭되는 전송게이트(TG26)(TG27)가 접속된다.
상기 증폭기(200)의 출력단자는 출력단자(OUT1)(OUT2)에 각기 접속됨과 아울러 출력단자(OUT1)(OUT2)의 사이에 제 1 반전 클럭신호(/P1)에 의해 스위칭되는 엔모스 트랜지스터(NM25)(NM26)가 접속된다.
상기 제 1 및 제 2 클럭신호(P1)(P2)는 도 2a 및 도 2b에 도시된 바와 같이 180°의 위상차를 가지며, 상승에지 및 하강에지에서 상호간에 약간의 시간 폭(d)을 가지며, 상기 제 1 및 제 2 반전 클럭신호(/P1)(/P2)는 상기 제 1 및 제 2 클럭신호(P1)(P2)를 반전한 신호이다.
이와 같이 구성된 종래의 샘플링/홀딩 증폭기는 전원단자(Vcom)에 동작전원이 인가된 상태에서 샘플링 기간 즉, 제 1 클럭신호(P1)가 저전위이고, 제 1 반전 클럭신호(/P1)가 고전위이며, 제 2 클럭신호(P2)가 고전위이며, 제 2 반전 클럭신호(/P2)가 저전위인 기간일 경우에 저전위의 제 1 클럭신호(P1) 및 고전위의 제 1 반전 클럭신호(/P1)에 의해 전송게이트(TG23, TG24, TG25)는 차단상태로 스위칭되고, 고전위의 제 2 클럭신호(P2) 및 저전위의 제 2 반전 클럭신호(/P2)에 의해 전송 게이트(TG21, TG22, TG26, TG27)가 도통상태로 스위칭되며, 또한 고전위의 제 2 클럭신호(P2)에 의해 엔모스 트랜지스터(NM21 ∼ NM24)가 도통상태로 스위칭됨과 아울러 고전위의 제 1 반전 클럭신호(/P1)에 의해 엔모스 트랜지스터(NM25, NM26)가 도통상태로 스위칭된다. 이를 등가회로로 나타내면 도 4에 도시된 바와 같다.
그러면, 입력단자(IN1)(IN2)로 입력되는 아날로그 영상신호는 전송게이트(TG21)(TG22), 콘덴서(C21)(C22) 및 엔모스 트랜지스터(NM23)(NM24)를 순차적으로 통해 전원단자(Vcom)로 흐르게 되면서 입력 아날로그 영상신호가 샘플링되고, 콘덴서(C21, C22)에 충전된다. 이 때, 콘덴서(C23, C24)의 양단에는 전원단자(Vcom)의 전원이 모두 인가되어 입력 아날로그 영상신호가 충전되지 않는다.
이와 같은 상태에서 홀딩/증폭기간 즉, 제 1 클럭신호(P1)가 고전위이고, 제 1 반전 클럭신호(/P1)가 저전위이며, 제 2 클럭신호(P2)가 저전위이며, 제 2 반전 클럭신호(/P2)가 고전위인 기간일 경우에 상기와는 반대로 고전위의 제 1 클럭신호(P1) 및 저전위의 제 1 반전 클럭신호(/P1)에 의해 전송게이트(TG23, TG24, TG25)는 도통상태로 스위칭되고, 저전위의 제 2 클럭신호(P2) 및 고전위의 제 2 반전 클럭신호(/P2)에 의해 전송 게이트(TG21, TG22, TG26, TG27)가 차단상태로 스위칭되며, 또한 저전위의 제 2 클럭신호(P2)에 의해 엔모스 트랜지스터(NM21 ∼ NM24)가 차단상태로 스위칭됨과 아울러 저전위의 제 1 반전 클럭신호(/P1)에 의해 엔모스 트랜지스터(NM25, NM26)가 차단상태로 스위칭된다. 이를 등가회로로 나타내면 도 5에 도시된 바와 같다.
그러면, 증폭기(200)의 입력단자와 출력단자의 사이에 콘덴서(C23)(C24)가 궤환용으로 접속되면서 상기 콘덴서(C21, C22)에 샘플링 및 홀딩된 아날로그 영상신호가 콘덴서(C21, C23)(C22, C24)에 분할 저장되면서 증폭기(200)에서 증폭되어 파이프라인 ADC(110)로 출력된다.
이러한 종래의 샘플링/홀딩 증폭기에 있어서, 입력되는 아날로그 영상신호의 해상도가 낮을 경우에 제 1 및 제 2 클럭신호(P1)(P2)의 주파수가 낮아 아날로그 영상신호를 왜곡됨이 없이 샘플링 및 홀딩하여 증폭할 수 있다. 그러나 입력되는 아날로그 영상신호의 해상도가 높을 경우 예를 들면, 12비트 이상일 경우에 제 1 및 제 2 클럭신호(P1)(P2)의 주파수가 높아지게 되고, 콘덴서(C21∼C24)에 샘플링된 아날로그 영상신호가 안정화되기 전에 증폭기(200)가 증폭하여 파이프라인 아날로그/디지털 변환기(110)가 디지털 영상신호로 변환하게 되고, 이로 인하여 상기 변호나한 디지털 영상신호가 왜곡되어 화면에 표시되는 영상의 콘트라스트 및 밝기 등이 저하되고, 화질이 저하되는 문제점이 있었다.
그러므로 본 발명의 목적은 아날로그 영상신호를 샘플링하여 콘덴서에 홀딩 및 증폭할 경우에 콘덴서에 홀딩된 아날로그 영상신호를 빠른 속도로 안정화시켜 아날로그 영상신호를 정확히 디지털 영상신호로 변환하고, 왜곡이 발생되지 않도록 하는 샘플링/홀딩 증폭기를 제공하는데 있다.
이러한 목적을 가지는 본 발명의 샘플링/홀딩 증폭기는 입력단자로 입력되는 아날로그 영상신호를 샘플링 기간동안 충전하여 샘플링하는 제 1 콘덴서와, 상기 제 1 콘덴서에 저장된 아날로그 영상신호를 홀딩/증폭기간동안 분할 저장하는 제 2 콘덴서와, 상기 제 2 콘덴서가 입력단자와 출력단자의 사이에 궤환용으로 접속되어 상기 샘플링한 아날로그 영상신호를 증폭하는 증폭기와, 상기 제 1 및 제 2 콘덴서 사이의 전압을 증폭하는 안정화용 증폭기와, 상기 안정화용 증폭기의 출력신호를 상기 제 1 콘덴서로 궤환시켜 제 1 콘덴서에 샘플링된 상기 아날로그 영상신호를 안정화시키는 전송 게이트로 구성됨을 특징으로 한다.
상기 안정화용 증폭기는 제 1 바이어스 전압에 따라 정전류가 흐르는 정전류원과, 상기 정전류원에 의해 정전류가 흐르면서 비반전 및 반전 입력단자의 신호를 캐스코드 증폭하는 캐스코드 증폭기로 구성되고, 상기 캐스코드 증폭기는 전원단자와 상기 정전류원의 사이에 제 1 및 제 2 피모스 트랜지스터와 제 1 및 제 2 엔모스 트랜지스터가 직렬 접속되어 제 2 피모스 트랜지스터 및 제 1 엔모스 트랜지스 터의 게이트에 제 2 및 제 3 바이어스 전압이 각기 인가되게 접속되고, 상기 제 1 피모스 트랜지스터의 게이트에는 상기 제 2 피모스 트랜지스터 및 제 1 및 제 2 엔모스 트랜지스터의 반전 출력단자가 접속되는 것을 특징으로 한다.
이하, 첨부된 도 6 및 도 7의 도면을 참조하여 본 발명의 샘플링/홀딩 증폭기를 상세히 설명한다.
도 6은 본 발명의 샘플링/홀딩 증폭기의 구성을 보인 회로도이다. 이에 도시된 바와 같이 아날로그 신호가 입력되는 입력단자(IN1)(IN2)가 제 2 클럭신호(P2) 및 제 2 반전 클럭신호(/P2)에 따라 스위칭되는 되는 전송게이트(TG61)(TG62)를 통해, 제 1 클럭신호(P1) 및 제 1 반전 클럭신호(/P1)에 따라 스위칭되는 전송게이트(TG63)의 양 단자 및 제 1 콘덴서(C61)(C62)의 일측단자에 접속되어 그 접속점 사이에 제 1 클럭신호(P1) 및 제 1 반전 클럭신호(/P1)에 따라 스위칭되는 전송게이트(TG64)(TG65)가 직렬 접속되고, 상기 제 1 콘덴서(C61)(C62)의 타측단자가 안정화용 증폭기(600)의 비반전 및 반전 입력단자(+)(-)에 접속되어 안정화용 증폭기(600)의 출력단자가 상기 전송게이트(TG64)(TG65)의 접속점에 접속된다.
또한 상기 제 1 콘덴서(C61)(C62)의 타측단자가 증폭기(610)의 입력단자에 접속됨과 아울러 증폭기(610)의 두 입력단자의 사이에 제 2 클럭신호(P2)에 의해 스위칭되는 엔모스 트랜지스터(NM61, NM62)가 접속되고, 또한 증폭기(610)의 입력단자가 제 2 클럭신호(P2)에 의해 스위칭되는 엔모스 트랜지스터(NM63)(NM64)를 통해 전원단자(Vcom)에 접속된다.
그리고 증폭기(610)의 입력단자와 출력단자의 사이에, 제 2 콘덴서(C63)(C64)와 제 1 클럭신호(P1) 및 제 1 반전 클럭신호(/P1)에 의해 스위칭되는 전송게이트(TG66)(TG67)가 직렬 접속되고, 제 2 콘덴서(C63)(C64) 및 전송게이트(TG66)(TG67)의 접속점과 전원단자(Vcom)의 사이에 제 2 클럭신호(P2) 및 제 2 반전 클럭신호(/P2)에 의해 스위칭되는 전송게이트(TG68)(TG69)가 접속된다.
상기 증폭기(200)의 출력단자는 출력단자(OUT1)(OUT2)에 각기 접속됨과 아울러 출력단자(OUT1)(OUT2)의 사이에 제 1 반전 클럭신호(/P1)에 의해 스위칭되는 엔모스 트랜지스터(NM65)(NM66)가 접속된다.
도 7은 본 발명의 샘플링/홀딩 증폭기에 사용되는 안정화용 증폭기(600)의 구성을 보인 회로도이다. 이에 도시된 바와 같이 바이어스 전압(BIAS71)에 따라 엔모스 트랜지스터(NM71)를 통해 전원단자(VSS)로 정전류가 흐르는 정전류원(700)과, 상기 정전류원(710)에 의해 정전류가 흐르면서 비반전 입력단자(+) 및 반전 입력단자(-)의 신호를 캐스코드 증폭하는 캐스코드 증폭기(710)로 구성된다. 상기 캐스코드 증폭기(710)는 전원단자(VDD)와 상기 정전류원(700)의 사이에 피모스 트랜지스터(PM71, PM73)(PM72, PM74) 및 엔모스 트랜지스터(NM72, NM74)(NM73, NM75)가 직렬 접속되어 피모스 트랜지스터(PM71, PM72)의 게이트에는 캐스코드 증폭기(710)의 반전 출력단자인 상기 피모스 트랜지스터(PM73) 및 엔모스 트랜지스터(NM72)의 접속점이 접속되고, 피모스 트랜지스터(PM73, PM74)의 게이트에는 제 2 바이어스 전압(BIAS72)이 인가되게 접속되며, 엔모스 트랜지스터(NM72, NM73)의 게이트에는 제 3 바이어스 전압(BIAS73)이 인가되게 접속되며, 엔모스 트랜지스터(NM74, NM75)의 게이트에는 비반전 입력단자(+) 및 반전 입력단자(-)가 접속된다.
이와 같이 구성된 본 발명의 샘플링/홀딩 증폭기는 전원단자(Vcom, VDD, VSS)에 동작전원이 인가된 상태에서 제 1 클럭신호(P1)가 저전위이고, 제 1 반전 클럭신호(/P1)가 고전위이며, 제 2 클럭신호(P2)가 고전위이며, 제 2 반전 클럭신호(/P2)가 저전위인 기간인 샘플링 기간일 경우에 저전위의 제 1 클럭신호(P1) 및 고전위의 제 1 반전 클럭신호(/P1)에 의해 전송게이트(TG63, TG64, TG65, TG66, TG67)는 차단상태로 스위칭되고, 고전위의 제 2 클럭신호(P2) 및 저전위의 제 2 반전 클럭신호(/P2)에 의해 전송 게이트(TG61, TG62, TG68, TG69)가 도통상태로 스위칭되며, 또한 고전위의 제 2 클럭신호(P2)에 의해 엔모스 트랜지스터(NM61 ∼ NM64)가 도통상태로 스위칭됨과 아울러 고전위의 제 1 반전 클럭신호(/P1)에 의해 엔모스 트랜지스터(NM65, NM66)가 도통상태로 스위칭된다.
그러면, 입력단자(IN1)(IN2)로 입력되는 아날로그 영상신호는 전송게이트(TG61)(TG62), 제 1 콘덴서(C61)(C62) 및 엔모스 트랜지스터(NM63)(NM64)를 순차적으로 통해 전원단자(Vcom)로 흐르게 되면서 입력 아날로그 영상신호가 샘플링되고, 제 1 콘덴서(C61, C62)에 충전된다. 이 때, 제 2 콘덴서(C63, C64)의 양단에는 전원단자(Vcom)의 전원이 모두 인가되어 입력 아날로그 영상신호가 충전되지 않고, 또한 전송게이트(TG64)(TG65)는 모두 차단상태이므로 입력 아날로그 영상신호는 안정화용 증폭기(600)의 영향을 받지 않고, 안정하게 샘플링되어 제 1 콘덴서 (C61)(C62)에 충전된다.
이와 같은 상태에서 제 1 클럭신호(P1)가 고전위이고, 제 1 반전 클럭신호(/P1)가 저전위이며, 제 2 클럭신호(P2)가 저전위이며, 제 2 반전 클럭신호(/P2)가 고전위인 홀딩/증폭기간일 경우에 상기와는 반대로 고전위의 제 1 클럭신호(P1) 및 저전위의 제 1 반전 클럭신호(/P1)에 의해 전송게이트(TG63, TG64, TG65, TG66, TG67)는 도통상태로 스위칭되고, 저전위의 제 2 클럭신호(P2) 및 고전위의 제 2 반전 클럭신호(/P2)에 의해 전송 게이트(TG61, TG62, TG68, TG69)가 차단상태로 스위칭되며, 또한 저전위의 제 2 클럭신호(P2)에 의해 엔모스 트랜지스터(NM61 ∼ NM64)가 차단상태로 스위칭됨과 아울러 저전위의 제 1 반전 클럭신호(/P1)에 의해 엔모스 트랜지스터(NM65, NM66)가 차단상태로 스위칭된다.
그러면, 상기 샘플링되어 제 1 콘덴서(C61)(C62)에 충전된 아날로그 영상신호 즉, 제 1 콘덴서(C61)(C62)의 타측단자 전압은 안정화용 증폭기(600)를 통해 연산 증폭되고, 안정화용 증폭기(600)의 출력신호는 전송게이트(TG64)(TG65)를 통해 제 1 콘덴서(C61)(C62)의 일측단자에 인가된다.
여기서, 상기 안정화용 증폭기(600)는 도 7에 도시된 바와 같이 제 1 바이어스 전압(BIAS71)에 따라 정전류원(700)의 엔모스 트랜지스터(NM71)가 도통상태로 되어 캐스코드 증폭기(710)에서 정전류원(700)을 통해 전원단자(VSS)로 정전류가 흐르게 된다.
상기 캐스코드 증폭기(710)는 제 2 바이어스 전압(BIAS72)에 의해 피모스 트 랜지스터(PM73, PM74)가 도통상태로 됨과 아울러 제 3 바이어스 전압(BIAS73)에 의해 엔모스 트랜지스터(NM72, NM73)가 도통상태로 된다.
이와 같은 상태에서 비반전 입력단자(+) 및 반전 입력단자(-)로 소정 레벨의 신호가 입력되면, 그 입력된 신호는 차동 및 캐스코드 증폭되어 출력단자로 출력된다.
상기 캐스코드 증폭기(710)의 증폭이득은 약 60㏈ 이상이고, 동작속도도 매우 빠르므로 제 1 콘덴서(C61)(C62)에 샘플링된 아날로그 영상신호는 매우 빠른 속도로 안정화된다.
상기 안정화된 제 1 콘덴서(C61)(C62)의 아날로그 영상신호는, 증폭기(610)의 입력단자와 출력단자의 사이에 궤환용으로 접속되는 제 2 콘덴서(C63)(C64)에 분할 저장되면서 증폭기(610)에서 증폭되어 파이프라인 ADC로 출력된다.
한편, 상기에서는 본 발명을 특정의 바람직한 실시 예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
이상에서 설명한 바와 같이 본 발명은 샘플링 기간동안 샘플링하여 콘덴서에 충전한 아날로그 영상신호를 홀딩/증폭기간에 빠른 속도로 안정화시켜 홀딩 및 증폭함으로써 아날로그 영상신호를 빠른 속도로 샘플링 및 홀딩하여 증폭하여도 왜곡이 발생하지 않고, 이로 인하여 화면에 표시되는 영상의 콘트라스트 및 밝기 등이 향상되는 등의 효과가 있다.

Claims (3)

  1. 입력단자로 입력되는 아날로그 영상신호를 샘플링 기간동안 충전하여 샘플링하는 제 1 콘덴서;
    상기 제 1 콘덴서에 저장된 아날로그 영상신호를 홀딩/증폭기간동안 분할 저장하는 제 2 콘덴서;
    상기 제 2 콘덴서가 입력단자와 출력단자의 사이에 궤환용으로 접속되어 상기 샘플링한 아날로그 영상신호를 증폭하는 증폭기;
    상기 제 1 및 제 2 콘덴서 사이의 전압을 증폭하는 안정화용 증폭기; 및
    상기 안정화용 증폭기의 출력신호를 상기 제 1 콘덴서로 궤환시켜 제 1 콘덴서에 샘플링된 상기 아날로그 영상신호를 안정화시키는 전송 게이트로 구성된 샘플링/홀딩 증폭기.
  2. 제 1 항에 있어서, 상기 안정화용 증폭기는;
    제 1 바이어스 전압에 따라 정전류가 흐르는 정전류원; 및
    상기 정전류원에 의해 정전류가 흐르면서 비반전 및 반전 입력단자의 신호를 캐스코드 증폭하는 캐스코드 증폭기로 구성됨을 특징으로 하는 샘플링/홀딩 증폭기.
  3. 제 2 항에 있어서, 상기 캐스코드 증폭기는;
    전원단자와 상기 정전류원의 사이에 제 1 및 제 2 피모스 트랜지스터와 제 1 및 제 2 엔모스 트랜지스터가 직렬 접속되어 제 2 피모스 트랜지스터 및 제 1 엔모스 트랜지스터의 게이트에 제 2 및 제 3 바이어스 전압이 각기 인가되게 접속되고, 상기 제 1 피모스 트랜지스터의 게이트에는 상기 제 2 피모스 트랜지스터 및 제 1 및 제 2 엔모스 트랜지스터의 반전 출력단자가 접속되는 것을 특징으로 하는 샘플링/홀딩 증폭기.
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