KR20060096996A - 유전체 물질 증착 방법 및 반도체 구조물 - Google Patents

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Abstract

본 발명은 유전체 물질을 증착하는 방법(100)으로서, 기판 상에 적어도 하나의 층을 제공하는 단계(101)와, 상부 층의 상부 표면을 소정의 물질로 사전 웨팅(pre-wet)하는 단계(102)와, 소정의 용액을 스핀 온 코팅하는 단계(103)와,유전체 물질을 형성하는 단계(104)를 포함한다. 상기 유전체 물질은 예시적으로 상대적으로 다공성인 SiO2이며, 비교적 낮은 유전 상수를 갖는다. 상기 사전 웨팅 단계로 인해서 웨이퍼 공정에서 소모되는 용액이 감소되기 때문에 비용이 절감된다. 또한, 유전체 층(209)의 두께 균일성이 개선된다.

Description

유전체 물질 증착 방법 및 반도체 구조물{METHOD OF FORMING DIELECTRIC LAYERS WITH LOW DIELECTRIC CONSTANTS}
초대규모집적회로(VLSI IC) 및 극초대규모집적회로(ULSI IC)에서 구성요소의 고밀도와 고성능에 대한 요구 정도가 점점 증가되면서 이를 만족시키기 위한 상호접속기술이 끊임없이 개발되고 있다.
잘 알려진 바와 같이, 회로의 속도는 회로의 저항(R)과 집적회로(IC)의 상호접속부의 캐패시턴스(C)의 곱에 반비례한다. 적합한 신호전달과 스위칭 속도를 조성하고 신호 크로스 토크(cross-talk)를 최소화하기 위해서는 이러한 소위 RC 시상수는 가능한 한 최소화되어야만 한다.
더 높은 집적도와 IC 내의 구성요소의 소형화에 대한 요구가 늘어가면서, 시스템 속도를 제한하는 주요한 원인은 IC의 RC 값의 한계치로 인한 것일 수 있다. 따라서, IC의 저항과 IC의 상호접속부의 캐패시턴스를 줄이는 것이 중요한 사항이다.
IC의 상호접속부의 RC 시상수를 줄이는 한가지 방법은 비교적 더 낮은 유전상수(
Figure 112006019215198-PCT00001
또는 k)를 갖는 레벨 간 유전체 및 레벨 내 유전체(ILD)를 사용하여 IC의 다양한 구성요소 사이에서 생성되는 캐패시턴스를 줄이는 것이다. 이러한 물질은 3 고밀도의 실리카(SiO2)의 유전 상수인 3.9보다 더 작은 유전 상수값을 갖는 것이 유용하다.
낮은 유전상수를 가지는 한 유형의 ILD는 스핀 온 코팅 기술에 의해 증착될 수 있는 플로우가능한(flowable) 산화물인 HSQ(hydrosilsesquioxane)로 형성되는 다공성 SiO2이다. 스핀 온 코팅이 완료된 후에, 이 물질은 경화되고 용매가 제거되어서 다공성 실리콘 이산화물(유리)이 형성된다. 다공성 산화물 층의 유전상수는 예시적으로는 약 2.0 내지 약 3.8의 크기이며, 확실하게는 3.9보다는 작다. 알고 있는 바와 같이, 다공성의 정도가 더 크면 클수록 유전상수는 더 작아진다.
스핀 코팅에 의해 증착된 상기 참조된 유전체 물질은 종종 스핀 온 유리(SOG) 물질로 지칭된다. 이 물질은 낮은 유전 상수의 ILD를 제공하였지만, 이의 증착에는 막대한 비용이 들 수 있다. 게다가, 증착된 ILD의 두께는 웨이퍼를 가로질러서 불균일한데, 이 가공된 웨이퍼로부터 형성되는 회로 및 디바이스의 전기적 특성에 있어서 균일성이 악영향을 받게 된다. 따라서, 상기 알려진 기술의 참조된 단점을 적어도 극복할 수 있는 SOG 층을 IC 애플리케이션에서 형성하는 방법이 필요하다.
발명의 개요
본 발명의 실시예에 따라서, 유전체 물질을 증착하는 방법에는 회로 기판 위에 적어도 한 층을 제공하는 것이 포함된다. 더욱이 그 방법은 용액을 스핀 온 코 팅하고 유전체 물질을 형성하면서 물질의 상층에 있는 상부 표면을 사전 웨팅(pre-wetting)하는 것을 포함한다.
또 다른 실시예에 따르면 물질이 층 양단 두께를 가지고, 그 두께가 균일하면서 표면의 평균 편차가 +0.728%인 회로기판 위에 증착된 다공성의 낮은 유전 상수를 갖는 유전체 물질의 한 층을 포함한다.
그 발명은 도시된 도면의 도면을 보면서 다음에 나올 상세한 설명에 의할 때 가장 잘 이해될 수 있다. 다양한 특징들이 그 축척대로 그려질 필요는 없다는 점이 강조된다. 사실, 명세서의 설명의 명확함을 위해 그 넓이는 무작위로 증가 또는 감소 될지도 모른다.
다음의 상세한 설명에서는 설명에 있어서 제한이 없게 할 의도로써 지금의 발명에 대한 철저한 이해를 제공하기 위해 구체적인 세부사항을 표현한 실시예를 설명한다. 그러나 현재의 발명이 여기에 설명된 구체적인 세부사항이 아닌 다른 실시예에서 당해 발명이 실행될 수도 있다는 것은 당해 설명내용이 이용되어 온 기술분야에서 통상기술을 가진자에게는 명백할 것이다. 게다가 당해 발명의 설명을 모호하지 않도록 하기 위해 잘 알려진 장치,방법,물질에 대한 설명은 생략될지도 모른다.
도 1은 실시예에 따른 유전체 층 제작 공정의 흐름도,
도 2(a)-2(e)는 실시예에 따른 유전층을 형성하는 제작 공정동안에 집적회로 의 단면도.
도 1은 실시예에 따른 반도체 웨이퍼 위에 형성된 낮은 유전상수(k)를 가지는 유전체 층을 형성하는 공정(100)의 흐름도이다. 실제 예로서 웨이퍼는 반도체 회로 기판 및 그 상에 형성된 적어도 하나의 다른 층을 포함한다. 상기 층 또는 상기 기판 상의 층은 다음으로만 한정되지는 않지만 도핑된 반도체 층 및 도핑되지 않은 반도체 층, 유전체 층, 금속 층, 패터닝된 금속 층, 본 기술 분야의 당업자에게 가능한 다른 층을 포함하는 통상적인 층을 IC 내에서 포함한다.
단계(101)에서, 웨이퍼가 제공된다. 단계(102)에서, 용매가 웨이퍼의 최상부 표면 상에 제공된다. 유리하게는, 용매는 웨이퍼의 상부 표면의 적합한 세정을 제공하도록 선택된다. 특징적으로, 용매는 웨이퍼의 표면에서 표면 장력을 거의 제거하지 못한다면 감소는 시킨다. 이하에서 완벽하게 이해될 바와 같이, 표면 장력은 SOG의 슬러리의 웨이퍼로의 부착을 방해하여서 슬러리의 증착을 지연시킨다.
예시적인 실시예에 따라서, 슬러리는 헥사메틸디실록산(Siloxane) 용액 내의 HSQ 폴리머의 용액이다. 이 용액은 예시적으로는 체적 상 80% Siloxane/20% HSQ이다. 본 실례에서, 사전 웨팅제로서 사용된 용매도 역시 Siloxane이면 유리하다. 단계(102)에서, 대략 3.0 ml 내지 대략 5.0 ml의 Siloxane이 대략 2.5 초 동안 대략 75 rpm으로 회전되면서 웨이퍼 상에 제공된다. 이어서, 웨이퍼가 대략 4.0 초 동안 대략 1000 rpm으로 회전되면 상기 용매가 전체 웨이퍼 표면에 걸쳐서 균일하게 분 포하게 된다.
단계(310)에서, HSG/Siloxane 용액은 알려진 스핀 온 기술에 의해서 웨이퍼 상에 제공된다. 최적 균일성을 위해서, SOG 분포 단계는 유리하게는 대략 70 rpm에서 대략 75 rpm으로 증가하며 이 회전 시간은 1.5 초에서 2.0 초로 변한다. 초기 슬러리 증착 단계 이후에 이 고속 회전 단계가 시작된다. 고속 회전 시에 웨이퍼의 회전 속도는 최적 두께를 위해서 도포된 SOG 막의 목표 두께에 따라서 조절된다. 가령, 4500 Å의 평균 두께를 갖는 SOG 층을 위해서, 고속 회전 시의 웨이퍼의 회전 속도는 대략 4000 rpm이다. 2000 Å의 평균 두께를 갖는 SOG 층을 위해서, 고속 회전 시의 웨이퍼의 회전 속도는 대략 2000 rpm이다.
스핀 온 단계가 완료되면, 단계(104)에 도시된 바와 같이, 웨이퍼는 알려진 방법에 따라서 가열 처리(경화 처리)를 받는다. 이로써, 다공성 저 유전 상수 SiO2 층이 제조된다. 마지막으로, 웨이퍼가 단계(105)에서 후속 처리된다. 이 후속 처리 단계는 알려진 기술에 따른 금속 배선 처리 및 디바이스 가공을 포함한다.
예시적 방법의 제조 순서가 도 2(a) 내지 도 2(f)에서 도시되며, 여기에서는 예시적인 웨이퍼가 처리되어서 예시적인 방법에 의해서 저 유전 상수 ILD를 형성한다.
도 2(a)는 예시적으로 단결정 실리콘과 같은 반도체인 기판(204)을 포함하는 웨이퍼(201)를 도시하고 있다. 이 기판은 웨이퍼의 처리 단계에서 그 상에 배치되는 적어도 하나의 다른 층을 갖는다. 이 예시적인 층(202,203)은 다른 유전체 층( 가령, ILD), 다른 반도체 층, 산화물 내의 금속 층 및 본 기술 분야의 당업자가 고려할 수 있는 다른 층일 수 있다. 또한, 본 예시적인 실시예의 저 유전 상수 ILD는 기판 상에 바로 제조될 수 있으며 상술한 층들을 포함하는 다른 층 및 본 예시적인 실시예의 적어도 하나의 저 유전 상수 ILD가 상기 제 1 저 유전 상수 ILD 상에 형성될 수 있다.
도 2(b)는 웨이퍼(201)의 회전(206) 및 예시적으로는 실록산인 사전 웨팅 용매(205)의 증착을 도시한다. 이 순서는 도 1의 단계(102)와 관련되어 기술된 바와 실질적으로 동일하다.
사전 웨팅이 완료된 후에, 도 2(c)에 도시된 바와 같이, 슬러리(207)는 증착되고 사전 웨팅된 웨이퍼(201)가 단계(206)에서 회전한다. 이 순서는 단계(103)에서 기술된 바와 실질적으로 동일하다. 도 2(d)는 웨이퍼(201)의 상부 표면 상에 증착된 슬러리(208)를 도시한다.
슬러리가 증착된 후에, 웨이퍼가 경화되고 이로써 저 유전 상수 물질 층(209)이 도 2(e)에 도시된 바와 같이 웨이퍼(201) 상에 형성된다. 이 층은 ILD이거나 필요한 데로 다른 유전체 층이다. 저 유전 상수 유전체 층(209)을 제조한 후에, 웨이퍼는 필요한 데로 후속 처리를 받는다.
도 1 및 도 2(b)의 단계(102)에서의 웨이퍼의 사전 웨팅 후의 처리는 대부분 잘 알려져 있으며 가령 "VLSI Principles and Technology, Silicon and Gallium Arsenide, second Edition, 1994, by Soreb Ghandi, page 725"와 같은 텍스트에 기술되어 있다. 이 참조 문헌은 본 명세서에서 참조로서 인용된다. 그러나, 잘 알려 진 처리 순서와 본 발명의 예시적인 실시예의 순서 간의 차이는 반도체 공정 기술자에게는 명백한 사항이다.
단계(103)의 슬러리의 증착 및 단계(104)의 가열 처리는 잘 알려져 있으며, 도 1 및 도 2(b)의 단계(102)의 예시적인 실시예의 사전 웨팅은 알려진 방법에 비해서 명백하게 보다 유리하다.
한정이 아닌 설명을 하자면, 본 발명의 예시적인 실시예로 인해서, 충분한 두께의 저 유전 상수 ILD를 제조하기에 충분한 두께의 슬러리 층을 증착하는데 필요한 슬러리의 양이 크게 감소될 수 있다. 이를 위해서, 예시적인 실시예를 참조하여 기술된 바와 같이 사전 웨팅을 수행함으로써, 소정의 두께를 갖는 층을 형성하는데 필요한 슬러리의 양은 사전 웨팅을 갖지 않는 기존 기술에서 필요한 4.0 ml에서 본 발명의 사전 웨팅이 사용될 때인 1.4 ml로 크게 감소한다. 이러한 감소 정도는 거의 65 % 정도의 슬러리 양 감소이며 이로써 슬러리가 절약될 수 있다. 슬러리의 구성 성분은 반도체 웨이퍼 공정에 있어서 가장 고가의 물질에 속한다.
이러한 비용 절감 이외에, 본 예시적인 실시예의 사전 웨팅 기술을 사용함으로써, 최종 생성된 SOG 층(저 유전 상수 ILD)이 웨이퍼를 가로질러서 분포하는 두께의 균일성이 기존 기술에 비해서 크게 증가한다. 이에 대해서, 스핀 코팅에 의해서 SOG 층을 증착하는 표준 기술에 의하면 이 층은 4482.73Å 의 평균 두께를 가지며 두께의 표준 편차는 ±39.3589.73 Å, 즉 ±0.878 %이다. 이와 대조적으로, 본 발명의 예시적인 실시예의 사전 웨팅을 수행하면, 슬러리 소모량이 감소되고, SOG 층은 4433.09 Å 의 평균 두께를 가지며 두께의 표준 편차는 ±32.2566 Å, 즉 ± 0.728 %이다. 물론, 이 표준 편차는 단지 예시적인 것이며, 표준 편차는 ±0.728 % 이하일 수 있다. 이렇게 SOG 층의 두께의 균일성이 증가하면 다른 이점 중에서도 보다 균일한 웨이퍼로부터 형성된 회로들 간의 전기적 특성이 우수해진다.
다른 예시적인 실시예에 따라서, 두께 균일성 및 재생산성이 사전 웨팅을 수행하기 이전에 HMDS(헥사메틸디실라잔)으로 웨이퍼를 "프라이밍(priming)"함으로써 상기 예시적인 실시예에 비해서 보다 개선될 수 있다. 말하자면, 도 2(b)의 단계(102) 이전에, HMDS 물질이 증착되고 이어서 대략 10 분 동안 120 ℃ 에서 진공 가열 처리를 받아서 경화된다.
지금까지 기술된 예시적인 실시예는 사전 웨팅제로서 실록산을 사용하고 SOG 층으로서는 실록산 용액 내의 HSQ 물질을 사용하였다. 그러나, 사전 웨팅제 및 SOG 슬러리로서 다른 물질이 사용될 수도 있다. 가령, 옥타메틸트리실록산 및 데카메틸테트라실록산이 사전 웨팅제로서 사용되어서 공정 범위를 보다 증가시키며 각 웨이퍼를 위한 저 유전 상수 유전체를 형성하기 위해서 필요한 SOG 용액(슬러리)의 체적도 더 감소될 수 있다.
또 다른 예시적인 실시예에서, 요구된 슬러리 양을 감소시키고 증착된 막의 두께 균일성을 증가시키기 위해서, HSQ에 대한 용매로서 실록산만을 사용하는 대신에, 옥타메틸트리실록산이 (체적 상 대략 5 내지 50 %의 농도로) 헥사메틸디실록산과 함께 조합될 수 있다.
예시적인 실시예들이 세부적으로 지금까지 기술되었지만, 본 발명의 수정 및 변경이 본 명세서의 이점을 갖도록 본 기술 분야의 당업자에게 가능하다. 이러한 수정 및 변경은 첨부된 청구 범위에 포함된다.

Claims (15)

  1. 유전체 물질을 증착하는 방법(100)으로서,
    기판 상에 적어도 하나의 층을 제공하는 단계(101)와,
    상부 층의 상부 표면을 소정의 물질로 사전 웨팅(pre-wet)하는 단계(102)와,
    소정의 용액을 스핀 코팅하는 단계(103)와,
    유전체 물질을 형성하는 단계(104)를 포함하는,
    유전체 물질 증착 방법.
  2. 제 1 항에 있어서,
    상기 소정의 물질은 헥사메틸디실록산(Siloxane)을 포함하는,
    유전체 물질 증착 방법.
  3. 제 1 항에 있어서,
    상기 소정의 용액은 하이드로실세스퀴옥산(HSQ)을 포함하는,
    유전체 물질 증착 방법.
  4. 제 3 항에 있어서,
    상기 용액의 용매는 Siloxane인,
    유전체 물질 증착 방법.
  5. 제 1 항에 있어서,
    상기 사전 웨팅 단계는 상기 소정의 물질을 증착하면서 웨이퍼를 회전시키는 단계를 더 포함하는,
    유전체 물질 증착 방법.
  6. 제 1 항에 있어서,
    상기 유전체 물질은 SiO2인,
    유전체 물질 증착 방법.
  7. 제 2 항에 있어서,
    상기 사전 웨팅 단계 이전에 헥사메틸디실라잔(HMDS)의 증기(vapor)로 웨이 퍼를 프라이밍(priming)하는 단계와,
    상기 프라이밍 단계 이후이지만 상기 사전 웨팅 단계 이전인 단계에서, 상기 기판을 가열하는 단계를 더 포함하는,
    유전체 물질 증착 방법.
  8. 제 1 항에 있어서,
    상기 소정의 물질은 옥타메틸트리실록산인,
    유전체 물질 증착 방법.
  9. 제 1 항에 있어서,
    상기 소정의 물질은 데카메틸테트라실록산인,
    유전체 물질 증착 방법.
  10. 제 2 항에 있어서,
    상기 소정의 물질은 옥타메틸트리실록산을 포함하는,
    유전체 물질 증착 방법.
  11. 반도체 구조물(201)로서,
    기판(202,203,204) 상에 배치된 다공성 저 유전 상수(low-k) 유전체 물질의 층(209)을 포함하고,
    상기 물질은 층 양단 두께를 가지며,
    상기 두께는 표면을 가로질러서 두께의 표준 편차가 ±0.728 % 로서 균일한,
    반도체 구조물.
  12. 제 11 항에 있어서,
    상기 표면은 웨이퍼의 상부 표면인,
    반도체 구조물.
  13. 제 11 항에 있어서,
    상기 층은 층간 유전체 층인,
    반도체 구조물.
  14. 제 11 항에 있어서,
    상기 층은 층 내 유전체 층인,
    반도체 구조물.
  15. 제 11 항에 있어서,
    상기 층은 대략 2.0 내지 대략 3.8 범위에 존재하는 유전 상수를 갖는,
    반도체 구조물.
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