KR20060096802A - Method for forming gate of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로, 특히 스텝 게이트 구조에서 후속 열처리 공정으로 인한 반도체 소자의 게이트 기울어짐( Gate Leaning ) 현상을 개선하기 위하여, 비트 라인 콘택 예정 영역 및 이에 인접한 영역을 커버하는 감광막 패턴을 사용하여 활성 영역과 소자 분리 영역 간의 단차를 개선함으로써 후속 열처리 공정 후에도 게이트 기울어짐 현상을 최소화하여 우수한 게이트 프로파일을 형성할 수 있는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a gate of a semiconductor device. In particular, in order to improve a gate leaning phenomenon of a semiconductor device due to a subsequent heat treatment process in a step gate structure, a bit line contact region and a region adjacent to the bit line contact are covered. By using the photoresist pattern to improve the step between the active region and the device isolation region is a technique that can form a good gate profile by minimizing the gate tilt phenomenon even after the subsequent heat treatment process.

Description

반도체 소자의 게이트 형성방법{METHOD FOR FORMING GATE OF SEMICONDUCTOR DEVICE}METHOOD FOR FORMING GATE OF SEMICONDUCTOR DEVICE

도 1a 내지 1f는 종래 기술에 따른 반도체 소자의 게이트 형성방법을 도시한 단면도들.1A to 1F are cross-sectional views illustrating a gate forming method of a semiconductor device according to the prior art.

도 2는 도 1b의 활성 영역 및 감광막 패턴을 도시한 평면도.FIG. 2 is a plan view illustrating the active region and the photosensitive film pattern of FIG. 1B; FIG.

도 3a 내지 3e는 본 발명의 실시 예에 따른 반도체 소자의 게이트 형성방법을 도시한 단면도들.3A to 3E are cross-sectional views illustrating a gate forming method of a semiconductor device in accordance with an embodiment of the present invention.

도 4는 본 발명의 실시 예에 따른 반도체 소자의 게이트 형성방법의 활성영역 및 감광막 패턴을 도시한 평면도. 4 is a plan view illustrating an active region and a photoresist pattern of the gate forming method of the semiconductor device according to the embodiment of the present invention;

본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로서, 특히 스텝 게이트 구조에서 후속 열처리 공정으로 인한 반도체 소자의 게이트 기울어짐( Gate Leaning ) 현상을 개선하기 위하여, 비트 라인 콘택 예정 영역 및 이에 인접한 영역을 커버하는 감광막 패턴을 사용하여 활성 영역과 소자 분리 영역 간의 단차를 개선함으로써 후속 열처리 공정 후에도 게이트 기울어짐 현상을 최소화하여 우수한 게이트 프로파일을 형성할 수 있는 반도체 소자의 게이트 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a gate of a semiconductor device. In particular, in order to improve a gate leaning phenomenon of a semiconductor device due to a subsequent heat treatment process in a step gate structure, a bit line contact region and an adjacent region thereof are covered. The present invention relates to a method for forming a gate of a semiconductor device capable of forming an excellent gate profile by minimizing gate tilt even after a subsequent heat treatment process by improving a step between an active region and a device isolation region using a photoresist pattern.

도 1a 내지 1f는 종래 기술에 따른 반도체 소자의 게이트 형성방법을 도시한 단면도들이며, 도 2는 도 1b의 활성 영역(15) 및 감광막 패턴(30)을 도시한 평면도이다.1A to 1F are cross-sectional views illustrating a gate forming method of a semiconductor device according to the related art, and FIG. 2 is a plan view illustrating the active region 15 and the photoresist pattern 30 of FIG. 1B.

도 1a를 참조하면, 소자 분리 영역으로 예정된 부분의 반도체 기판(10)을 식각하여 트렌치(미도시)를 형성한다. 이후, 소자 분리막(20)으로 트렌치(미도시)를 매립하여 활성 영역(15)을 정의한다.Referring to FIG. 1A, a trench (not shown) is formed by etching the semiconductor substrate 10 in a portion of the device isolation region. Subsequently, a trench (not shown) is filled with the device isolation layer 20 to define the active region 15.

도 1b를 참조하면, 전체 표면 상부에 감광막(미도시)을 도포하고, 저장 전극 콘택으로 예정된 영역 및 이와 인접 영역을 노출하기 위한 마스크로 노광 및 현상하여 감광막 패턴(30)을 형성한다.Referring to FIG. 1B, a photoresist film (not shown) is coated on the entire surface, and a photoresist pattern 30 is formed by exposing and developing a mask for exposing a predetermined area and a region adjacent to the storage electrode contact.

이때, 감광막(미도시)을 도포하기 전에 반사방지막(25)을 전체 표면 상부에 코팅할 수 있다.At this time, the anti-reflection film 25 may be coated on the entire surface before the photosensitive film (not shown).

도 2는 도 1b의 평면도로서 감광막 패턴(30)이 저장 전극 콘택으로 예정된 영역 및 이와 인접한 영역을 식각하여 스텝 게이트 영역을 형성하도록 라인형으로 형성된다.FIG. 2 is a plan view of FIG. 1B, in which the photoresist pattern 30 is formed in a line shape to form a step gate region by etching a region intended to be a storage electrode contact and an adjacent region thereof.

도 1c를 참조하면, 감광막 패턴(30)을 마스크로 저장 전극 콘택으로 예정된 영역 및 그 인접 영역의 반도체 기판(10)을 식각하여 스텝 게이트 영역(40)을 형성한다. 이후, 감광막 패턴(30)을 제거한다.Referring to FIG. 1C, a step gate region 40 is formed by etching the semiconductor substrate 10 in a region predetermined as a storage electrode contact using the photoresist pattern 30 as a mask and an adjacent region thereof. Thereafter, the photoresist pattern 30 is removed.

도 1d를 참조하면, 전체 표면 상부에 게이트 산화막(미도시), 게이트 폴리실리콘층(50), 게이트 실리사이드층(60) 및 하드 마스크 질화막(70)을 형성한다.Referring to FIG. 1D, a gate oxide layer (not shown), a gate polysilicon layer 50, a gate silicide layer 60, and a hard mask nitride layer 70 are formed on the entire surface.

도 1e를 참조하면, 게이트 마스크(미도시)로 하드 마스크 질화막(70), 게이트 실리사이드층(60), 게이트 폴리실리콘층(50) 및 게이트 산화막(미도시)을 패터닝하여 게이트(80)를 형성한다. 이때, 게이트(80)는 스텝 게이트 영역의 단차진 부분을 포함하여 형성된다.Referring to FIG. 1E, the gate 80 is formed by patterning the hard mask nitride layer 70, the gate silicide layer 60, the gate polysilicon layer 50, and the gate oxide layer (not shown) using a gate mask (not shown). do. In this case, the gate 80 is formed to include the stepped portion of the step gate region.

그러나 게이트(80)가 단차진 반도체 기판(10) 상에 형성되어 후속 열 공정으로 인한 게이트 실리사이드층 패턴(60a)의 열 수축 현상이 발생한다(도 1f 참조).However, the gate 80 is formed on the stepped semiconductor substrate 10 to cause a heat shrinkage phenomenon of the gate silicide layer pattern 60a due to a subsequent thermal process (see FIG. 1F).

이때, 게이트 하단부와 상단부에서 게이트 실리사이드층 패턴(60a)의 증착 두께 차로 수축 정도가 달라져 하단부 쪽으로 게이트가 기울어지는 게이트 기울어짐( Gate Leaning ) 현상이 발생한다.At this time, the contraction degree of the gate silicide layer pattern 60a varies according to the deposition thickness difference of the gate silicide layer pattern 60a, resulting in a gate leaning phenomenon.

따라서, 상기 게이트 기울어짐( Gate Leaning ) 현상으로 랜딩 플러그 콘택( 이하 LPC라 칭함 )의 형성시 매립 불량 및 LPC 형성에 어려움이 생기는 문제가 있다.Therefore, when the landing plug contact (hereinafter referred to as LPC) is formed due to the gate leaning phenomenon, there is a problem in that a filling failure and difficulty in forming the LPC occur.

본 발명은 상기와 같은 문제점을 해결하기 위하여, 본 발명의 목적은 스텝 게이트 구조에서 후속 열처리 공정으로 반도체 소자의 게이트 기울어짐( Gate Leaning ) 현상을 개선하기 위하여, 비트 라인 콘택 예정 영역 및 이에 인접한 영역을 커버하는 감광막 패턴을 사용하여 활성 영역과 소자 분리 영역 간의 단차를 개선함으로써 후속 열처리 공정 후에도 게이트 기울어짐 현상을 최소화하여 우수한 게이트 프로파일을 형성할 수 있는 반도체 소자의 게이트 형성방법을 제공함에 있다.SUMMARY OF THE INVENTION In order to solve the above problems, an object of the present invention is to improve the gate leaning phenomenon of a semiconductor device in a subsequent heat treatment process in a step gate structure, a bit line contact predetermined region and a region adjacent thereto. The present invention provides a method for forming a gate of a semiconductor device capable of forming an excellent gate profile by minimizing gate tilt even after a subsequent heat treatment process by improving a step between an active region and a device isolation region using a photoresist pattern covering the gap.

상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 게이트 형성방법은,In order to achieve the above object, the gate forming method of a semiconductor device according to the present invention,

(a) 반도체 기판에 소자 분리막을 형성하여 활성 영역을 정의하는 단계;(a) forming an isolation layer on the semiconductor substrate to define an active region;

(b) 전체 표면 상부에 감광막을 도포하는 단계;(b) applying a photosensitive film over the entire surface;

(c) 상기 감광막을 노광 및 현상하여 상기 활성 영역의 비트 라인 콘택 예정 영역 및 이와 인접한 영역을 커버하는 아일랜드형 감광막 패턴을 형성하는 단계;(c) exposing and developing the photoresist to form an island photoresist pattern covering the bit line contact region and the region adjacent to the active region;

(d) 상기 감광막 패턴을 식각 마스크로 소정 두께의 반도체 기판 및 소자분리막을 식각하여 활성 영역의 중앙부가 돌출된 스텝 게이트 영역 구조를 형성하는 단계; 및(d) etching the semiconductor substrate and the device isolation layer having a predetermined thickness using the photoresist pattern as an etch mask to form a step gate region structure protruding from the center of the active region; And

(e) 게이트 산화막, 게이트 폴리실리콘층, 게이트 금속층 및 하드 마스크층의 적층구조로 이루어진 게이트 라인을 형성하는 단계(e) forming a gate line comprising a stacked structure of a gate oxide film, a gate polysilicon layer, a gate metal layer, and a hard mask layer

를 포함하는 것을 특징으로 한다.Characterized in that it comprises a.

이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 3a 내지 3e는 본 발명의 실시 예에 따른 반도체 소자의 게이트 형성방법을 도시한 단면도들이며, 도 4은 도 3b의 활성영역(115) 및 감광막 패턴(130)을 도시한 평면도이다.3A through 3E are cross-sectional views illustrating a method of forming a gate of a semiconductor device in accordance with an embodiment of the present invention, and FIG. 4 is a plan view illustrating the active region 115 and the photoresist pattern 130 of FIG. 3B.

도 3a를 참조하면, 소자 분리 영역으로 예정된 부분의 반도체 기판(110)을 식각하여 트렌치(미도시)를 형성한다. 이후, 소자 분리막(120)으로 트렌치(미도시) 를 매립하여 활성 영역(115)을 정의한다.Referring to FIG. 3A, a trench (not shown) is formed by etching the semiconductor substrate 110 at a portion of the device isolation region. Thereafter, a trench (not shown) is filled with the device isolation layer 120 to define the active region 115.

도 3b를 참조하면, 전체 표면 상부에 감광막(미도시)을 도포하고, 상기 감광막(미도시)을 노광 및 현상하여 활성 영역의 비트 라인 콘택 예정 영역 및 이에 인접한 영역만을 커버하는 감광막 패턴(130)을 형성한다.Referring to FIG. 3B, a photoresist layer (not shown) is coated on an entire surface, and the photoresist layer (130) is exposed and developed to cover only the bit line contact scheduled area of the active area and an area adjacent thereto. To form.

이때, 상기 감광막(미도시)을 도포하기 전에 전체 표면 상부에 반사방지막(125)을 코팅할 수 있다.In this case, the anti-reflection film 125 may be coated on the entire surface before applying the photoresist film (not shown).

도 4는 도 3b의 평면도로서 감광막 패턴(130)이 종래 기술과 달리 비트 라인 콘택 예정 영역 및 이와 인접한 영역을 커버하는 아일랜드형으로 형성된다.FIG. 4 is a plan view of FIG. 3B, in which the photoresist pattern 130 is formed to have an island shape covering a bit line contact predetermined region and an adjacent region, unlike the prior art.

도 3c를 참조하면, 감광막 패턴(130)을 식각 마스크로 반도체 기판(110)을 식각하여 활성 영역(115)의 중앙부가 돌출된 스텝 게이트 영역(140) 구조를 형성한다. 이후, 감광막 패턴(130)을 제거한다.Referring to FIG. 3C, the semiconductor substrate 110 is etched using the photoresist pattern 130 as an etch mask to form a step gate region 140 having a central portion protruding from the active region 115. Thereafter, the photoresist pattern 130 is removed.

도 3d를 참조하면, 스텝 게이트 영역(140)을 포함하는 전체 표면 상부에 게이트 산화막(미도시), 게이트 폴리실리콘층(150), 게이트 금속층(160) 및 하드 마스크층(170)의 적층구조를 형성한다. 여기서, 게이트 금속층(160)은 텅스텐 또는 텅스텐 실리사이드층인 것이 바람직하고, 하드 마스크층(170)은 질화막을 포함하는 것이 바람직하다.Referring to FIG. 3D, a stacked structure of a gate oxide film (not shown), a gate polysilicon layer 150, a gate metal layer 160, and a hard mask layer 170 may be formed on an entire surface including the step gate region 140. Form. Here, the gate metal layer 160 is preferably a tungsten or tungsten silicide layer, and the hard mask layer 170 preferably includes a nitride film.

도 3e를 참조하면, 상기 적층구조를 패터닝하여 스텝 게이트 영역(140) 상부에 게이트 라인(180)을 형성한다.Referring to FIG. 3E, the stack structure is patterned to form a gate line 180 on the step gate region 140.

이때, 활성 영역(115)과 소자 분리막 영역 사이에서 단차가 없어 후속 열 공정 후 게이트 금속층 패턴(160a)에서 증착 두께 차로 수축이 생기지 않아 게이트 기울어짐( Gate Leaning ) 현상을 최소화할 수 있다.In this case, since there is no step between the active region 115 and the device isolation region, the gate leaning phenomenon may be minimized since shrinkage does not occur due to the deposition thickness difference in the gate metal layer pattern 160a after the subsequent thermal process.

이후 공정은 게이트 라인(180)의 측벽에 게이트 스페이서(미도시)를 형성하고, 게이트 라인(180) 사이에 불순물 주입 공정을 수행하며, 게이트 스페이서(미도시)를 포함하는 게이트 라인(180) 사이를 매립하는 랜딩 플러그 폴리(LPP)를 형성하고, 이를 평탄화하여 랜딩 플러그 콘택(LPC)을 형성하여 수행된다.Subsequently, a process forms a gate spacer (not shown) on the sidewall of the gate line 180, performs an impurity implantation process between the gate lines 180, and between the gate lines 180 including the gate spacers (not shown). It is performed by forming a landing plug poly (LPP) filling a landfill and flattening the same to form a landing plug contact (LPC).

본 발명에 따른 반도체 소자의 게이트 형성방법은 스텝 게이트 구조에서 후속 열처리 공정으로 인한 반도체 소자의 게이트 기울어짐( Gate Leaning ) 현상을 개선하기 위하여, 활성 영역의 비트 라인 콘택 예정 영역 및 이에 인접한 영역을 커버하는 감광막 패턴을 사용하여 활성 영역과 소자 분리 영역간의 단차를 개선함으로써 게이트 기울어짐( Gate Leaning ) 현상을 개선하여 후속 랜딩 플러그 콘택 형성시 콘택 패일( Contact Fail )을 개선시켜 반도체 소자의 수율을 향상시킬 수 있는 효과가 있다.The method of forming a gate of a semiconductor device according to the present invention covers a bit line contact scheduled area of an active area and an area adjacent thereto in order to improve a gate leaning phenomenon of a semiconductor device due to a subsequent heat treatment process in a step gate structure. By improving the step difference between the active region and the device isolation region by using the photoresist pattern, the gate leaning phenomenon is improved, and the contact fail is improved when the subsequent landing plug contact is formed. It can be effective.

아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, the preferred embodiment of the present invention for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (1)

(a) 반도체 기판에 소자 분리막을 형성하여 활성 영역을 정의하는 단계;(a) forming an isolation layer on the semiconductor substrate to define an active region; (b) 전체 표면 상부에 감광막을 도포하는 단계;(b) applying a photosensitive film over the entire surface; (c) 상기 감광막을 노광 및 현상하여 상기 활성 영역의 비트 라인 콘택 예정 영역 및 이와 인접한 영역을 커버하는 아일랜드형 감광막 패턴을 형성하는 단계;(c) exposing and developing the photoresist to form an island-type photoresist pattern covering the bit line contact region and the adjacent region of the active region; (d) 상기 감광막 패턴을 식각 마스크로 소정 두께의 반도체 기판 및 소자분리막을 식각하여 활성 영역의 중앙부가 돌출된 스텝 게이트 영역 구조를 형성하는 단계; 및(d) etching the semiconductor substrate and the device isolation layer having a predetermined thickness using the photoresist pattern as an etch mask to form a step gate region structure protruding from the center of the active region; And (e) 게이트 산화막, 게이트 폴리실리콘층, 게이트 금속층 및 하드 마스크층의 적층구조로 이루어진 게이트 라인을 형성하는 단계(e) forming a gate line comprising a stacked structure of a gate oxide film, a gate polysilicon layer, a gate metal layer, and a hard mask layer 를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.Gate forming method of a semiconductor device comprising a.
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