KR20060131135A - Method for forming semiconductor device - Google Patents

Method for forming semiconductor device Download PDF

Info

Publication number
KR20060131135A
KR20060131135A KR1020050051350A KR20050051350A KR20060131135A KR 20060131135 A KR20060131135 A KR 20060131135A KR 1020050051350 A KR1020050051350 A KR 1020050051350A KR 20050051350 A KR20050051350 A KR 20050051350A KR 20060131135 A KR20060131135 A KR 20060131135A
Authority
KR
South Korea
Prior art keywords
forming
gate
pattern
oxide layer
layer
Prior art date
Application number
KR1020050051350A
Other languages
Korean (ko)
Other versions
KR101119158B1 (en
Inventor
배재준
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050051350A priority Critical patent/KR101119158B1/en
Publication of KR20060131135A publication Critical patent/KR20060131135A/en
Application granted granted Critical
Publication of KR101119158B1 publication Critical patent/KR101119158B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Abstract

A method for forming a semiconductor device is provided to prevent misalignment between a recess gate region and a gate electrode by forming a recess gate using a damascene structure. An oxide pattern is formed on a substrate(100) to expose a gate forming region. By recessing the exposed substrate using a photoresist pattern as a mask, a damascene structure(160) composed of the oxide pattern and the recessed substrate is then formed. A gate oxide layer(170) is formed, after the photoresist pattern is eliminated. A Ti/TiN layer(175) is formed on the gate oxide layer. A TiSix layer is formed by annealing the Ti/TiN layer. A tungsten gate electrode(185) is then filled in the damascene structure. The oxide pattern is removed. A nitride spacer(195) is formed at both sidewalls of the gate electrode.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}Method of forming a semiconductor device {METHOD FOR FORMING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 형성방법을 도시한 단면도들.1A to 1F are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.

도 2a 내지 도 2l은 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.2A to 2L are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 리세스 게이트 영역과 게이트 전극층과의 오정렬 문제 및 텅스턴 실리사이드를 사용한 게이트 전극층의 저항이 텅스턴 보다 높은 문제를 해결하기 위하여, 리세스 게이트 영역 및 게이트 전극 예정 영역으로 구비되는 다마신 구조물을 형성함으로써 텅스턴 전극을 사용하는 리세스 게이트를 형성하는 반도체 소자의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device. In order to solve the problem of misalignment between a recess gate region and a gate electrode layer and a problem in that the resistance of the gate electrode layer using tungsten silicide is higher than tungsten, A method of forming a semiconductor device for forming a recess gate using a tungsten electrode by forming a damascene structure provided in an electrode predetermined region.

반도체소자가 고집적화됨에 따라 게이트 패턴의 크기가 작아지면서 채널 길이의 감소로 반도체 소자의 특성이 저하되었다. 특히 100nm 이하 공정에서 이런 문제가 자주 발생하는데 이를 극복하기 위하여 리세스 게이트를 사용하게 되었다. 리세스 게이트는 게이트 채널 길이를 증가시키기 위하여 게이트 패턴이 형성될 영역 의 채널 영역 반도체 기판을 소정 깊이 리세스 하여 게이트와 활성영역사이의 접촉면적을 넓히는 것이다.As the semiconductor devices are highly integrated, the gate pattern becomes smaller and the characteristics of the semiconductor devices are degraded due to the decrease in the channel length. In particular, this problem occurs frequently in sub-100nm processes. To overcome this, recess gates are used. The recess gate is to extend a contact area between the gate and the active region by recessing the channel region semiconductor substrate in the region where the gate pattern is to be formed in order to increase the gate channel length.

도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.1A to 1F are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.

도 1a를 참조하면, 반도체 기판(10) 상부에 산화막층(20) 및 감광막(30)을 순차적으로 적층시킨다.Referring to FIG. 1A, an oxide layer 20 and a photoresist layer 30 are sequentially stacked on the semiconductor substrate 10.

도 1b를 참조하면, 감광막(30)을 패터닝하여 산화막층(20)의 게이트 예정 영역을 노출시키는 감광막 패턴(35)을 형성한다.Referring to FIG. 1B, the photoresist layer 30 is patterned to form a photoresist pattern 35 exposing the gate predetermined region of the oxide layer 20.

도 1c를 참조하면, 감광막 패턴(35)을 식각 마스크로 산화막층(20)을 식각하여 반도체 기판(10)의 게이트 예정 영역을 노출시키는 산화막층 패턴(25)을 형성한다. 다음에는, 감광막 패턴(35)을 제거한다.Referring to FIG. 1C, the oxide layer 20 is etched using the photoresist pattern 35 as an etch mask to form an oxide layer pattern 25 exposing a gate predetermined region of the semiconductor substrate 10. Next, the photosensitive film pattern 35 is removed.

도 1d를 참조하면, 산화막층 패턴(25)을 식각 마스크로 반도체 기판(10)을 소정 깊이 리세스 하여 리세스 게이트 영역(40)을 형성하고, 산화막층 패턴(25)을 제거한다.Referring to FIG. 1D, a recess gate region 40 is formed by recessing the semiconductor substrate 10 by a predetermined depth using the oxide layer pattern 25 as an etch mask to remove the oxide layer pattern 25.

도 1e를 참조하면, 리세스 게이트 영역(40)을 매립하는 폴리실리콘층(50)을 형성한 후 그 상부에 텅스턴 실리사이드층(60) 및 하드마스크층(70)을 순차적으로 적층시킨다.Referring to FIG. 1E, after forming the polysilicon layer 50 filling the recess gate region 40, the tungsten silicide layer 60 and the hard mask layer 70 are sequentially stacked thereon.

도 1f를 참조하면, 게이트 마스크를 이용한 식각 공정으로 하드마스크층(70), 텅스턴 실리사이드층(60) 및 폴리실리콘층(50)을 패터닝하여 리세스 게이트(80)를 형성한다.Referring to FIG. 1F, the hard mask layer 70, the tungsten silicide layer 60, and the polysilicon layer 50 are patterned by an etching process using a gate mask to form a recess gate 80.

여기서, 게이트 마스크를 이용한 식각 공정은 텅스턴 실리사이드층을 포함하는 게이트 전극층과 하부의 리세스 게이트 영역이 오정렬될 수 있는 문제를 갖고 있다. 게이트 전극층이 오정렬되면 리세스 게이트 영역에 매립된 폴리실리콘층이 유실될 수 있고 이로 인한 누설전류의 증가 및 리프레쉬 특성이 저하되는 문제가 발생한다. 또한, 게이트 전극층을 텅스턴 실리사이드층으로 사용할 경우 비저항이 텅스턴층에 비하여 높다는 문제가 있다.Here, the etching process using the gate mask has a problem in that the gate electrode layer including the tungsten silicide layer and the recessed gate region below are misaligned. If the gate electrode layer is misaligned, the polysilicon layer buried in the recess gate region may be lost, resulting in an increase in leakage current and a decrease in refresh characteristics. In addition, when the gate electrode layer is used as the tungsten silicide layer, there is a problem that the specific resistance is higher than that of the tungsten layer.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 리세스 게이트 영역 및 게이트 전극 예정 영역으로 구비되는 다마신 구조물을 이용하여 리세스 게이트를 형성함으로써, 리세스 게이트 영역 및 게이트 전극층과의 오정렬 문제를 해결할 수 있고 텅스턴을 사용하여 텅스턴 실리사이드 보다 낮은 비저항을 확보할 수 있는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.In order to solve the above-mentioned problems of the prior art, a recess gate is formed by using a damascene structure provided as a recess gate region and a gate electrode predetermined region, thereby causing a misalignment problem with the recess gate region and the gate electrode layer. It is an object of the present invention to provide a method for forming a semiconductor device that can solve the problem and to ensure a specific resistance lower than tungsten silicide using tungsten.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 형성 방법은,In order to achieve the above object, a method of forming a semiconductor device according to the present invention,

(a) 반도체 기판 상부에 게이트 예정 영역을 노출시키는 산화막층 패턴을 형성하는 단계와,(a) forming an oxide layer pattern on the semiconductor substrate to expose the gate predetermined region;

(b) 상기 산화막층 패턴 표면에 소정 두께 도포된 감광막 패턴을 형성하는 단계와,(b) forming a photoresist pattern coated on the surface of the oxide layer pattern by a predetermined thickness;

(c) 상기 감광막 패턴을 식각 마스크로 상기 노출된 반도체 기판을 소정 깊이 리세스 하여 상기 산화막층 패턴 및 리세스된 반도체 기판으로 이루어지는 다마 신 구조를 형성하는 단계와,(c) recessing the exposed semiconductor substrate using the photoresist pattern as an etch mask to a predetermined depth to form a damascene structure comprising the oxide layer pattern and the recessed semiconductor substrate;

(d) 상기 감광막 패턴을 제거하는 단계와,(d) removing the photoresist pattern;

(e) 상기 다마신 구조의 표면에 게이트 산화막을 형성하는 단계와,(e) forming a gate oxide film on the surface of the damascene structure,

(f) 상기 게이트 산화막 표면에 Ti/TiN막을 형성하는 단계와,(f) forming a Ti / TiN film on the gate oxide film surface;

(g) 상기 Ti/TiN막을 열처리하여 TiSix를 형성하는 단계와,(g) heat treating the Ti / TiN film to form TiSix;

(h) 상기 다마신 구조를 매립하는 텅스턴 게이트 전극층을 형성하는 단계;(h) forming a tungsten gate electrode layer filling the damascene structure;

(i) 상기 산화막층 패턴을 제거하는 단계 및 (i) removing the oxide layer pattern;

(j) 상기 게이트 전극층 상측 및 측벽에 질화막 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.(j) forming a nitride film spacer on the upper sidewall and the sidewall of the gate electrode layer.

이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체 소자의 형성 방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of forming a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2l은 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.2A to 2L are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

도 2a를 참조하면, 반도체 기판(100) 상부에 산화막층(120) 및 제 1 감광막(130)을 순차적으로 적층시킨다.Referring to FIG. 2A, the oxide layer 120 and the first photoresist layer 130 are sequentially stacked on the semiconductor substrate 100.

도 2b를 참조하면, 제 1 감광막(130)을 패터닝 하여 산화막층(120)의 게이트 예정 영역을 노출시키는 제 1 감광막 패턴(135)을 형성한다.Referring to FIG. 2B, the first photoresist layer 130 is patterned to form a first photoresist layer pattern 135 that exposes a gate predetermined region of the oxide layer 120.

도 2c를 참조하면, 제 1 감광막 패턴(135)을 식각 마스크로 산화막층(120)을 식각하여 반도체 기판(100)의 게이트 예정 영역을 노출시키는 산화막층 패턴(125)을 형성한다.Referring to FIG. 2C, the oxide layer 120 is etched using the first photoresist pattern 135 as an etch mask to form an oxide layer pattern 125 that exposes a gate region of the semiconductor substrate 100.

도 2d를 참조하면, 제 1 감광막 패턴(135)을 제거하고, 산화막층 패턴(125)을 소정 두께 도포하는 제 2 감광막 패턴(140)을 형성한다. 이때, 제 2 감광막 패턴(140)은 산화막층 패턴(125)을 포함하는 반도체 기판(100) 전면에 감광막을 형성한 후, 산화막층 패턴(125) 사이를 소정영역 노출시키는 마스크를 이용한 노광 및 식각 공정으로 감광막을 제거하여 형성하는 것이 바람직하다.Referring to FIG. 2D, the first photoresist layer pattern 135 is removed, and a second photoresist layer pattern 140 is formed to apply the oxide layer pattern 125 to a predetermined thickness. In this case, the second photoresist pattern 140 is formed on the entire surface of the semiconductor substrate 100 including the oxide layer pattern 125, and then exposed and etched using a mask that exposes the oxide layer pattern 125 to a predetermined region. It is preferable to form by removing a photosensitive film by a process.

도 2e를 참조하면, 제 2 감광막 패턴(140)을 식각 마스크로 반도체 기판(100)을 소정 깊이 리세스 하여 리세스 게이트 영역(150)을 형성한다. 이때, 리세스 게이트 영역(150)의 깊이는 1300 ~ 1600Å인 것이 바람직하다.Referring to FIG. 2E, the recess gate region 150 is formed by recessing the semiconductor substrate 100 by a predetermined depth using the second photoresist layer pattern 140 as an etch mask. At this time, the depth of the recess gate region 150 is preferably 1300 ~ 1600300.

도 2f를 참조하면, 제 2 감광막 패턴(140)을 제거하여 산화막층 패턴(125) 에 의한 게이트 예정 영역(155) 및 리세스 게이트 영역(150)으로 이루어지는 다마신 구조(160)를 형성한다.Referring to FIG. 2F, the damascene structure 160 including the gate planar region 155 and the recess gate region 150 formed by the oxide layer pattern 125 is formed by removing the second photoresist layer pattern 140.

도 2g를 참조하면, 다마신 구조(160)의 표면에 게이트 산화막(170)을 형성하고, 산화막(170) 표면에 Ti/TiN막(175)을 형성한다. 다음에는, Ti/TiN막(175)을 열처리하여 Ti/TiN막(175) 표면에 TiSix가 형성되도록 한다.Referring to FIG. 2G, a gate oxide film 170 is formed on the surface of the damascene structure 160, and a Ti / TiN film 175 is formed on the surface of the oxide film 170. Next, the Ti / TiN film 175 is heat-treated to form TiSix on the surface of the Ti / TiN film 175.

도 2h를 참조하면, 다마신 구조(160)를 매립하는 텅스턴층(180)을 형성한다.Referring to FIG. 2H, a tungsten layer 180 filling the damascene structure 160 is formed.

도 2i를 참조하면, 텅스턴층(180)을 CMP 공정을 이용하여 평탄화 하되, 다마신 패턴(160)에 매립된 텅스턴층(180)이 각각의 게이트 전극층(185)으로 절연될 때까지 CMP 공정을 수행하는 것이 바람직하다.Referring to FIG. 2I, the tungsten layer 180 is planarized using a CMP process, and the CMP is insulated until the tungsten layer 180 embedded in the damascene pattern 160 is insulated from each gate electrode layer 185. It is preferable to carry out the process.

도 2j를 참조하면, 산화막층 패턴(125)을 제거한다. Referring to FIG. 2J, the oxide layer pattern 125 is removed.

도 2k을 참조하면, 반도체 기판(100) 전면에 질화막층(190)을 형성한다. 이 때, 질화막층(190)은 반도체 기판(100) 상의 토폴로지(topology)를 따라 형성하며, 게이트 전극층(185)의 질화막층(190) 두께가 반도체 기판(100) 표면의 질화막층(190)두께 보다 더 두껍게 형성되도록 공정을 진행하는 것이 바람직하다.Referring to FIG. 2K, the nitride film layer 190 is formed on the entire surface of the semiconductor substrate 100. In this case, the nitride layer 190 is formed along a topology on the semiconductor substrate 100, and the thickness of the nitride layer 190 of the gate electrode layer 185 is greater than the thickness of the nitride layer 190 on the surface of the semiconductor substrate 100. It is desirable to proceed with the process so that it is formed thicker.

도 2l을 참조하면, 전면 식각 공정으로 게이트 전극층(185)를 보호하는 질화막 패턴(195)를 형성한다. Referring to FIG. 2L, a nitride film pattern 195 is formed to protect the gate electrode layer 185 by a front surface etching process.

이와 같이 형성된 리세스 게이트(200)는 오정렬에 의한 문제를 방지할 수 있으며, 텅스턴을 게이트 전극층(185)으로 사용함으로써 비저항을 더 낮게 형성 할 수 있다.The recess gate 200 formed as described above may prevent a problem due to misalignment, and the resistivity may be lowered by using tungsten as the gate electrode layer 185.

이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자의 형성 방법은, 리세스 게이트 영역 및 게이트 전극 예정 영역으로 구비되는 다마신 구조물을 이용하여 리세스 게이트를 형성함으로써, 리세스 게이트 영역 및 게이트 전극층과의 오정렬 문제를 해결할 수 있고 텅스턴을 사용하여 텅스턴 실리사이드 보다 낮은 비저항을 확보할 수 있다. 따라서, 본 발명에 따른 반도체 소자의 형성 방법은 반도체 소자의 리프레쉬 특성을 개선하고 고집적 고속 소자의 개발에 유리한 효과를 제공한다.As described above, in the method of forming a semiconductor device according to the present invention, a recess gate is formed using a damascene structure provided as a recess gate region and a gate electrode predetermined region, thereby forming a recess gate region and a gate electrode layer. The misalignment problem can be solved and tungsten can be used to achieve lower resistivity than tungsten silicide. Therefore, the method of forming a semiconductor device according to the present invention improves the refresh characteristics of the semiconductor device and provides an advantageous effect on the development of a highly integrated high speed device.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (3)

(a) 반도체 기판 상부에 게이트 예정 영역을 노출시키는 산화막층 패턴을 형성하는 단계;(a) forming an oxide layer pattern on the semiconductor substrate to expose the gate predetermined region; (b) 상기 산화막층 패턴 표면에 소정 두께 도포된 감광막 패턴을 형성하는 단계;(b) forming a photoresist pattern coated on the surface of the oxide layer pattern by a predetermined thickness; (c) 상기 감광막 패턴을 식각 마스크로 상기 노출된 반도체 기판을 소정 깊이 리세스 하여 상기 산화막층 패턴 및 리세스된 반도체 기판으로 이루어지는 다마신 구조를 형성하는 단계;(c) recessing the exposed semiconductor substrate by a predetermined depth using the photoresist pattern as an etch mask to form a damascene structure comprising the oxide layer pattern and the recessed semiconductor substrate; (d) 상기 감광막 패턴을 제거하는 단계;(d) removing the photoresist pattern; (e) 상기 다마신 구조의 표면에 게이트 산화막을 형성하는 단계;(e) forming a gate oxide film on the surface of the damascene structure; (f) 상기 게이트 산화막 표면에 Ti/TiN막을 형성하는 단계;(f) forming a Ti / TiN film on the gate oxide film surface; (g) 상기 Ti/TiN막을 열처리하여 TiSix를 형성하는 단계;(g) heat treating the Ti / TiN film to form TiSix; (h) 상기 다마신 구조를 매립하는 텅스턴 게이트 전극층을 형성하는 단계;(h) forming a tungsten gate electrode layer filling the damascene structure; (i) 상기 산화막층 패턴을 제거하는 단계; 및 (i) removing the oxide layer pattern; And (j) 상기 게이트 전극층 상측 및 측벽에 질화막 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.(j) forming a nitride film spacer on the upper sidewall and the sidewall of the gate electrode layer. 제 1 항에 있어서,The method of claim 1, 상기 리세스 하는 반도체 기판의 깊이는 1300 ~ 1600Å인 것을 특징으로 하 는 반도체 소자의 형성 방법.And a depth of the recessed semiconductor substrate is 1300-1600 방법. 제 1 항에 있어서,The method of claim 1, 상기 감광막 패턴은 상기 산화막층 패턴을 포함하는 반도체 기판 전면에 감광막을 형성한 후, 산화막층 패턴 사이를 소정영역 노출시키는 마스크를 이용한 노광 및 식각 공정으로 감광막을 제거하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.The photoresist pattern is formed by forming a photoresist on the entire surface of the semiconductor substrate including the oxide layer pattern, and then removing the photoresist by etching and etching using a mask to expose a predetermined region between the oxide layer patterns. Method of formation.
KR1020050051350A 2005-06-15 2005-06-15 Method for forming semiconductor device KR101119158B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050051350A KR101119158B1 (en) 2005-06-15 2005-06-15 Method for forming semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050051350A KR101119158B1 (en) 2005-06-15 2005-06-15 Method for forming semiconductor device

Publications (2)

Publication Number Publication Date
KR20060131135A true KR20060131135A (en) 2006-12-20
KR101119158B1 KR101119158B1 (en) 2012-03-19

Family

ID=37811249

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050051350A KR101119158B1 (en) 2005-06-15 2005-06-15 Method for forming semiconductor device

Country Status (1)

Country Link
KR (1) KR101119158B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8309448B2 (en) 2009-07-31 2012-11-13 Hynix Semiconductor, Inc. Method for forming buried word line in semiconductor device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020072370A (en) * 2001-03-09 2002-09-14 삼성전자 주식회사 Method of forming gate electrode using damascene process and gate electrode using the same
KR100442153B1 (en) * 2002-09-17 2004-07-27 아남반도체 주식회사 Method for forming a silicide gate line in a semiconductor dual damascene structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8309448B2 (en) 2009-07-31 2012-11-13 Hynix Semiconductor, Inc. Method for forming buried word line in semiconductor device

Also Published As

Publication number Publication date
KR101119158B1 (en) 2012-03-19

Similar Documents

Publication Publication Date Title
KR20030034501A (en) Method for forming metal line using damascene process
CN109545684B (en) Semiconductor structure and forming method thereof
CN104701150A (en) Transistor forming method
KR100702302B1 (en) Method for fabricating semiconductor device
US20080160698A1 (en) Method for fabricating a semiconductor device
KR100580118B1 (en) Method of forming a gate electrode pattern in semiconductor device
KR100843855B1 (en) Semiconductor device and method for fabricating the same
KR101119158B1 (en) Method for forming semiconductor device
KR101120185B1 (en) Method for forming semiconductor device
KR20110077380A (en) Method of manufacturing a semiconductor device
KR101031471B1 (en) semiconductor device and method for forming the same
KR20040059484A (en) Method for forming contact pole in a semiconductor
KR20070001590A (en) Method for forming recessed gate of semiconductor device
KR20060040288A (en) Method for forming semiconductor device
KR100682217B1 (en) Method for fabricating semiconductor device
KR20040008600A (en) Method for forming a contact hole in semiconductor memory device
KR20040008423A (en) A method for forming a transistor of a semiconductor device
KR20050104077A (en) Method for manufacturing gate-contact in semiconductor device
KR20070002589A (en) Method for fabricating transistor of semiconductor device
KR20070002701A (en) Method for fabricating transistor of semiconductor device
KR20100076752A (en) Method for forming semiconductor device
KR20090070965A (en) Method for fabricating semiconductor device
KR20080062011A (en) Method of manufacturing semiconductor device
KR20100071408A (en) The semiconductor device and method for fabricating the same
KR20040078414A (en) A method for forming a self-aligned contact of a semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee