KR20060095322A - Method for forming capacitor of semiconductor device - Google Patents

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KR20060095322A
KR20060095322A KR1020050016848A KR20050016848A KR20060095322A KR 20060095322 A KR20060095322 A KR 20060095322A KR 1020050016848 A KR1020050016848 A KR 1020050016848A KR 20050016848 A KR20050016848 A KR 20050016848A KR 20060095322 A KR20060095322 A KR 20060095322A
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capacitor
semiconductor device
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염승진
길덕신
권 홍
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주식회사 하이닉스반도체
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Abstract

본 발명은 65nm이하급 반도체 소자 제조 공정시 실린더 구조의 캐패시터를 안정적으로 형성할 수 있는 반도체 소자의 캐패시터 형성 방법을 제공하기 위한 것으로, 본 발명의 반도체 소자의 캐패시터 형성 방법은 스토리지노드 콘택 플러그가 형성된 반도체 기판 상부에 식각정지용 질화막과 스토리지노드용 산화막을 차례로 형성하는 단계, 상기 스토리지노드용 산화막과 상기 식각정지용 질화막의 소정 부분을 차례로 식각하여 상기 스토리지노드 콘택 플러그의 표면을 노출시키는 오픈부를 형성하는 단계, 상기 오픈부를 포함한 전면에 스토리지노드용 합금 금속박막을 형성하는 단계, 상기 합금 금속박막의 분리를 수행한 후, 상기 스토리지노드용 산화막을 습식 식각하여 실린더 구조의 스토리지노드를 형성하는 단계, 및 상기 스토리지노드 상에 유전막과 상부전극을 차례로 형성하는 단계를 포함한다.The present invention is to provide a method for forming a capacitor of a semiconductor device capable of stably forming a capacitor of a cylinder structure in the manufacturing process of semiconductor devices of 65 nm or less, the method of forming a capacitor of the semiconductor device of the present invention is formed with a storage node contact plug Sequentially forming an etch stop nitride film and a storage node oxide film on the semiconductor substrate, and sequentially forming an open portion for exposing a surface of the storage node contact plug by etching the predetermined portion of the storage node oxide film and the etch stop nitride film in turn. Forming an alloy metal thin film for a storage node on the front surface including the open portion, and performing separation of the alloy metal thin film, wet etching the oxide film for the storage node to form a storage node having a cylindrical structure, and the On a storage node And forming a conductive film and an upper electrode in order.

캐패시터, 스토리지노드, 합금, 실린더 구조 Capacitor, Storage Node, Alloy, Cylinder Structure

Description

반도체 소자의 캐패시터 형성 방법{METHOD FOR FORMING CAPACITOR OF SEMICONDUCTOR DEVICE}METHODS FOR FORMING CAPACITOR OF SEMICONDUCTOR DEVICE}

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 캐패시터 형성 공정을 도시한 단면도.1A to 1D are cross-sectional views showing a capacitor forming process of a semiconductor device according to the prior art.

도 2a 및 도 2b는 스토리지노드 콘택 플러그 물질에 따른 증착 형태를 도시한 단면도.2A and 2B are cross-sectional views illustrating deposition forms in accordance with storage node contact plug materials.

도 3은 스토리지 전극 바닥부의 얇은 부분에서 응집 현상이 발생한 것을 도시한 단면도.3 is a cross-sectional view showing that agglomeration phenomenon occurs in a thin portion of the bottom of the storage electrode.

도 4는 도 3의 응집 현상 발생으로 인해 노출된 산화막으로 식각 화학물이 침투하여 보이드가 발생한 것을 도시한 단면도.4 is a cross-sectional view illustrating that voids occur due to penetration of an etching chemical into an exposed oxide layer due to the aggregation phenomenon of FIG. 3.

도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 형성 공정을 도시한 단면도.5A to 5C are cross-sectional views illustrating a capacitor forming process of a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

10: 반도체 기판 11: 층간절연막10: semiconductor substrate 11: interlayer insulating film

12: 스토리지노드 콘택 플러그 13: 식각정지용 질화막12: storage node contact plug 13: nitride film for etch stop

14: 스토리지노드용 산화막 15: 오픈부14: oxide film for the storage node 15: open portion

26: 스토리지노드용 합금 금속박막 27: 스토리지노드26: alloy metal thin film for the storage node 27: storage node

본 발명은 반도체 소자 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중 캐패시터 형성 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor device fabrication technology, and more particularly, to capacitor formation technology in a semiconductor device fabrication process.

최근, 반도체 제조 기술의 발달과 메모리 소자의 응용 분야 확대에 따라 고속의 대용량 메모리 소자 개발이 진척되고 있다. 특히, 1개의 메모리 셀(cell)을 1개의 캐패시터와 1개의 트랜지스터로 구성함으로써 고집적화에 유리한 다이내믹 랜덤 억세스 메모리(Dynamic Random Access Momory: DRAM)의 괄목할만한 발전이 이루어져 왔다. 이러한 반도체 메모리 소자는 캐패시터에 축척되는 전하량에 따라 논리상태 '1' 또는 '0'의 정보가 기억되고, 트랜지스터를 통하여 기입 및 판독 동작을 실행하는데, 정보의 기입 및 판독을 정확하게 감지하기 위해서는 충분한 유전용량을 확보해야 한다.Recently, with the development of semiconductor manufacturing technology and the expansion of application fields of memory devices, development of high-speed large-capacity memory devices has been progressed. In particular, a remarkable development of the Dynamic Random Access Momory (DRAM), which is advantageous for high integration, has been made by configuring one memory cell with one capacitor and one transistor. In such a semiconductor memory device, information of logic state '1' or '0' is stored according to the amount of charge accumulated in a capacitor, and write and read operations are performed through a transistor, and sufficient dielectric is required to accurately detect write and read information. Capacity must be secured.

그러나, 반도체 메모리 소자의 집적도가 증가함에 따라 캐패시터의 면적이 감소하게 되어 요구되는 유전용량의 확보가 점점 어려워지게 되었다. 이에 따라, 캐패시터를 한정된 작은 면적내에 형성하면서 충분한 유전용량을 확보하기 위한 방법의 연구가 요구되었으며, 이러한 방법으로는 유전막의 두께를 감소시키는 방법, 실리콘 산화막(ε=3.8), 질화막(ε=7)을 대체하여 Ta2O5, Al2O3 또는 HfO2와 같은 유전상수가 큰 물질을 유전막으로 사용하는 방법 및 캐패시터의 스토리지 전극의 유효면적을 증가시키는 방법이 있다.However, as the degree of integration of semiconductor memory devices increases, the area of the capacitor decreases, making it difficult to secure the required dielectric capacity. Accordingly, there is a need for a method of securing a sufficient dielectric capacity while forming a capacitor in a limited small area. Such methods include reducing the thickness of the dielectric film, silicon oxide film (ε = 3.8), and nitride film (ε = 7 ), A material having a high dielectric constant such as Ta 2 O 5 , Al 2 O 3, or HfO 2 as a dielectric film, and a method of increasing the effective area of a storage electrode of a capacitor.

현재까지 가장 많은 개발이 이루어진 방법으로서, 좁은 면적에서도 충분한 유전용량을 확보할 수 있는 스토리지 전극의 구조 개선이 꾸준히 연구되어 왔다. 대표적으로, 3차원 구조의 캐패시터를 제안하여 유전용량의 향상을 도모하고 있는데, 콘케이브(concave)형, 실린더(cylinder)형 등이 있으며, 최근에는 콘케이브형보다는 실린더형을 더 선호하는 추세이다. 이것은 내부 면적만을 노드 면적으로 사용하는 콘케이브형보다는 내부 면적은 물론 외부 면적까지도 노드 면적으로 사용하는 실린더형이 캐패시터 높이를 더 낮게 가져갈 수 있기 때문이다. 즉, 고용량을 얻기 위해서는 노드 높이를 높게 하는 것이 유리하지만, 이 경우 단차로 인해 후속 공정의 진행이 다소 어려워질 수 있는 바, 가급적 노드 높이를 낮게 가져가는 것이 후속 공정 진행 측면에서 바람직하기 때문이다.As the most developed method up to now, structural improvement of the storage electrode that can secure sufficient dielectric capacity even in a small area has been steadily studied. Representatively, three-dimensional capacitors are proposed to improve the dielectric capacity. There are concave type and cylinder type. Recently, the cylindrical type is more preferred than the concave type. . This is because the cylinder type using the internal area as well as the external area as the node area can bring the capacitor height lower than the concave type using only the internal area as the node area. That is, it is advantageous to increase the node height in order to obtain high capacity, but in this case, it may be more difficult to proceed with the subsequent process due to the step, because it is preferable to bring the node height as low as possible in the subsequent process progress.

이러한 실린더형 캐패시터를 형성하는 방법에 대하여 도 1a 내지 도 1d를 참조하여 간단하게 설명하면 다음과 같다.A method of forming such a cylindrical capacitor will be briefly described with reference to FIGS. 1A to 1D as follows.

먼저, 도 1a에 도시된 바와 같이, 트랜지스터 및 비트라인(도시되지 않음)을 포함한 소정의 하부 구조가 형성된 반도체 기판(10) 상부에 소정 두께의 층간절연막(11)을 형성한 후, 마스크 및 식각 공정에 의해 층간절연막(11)의 소정 부분을 식각하여 반도체 기판(10)의 표면을 노출시키는 스토리지노드 콘택홀(storage node contact hole)(도시되지 않음)을 형성하고, 스토리지노드 콘택홀을 완전히 채우도록 소정 두께의 스토리지노드 콘택 플러그(contact plug)(12)를 매립한다. 여기서, 반도체 기판은 실리콘(Si) 또는 갈륨비소(GaAs) 기판이고, 스토리지노드 콘택홀에 의해 노출되는 반도체 기판(10)의 부분은 소스/드레인 접합 부분일 수 있다. 또한, 스토리지노드 콘택 플러그(12)는 도전 물질 예를 들면, 질화티타늄, 텅스텐, 폴리실리콘 등으로 형성된다. 이때, 도 2a에 도시된 바와 같이, 스토리지노드 콘택 플러그(12)로 폴리실리콘 또는 텅스텐을 사용할 경우에는 폴리실리콘 또는 텅스텐을 증착하고 TiN 배리어(barrier)를 증착한 후 화학적기계적연마(CMP) 공정을 수행하고, 도 2b에 도시된 바와 같이, 스토리지노드 콘택 플러그(12)로 질화티타늄을 사용할 경우에는 질화티타늄을 증착한 후 바로 화학적기계적연마 공정을 수행한다.First, as shown in FIG. 1A, an interlayer insulating film 11 having a predetermined thickness is formed on a semiconductor substrate 10 on which a predetermined substructure including a transistor and a bit line (not shown) are formed. A portion of the interlayer insulating film 11 is etched by a process to form a storage node contact hole (not shown) that exposes the surface of the semiconductor substrate 10, and completely fills the storage node contact hole. A storage node contact plug 12 of a predetermined thickness is embedded. The semiconductor substrate may be a silicon (Si) or gallium arsenide (GaAs) substrate, and a portion of the semiconductor substrate 10 exposed by the storage node contact hole may be a source / drain junction portion. In addition, the storage node contact plug 12 is formed of a conductive material such as titanium nitride, tungsten, polysilicon, or the like. 2A, when polysilicon or tungsten is used as the storage node contact plug 12, polysilicon or tungsten is deposited, a TiN barrier is deposited, and a chemical mechanical polishing (CMP) process is performed. 2B, when titanium nitride is used as the storage node contact plug 12, a chemical mechanical polishing process is performed immediately after the deposition of titanium nitride.

다음으로, 스토리지노드 콘택 플러그(12)를 포함한 층간절연막(11) 상에 식각정지용 질화막(13)을 형성한 후, 식각정지용 질화막(13) 상에 스토리지노드용 산화막(14)을 형성한다. 여기서, 식각정지용 질화막(13)은 스토리지노드용 산화막(14)과 선택비를 가지면서 효과적으로 식각을 정지하기 위한 배리어 역할을 수행한다.Next, after the etch stop nitride film 13 is formed on the interlayer insulating film 11 including the storage node contact plug 12, the oxide layer 14 for the storage node is formed on the etch stop nitride film 13. Here, the etch stop nitride film 13 serves as a barrier for effectively stopping the etch while having a selectivity with the oxide film 14 for the storage node.

다음으로, 스토리지노드용 산화막(14)과 식각정지용 질화막(13)의 소정 부분을 차례로 식각하여 스토리지노드 콘택 플러그(12)의 표면을 노출시키는 오픈부(15)를 형성한다.Next, the open portion 15 exposing the surface of the storage node contact plug 12 is formed by etching the storage node oxide film 14 and the predetermined portion of the etch stop nitride film 13 sequentially.

그 다음, 도 1b에 도시된 바와 같이, 오픈부(15)를 포함한 전면에 금속박막(16)을 증착한다. 이때, 금속박막(16)의 증착을 위해 ALD 또는 PEALD 방법을 이용 한다.Next, as shown in FIG. 1B, a metal thin film 16 is deposited on the entire surface including the open part 15. In this case, an ALD or PEALD method is used to deposit the metal thin film 16.

그 다음, 도 1c에 도시된 바와 같이, 사진 및 식각 공정에 의해 스토리지노드용 산화막(14) 상부에 존재하는 금속박막(16)을 선택적으로 제거하여 금속박막(16) 분리를 수행한다. 이때, 금속박막(16)의 제거를 위해 전면 식각 또는 화학적기계적연마(Chemical Mechanical Polishing: CMP) 기술을 이용한다.Next, as illustrated in FIG. 1C, the metal thin film 16 is selectively removed by the photo and etching process to separate the metal thin film 16. In this case, the surface etching or chemical mechanical polishing (CMP) technique is used to remove the metal thin film 16.

그 다음, 도 1d에 도시된 바와 같이, 금속박막(16)을 분리한 후, 딥-아웃(dip-out) 공정이라는 습식 식각(wet etch) 공정에 의해 금속박막(16) 바깥쪽의 스토리지노드용 산화막(14)을 제거하여 실린더형의 스토리지노드(17)를 형성하고, 스토리지노드(17) 상에 유전막과 상부전극(도시되지 않음)을 순차적으로 형성하여 캐패시터를 완성한다.Next, as shown in FIG. 1D, after the metal thin film 16 is separated, a storage node outside the metal thin film 16 by a wet etch process called a dip-out process. The molten oxide film 14 is removed to form a cylindrical storage node 17, and a dielectric film and an upper electrode (not shown) are sequentially formed on the storage node 17 to complete the capacitor.

그러나, 상기와 같이, 캐패시터를 실린더형의 스토리지 전극으로 형성하더라도, 스토리지 전극 물질로 질화티타늄(TiN)을 사용하는 경우에는 Tox 11 정도가 한계이며, 65nm급 이하의 소자에서는 유전용량을 확보하기 위해서 Tox 10 이하가 필요하다. 이를 위해서는 Ru, Pt, Ir 등의 귀금속(noble metal) 계열의 금속 전극의 도입이 필수적이다. 또한, 스토리지 전극으로 금속 전극을 사용하기 위해서는 금속 증착시 스텝 커버리지(step coverage)가 우수해야 하는데, 65nm급 이하의 소자에서는 스토리지 전극을 형성하기 위한 콘택(contact)의 임계치수(Critical Dimension: CD)가 100nm이하이고, 어스펙트비(aspect ratio)가 20:1 이상인 어려운 공정 조건이 따르게 된다. 이러한 높은 어스펙트비를 가지는 콘택에서는 단원자증착법(Atomic Layer Deposition: ALD)을 사용하더라도, 원하는 스텝 커버리지를 얻기에 는 공정상 매우 어렵다. 스텝 커버리지를 80%이상 확보한다 하더라도, 콘택 바닥부에는 스토리지 전극이 약 150Å 두께로 얇게 증착되며, 이러한 구조에서는, 실린더 구조를 형성하기 위해 스토리지 전극의 분리 공정과 산화막 제거 공정을 거치면서, 스토리지 전극이 넘어지거나 떨어져나가는 문제, 인접 스토리지 전극이 서로 달라붙는 기울어짐(leaning) 문제 등이 심각한 결함을 일으킬 수 있다.However, as described above, even when the capacitor is formed as a cylindrical storage electrode, the use of titanium nitride (TiN) as the storage electrode material is limited to about Tox 11, and in order to ensure the dielectric capacity in the device of 65 nm or less Tox 10 or lower is required. To this end, introduction of noble metal-based metal electrodes such as Ru, Pt, and Ir is essential. In addition, in order to use a metal electrode as a storage electrode, step coverage should be excellent when depositing a metal. In a device having a thickness of 65 nm or less, a critical dimension of a contact for forming a storage electrode (CD) Is less than 100 nm, and difficult process conditions are followed, with an aspect ratio of 20: 1 or more. In such a high aspect ratio contact, even if Atomic Layer Deposition (ALD) is used, it is very difficult to achieve the desired step coverage. Even if the step coverage is secured by 80% or more, the storage electrode is thinly deposited to a thickness of about 150 GPa on the bottom of the contact. In such a structure, the storage electrode is subjected to a separation process and an oxide film removal process to form a cylinder structure. This can cause serious defects such as falling or falling off, or leaning between adjacent storage electrodes.

또한, Ru, Pt, Ir 등의 귀금속 계열의 금속 특성상 그 두께가 얇은 경우에 응집(agglomeration) 현상이 발생하는데, 도 3에 도시된 바와 같이, 스토리지 전극 증착후 후속의 어닐링 공정에서 콘택 바닥부의 얇은 부분에서 응집 현상이 발생하여 스토리지 전극이 연속적으로 남아있지 못하고 덩어리져서 군데군데 산화막이 노출된 부분('A')이 형성될 수 있다. 또한, 도 4에 도시된 바와 같이, 실린더 구조를 형성하기 위한 산화막 제거 공정(습식 식각 공정)에서 이러한 산화막 노출 부분을 통하여 식각 화학물이 침투함으로써, 스토리지노드 배리어 TiN 박막의 아랫부분에 있는 산화막을 녹여내어 보이드(void)('B')를 형성하는 문제가 발생할 수 있다. 또한, 응집 현상이 발생된 스토리지 전극 부분에 후속의 유전막 물질을 증착할 때, 하부의 스토리지노드 콘택 플러그 상단의 TiN을 산화시켜 스토리지노드 콘택 페일(fail)을 유발할 가능성이 크다는 문제점이 있다.In addition, agglomeration phenomenon occurs when the thickness of the noble metal series such as Ru, Pt, Ir, etc. is thin. As shown in FIG. 3, a thin layer of the contact bottom is formed in a subsequent annealing process after deposition of the storage electrode. Agglomeration may occur at a portion, and the storage electrode may not be continuously formed and may be agglomerated to form a portion 'A' where the oxide film is exposed. In addition, as shown in FIG. 4, the etching chemical penetrates through the oxide exposed portion in the oxide film removing process (wet etching process) to form the cylinder structure, thereby forming the oxide film under the storage node barrier TiN thin film. The problem of melting and forming voids 'B' may occur. In addition, when the subsequent dielectric film material is deposited on the storage electrode portion in which the aggregation phenomenon occurs, there is a problem in that the TiN on the upper storage node contact plug is oxidized to cause the storage node contact fail.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 65nm이하급 반도체 소자 제조 공정시 실린더 구조의 캐패시터를 안정적으로 형 성할 수 있는 반도체 소자의 캐패시터 형성 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object of the present invention is to provide a method for forming a capacitor of a semiconductor device capable of stably forming a capacitor of a cylinder structure in the process of manufacturing a semiconductor device of 65 nm or less. .

상기의 목적을 달성하기 위해 본 발명은, 스토리지노드 콘택 플러그가 형성된 반도체 기판 상부에 식각정지용 질화막과 스토리지노드용 산화막을 차례로 형성하는 단계, 상기 스토리지노드용 산화막과 상기 식각정지용 질화막의 소정 부분을 차례로 식각하여 상기 스토리지노드 콘택 플러그의 표면을 노출시키는 오픈부를 형성하는 단계, 상기 오픈부를 포함한 전면에 스토리지노드용 합금 금속박막을 형성하는 단계, 상기 합금 금속박막의 분리를 수행한 후, 상기 스토리지노드용 산화막을 습식 식각하여 실린더 구조의 스토리지노드를 형성하는 단계, 및 상기 스토리지노드 상에 유전막과 상부전극을 차례로 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성 방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of sequentially forming an etch stop nitride film and a storage node oxide film on an upper surface of the semiconductor substrate on which the storage node contact plug is formed, the oxide layer for the storage node and the predetermined portion of the etch stop nitride film in sequence Etching to form an open portion exposing the surface of the storage node contact plug, forming an alloy metal thin film for a storage node on the front surface including the open portion, and performing separation of the alloy metal thin film, for the storage node A method of forming a capacitor in a semiconductor device includes wet etching an oxide layer to form a storage node having a cylindrical structure, and sequentially forming a dielectric layer and an upper electrode on the storage node.

본 발명에 따르면, 반도체 소자 제조 공정 중 실린더 구조의 캐패시터를 형성함에 있어서, 스토리지노드 형성을 위한 증착 공정에서 순수한 금속(pure metal)을 사용하는 대신에, 주 금속원소에 제2원소 또는 제3원소를 첨가한 합금(alloy) 금속박막을 사용함으로써, 실린더 구조 형성을 위한 산화막 제거 공정(습식 식각 공정) 이후에도 안정한 구조의 스토리지 전극을 확보할 수 있으므로, 유전 특성 및 누설전류 특성이 우수한 캐패시터를 형성하는 것이 가능하다.According to the present invention, in forming a capacitor having a cylindrical structure during a semiconductor device manufacturing process, instead of using pure metal in a deposition process for forming a storage node, a second element or a third element is used as the main metal element. By using an alloyed metal thin film added with the alloy, a storage electrode having a stable structure can be secured even after the oxide film removal process (wet etching process) for forming the cylinder structure, thereby forming a capacitor having excellent dielectric and leakage current characteristics. It is possible.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 형성 방법을 도시한 일련의 공정 단면도이다. 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 형성 방법에 대해서 도 5a 내지 도 5c를 참조하여 간단하게 설명하면 다음과 같다.5A through 5C are cross-sectional views illustrating a process of forming a capacitor of a semiconductor device according to an embodiment of the present invention. A method of forming a capacitor of a semiconductor device according to an embodiment of the present invention will be briefly described with reference to FIGS. 5A to 5C.

먼저, 종래의 방법과 동일한 공정을 수행하여 도 1a에 도시된 바와 같은 결과물을 형성한 후, 도 5a에 도시된 바와 같이, 오픈부(15)를 포함한 전면에 순수한 금속박막(16)을 형성하는 대신에, 합금 금속박막(26)을 형성한다. 이때, 합금 금속박막(26)을 형성하기 위해, Ru, Pt, Ir, Rh, Pd, Os, Ag, Au 중에서, 어느 하나의 원소를 주원소로 사용하고 다른 하나의 원소를 합금원소로 사용하여, 주원소와 합금원소를 번갈아 가면서 증착하며(예를 들면, Ru 원소를 주성분으로 하고 Pt 원소를 첨가하여 합금할 경우, Ru: 5 사이클, Pt: 1 사이클), 그 두께가 20 내지 400Å인 합금 금속박막(26)이 형성된다.First, after forming the resultant as shown in Figure 1a by performing the same process as the conventional method, as shown in Figure 5a, to form a pure metal thin film 16 on the front surface including the open portion 15 Instead, the alloy metal thin film 26 is formed. At this time, in order to form the alloy metal thin film 26, any one element of Ru, Pt, Ir, Rh, Pd, Os, Ag, Au is used as the main element and the other element as the alloy element , And alternately deposit the main element and the alloy element (for example, when alloying with Ru element as the main component and Pt element added, Ru: 5 cycles, Pt: 1 cycle), the alloy having a thickness of 20 to 400Å The metal thin film 26 is formed.

합금 금속박막(26)의 증착법으로는, 단원자증착법(Atomic Layer Deposition: ALD), 플라즈마 인핸스드 단원자증착법(Plasma Enhanced Atomic Layer Deposition: PEALD), 화학기상증착법(Chemical Vapor Deposition: CVD), 사이클릭 화학기상증착법(cyclic CVD), 스퍼터링(Sputtering) 방법 중 어느 하나를 사용한다. 이 중에서, ALD 또는 PEALD를 이용하는 경우, 주원소/합금원소를 m/n 사이클로 진행하고, 사이클수는 1<m<20, 1<n<20의 범위를 갖는다. 또한, 사이클릭 CVD를 이용하는 경우, 주원소/합금원소를 m/n 사이클로 진행하고, 사이클수는 1<m<20, 1<n<20의 범위를 갖 는다. 또한, ALD 또는 PEALD 증착에서 퍼지 타임(purge time)을 0으로 하여 가스 펄스의 에지에서 CVD 반응을 이용할 수도 있다.As the deposition method of the alloy metal thin film 26, Atomic Layer Deposition (ALD), Plasma Enhanced Atomic Layer Deposition (PEALD), Chemical Vapor Deposition (CVD), One of the cyclic CVD and the sputtering method is used. Among them, in the case of using ALD or PEALD, the main element / alloy element is advanced in m / n cycles, and the number of cycles has a range of 1 <m <20 and 1 <n <20. In addition, when cyclic CVD is used, the main element / alloy element is advanced in m / n cycles, and the number of cycles is in the range of 1 <m <20 and 1 <n <20. It is also possible to use a CVD reaction at the edge of the gas pulse with a purge time of zero in ALD or PEALD deposition.

본 실시예에서는 주원소에 첨가되는 합금원소로서 1개의 원소를 사용하고 있지만, 2개 이상의 원소를 사용할 수도 있다.In this embodiment, one element is used as the alloying element added to the main element, but two or more elements may be used.

그 다음, 도 5b에 도시된 바와 같이, 사진 및 식각 공정에 의해 스토리지노드용 산화막(14) 상부에 존재하는 합금 금속박막(26)을 선택적으로 제거하여 합금 금속박막(26)의 분리를 수행한다. 이때, 합금 금속박막(26)의 제거를 위해 전면 식각 또는 화학적기계적연마(CMP) 기술을 이용한다.Next, as illustrated in FIG. 5B, the alloy metal thin film 26 existing on the storage node oxide film 14 is selectively removed by a photograph and an etching process to separate the alloy metal thin film 26. . At this time, the surface etching or chemical mechanical polishing (CMP) technique is used to remove the alloy metal thin film 26.

그 다음, 도 5c에 도시된 바와 같이, 합금 금속박막(26)의 분리후, 식각 화학물을 이용한 습식 식각 공정에 의해 합금 금속박막(26) 바깥쪽의 스토리지노드용 산화막(14)을 제거하여 실린더 구조의 스토리지노드(27)를 형성하고, 스토리지노드(27) 상에 유전막과 상부전극(도시되지 않음)을 순차적으로 형성하여 캐패시터를 완성한다. 이때, 유전막으로는, HfO2, Al2O3, ZrO2, La2O3, Ta2O5, TiO2, BST(BaSrTiO3), SrTiO3, PZT, BLT, SBT, Bi2Ti2O7 중 어느 하나의 단일막 및 복층막을 사용하며, 유전막 증착법으로는, 스퍼터링법, 화학기상증착법(CVD), 단원자증착법(ALD) 중 어느 하나를 사용한다. 또한, 유전막 형성 후 후처리를 위한 분위기로 오존 또는 산소 플라즈마를 이용하며, 이 경우, 온도를 200 내지 500℃ 범위로 한정한다. 또한, 상부전극으로는, 스토리지노드로 사용한 금속과 동일한 물질 또는 As, P 등을 도핑하여 전도성을 갖게 한 도핑된 Si 또는 TiN을 사용한다.Next, as shown in FIG. 5C, after the alloy metal thin film 26 is separated, the oxide layer 14 for the storage node 14 outside the alloy metal thin film 26 is removed by a wet etching process using an etching chemical. A storage node 27 having a cylindrical structure is formed, and a dielectric film and an upper electrode (not shown) are sequentially formed on the storage node 27 to complete the capacitor. At this time, as the dielectric film, HfO 2 , Al 2 O 3 , ZrO 2 , La 2 O 3 , Ta 2 O 5 , TiO 2 , BST (BaSrTiO 3 ), SrTiO 3 , PZT, BLT, SBT, Bi 2 Ti 2 O The single film and the multilayer film of any one of 7 are used, and any one of sputtering, chemical vapor deposition (CVD), and monoatomic deposition (ALD) is used as the dielectric film deposition method. In addition, ozone or oxygen plasma is used as an atmosphere for post-treatment after the dielectric film is formed, and in this case, the temperature is limited to 200 to 500 ° C. In addition, as the upper electrode, doped Si or TiN which is made of the same material as the metal used as the storage node or by doping As, P, or the like is used.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명은, 반도체 소자 제조 공정 중 실린더 구조의 캐패시터를 형성함에 있어서, 스토리지 전극 형성을 위한 증착 공정에서 종래의 순수한 금속을 사용하는 대신에, 주 금속원소에 제2원소 또는 제3원소를 첨가한 합금 금속박막을 사용함으로써, 고용강화 효과로 인하여, 순수한 금속박막과 동일한 두께로 합금 금속박막이 형성되더라도, 합금 금속박막 분리 및 산화막 제거 후 스토리지 전극이 넘어지거나 인접한 스토리지 전극이 서로 붙는 결함이 발생되지 않게 된다. 또한, 합금된 막은 결정입자 경계(grain boundary)의 이동을 방해하여 응집 현상의 발생을 억제하는 효과를 얻을 수 있어, 산화막 제거를 위한 습식 식각 공정에서의 식각 화학물 침투에 의한 보이드 발생을 억제할 수 있고, 후속 유전막 형성 공정에서 스토리지노드 콘택 플러그 상부의 TiN 배리어의 산화를 억제할 수 있으므로, 실린더 구조 형성을 위한 산화막 제거 공정(습식 식각 공정) 이후에도 안정한 구조의 스토리지 전극을 확보할 수 있으며, 제품 생산 수율을 향상시켜 생산 비용을 절감할 수 있다.The present invention described above, in forming the capacitor of the cylinder structure in the semiconductor device manufacturing process, instead of using the conventional pure metal in the deposition process for forming the storage electrode, the second element or the third element to the main metal element By using the added alloy metal thin film, due to the solid solution strengthening effect, even if the alloy metal thin film is formed to the same thickness as the pure metal thin film, there is a defect that the storage electrode falls or the adjacent storage electrodes stick to each other after the alloy metal thin film is separated and the oxide film is removed. It will not occur. In addition, the alloyed film can obtain the effect of inhibiting the migration of grain boundaries and suppressing the occurrence of agglomeration, thereby suppressing the generation of voids due to etching chemical penetration in the wet etching process for removing the oxide film. In addition, since it is possible to suppress oxidation of the TiN barrier on the storage node contact plug in the subsequent dielectric film forming process, a stable storage electrode can be obtained even after the oxide film removing process (wet etching process) for forming the cylinder structure. Improve production yields and reduce production costs.

또한, 본 발명은 65nm이하급 DRAM 소자의 캐패시터 형성 공정 뿐만 아니라, 150nm이하급 FeRAM 소자의 캐패시터 형성 공정에도 적용이 가능하다.In addition, the present invention can be applied not only to the capacitor forming process of the DRAM device of 65 nm or less but also to the capacitor forming process of the FeRAM device of 150 nm or less.

Claims (15)

스토리지노드 콘택 플러그가 형성된 반도체 기판 상부에 식각정지용 질화막과 스토리지노드용 산화막을 차례로 형성하는 단계;Sequentially forming an etch stop nitride film and an oxide film for a storage node on the semiconductor substrate on which the storage node contact plug is formed; 상기 스토리지노드용 산화막과 상기 식각정지용 질화막의 소정 부분을 차례로 식각하여 상기 스토리지노드 콘택 플러그의 표면을 노출시키는 오픈부를 형성하는 단계;Etching open portions of the storage node oxide layer and the etch stop nitride layer in order to form an open portion exposing the surface of the storage node contact plug; 상기 오픈부를 포함한 전면에 스토리지노드용 합금 금속박막을 형성하는 단계;Forming an alloy metal thin film for a storage node on the front surface including the open part; 상기 합금 금속박막의 분리를 수행한 후, 상기 스토리지노드용 산화막을 습식 식각하여 실린더 구조의 스토리지노드를 형성하는 단계; 및After the separation of the alloy metal thin film, wet etching the storage node oxide film to form a storage node having a cylinder structure; And 상기 스토리지노드 상에 유전막과 상부전극을 차례로 형성하는 단계Sequentially forming a dielectric film and an upper electrode on the storage node 를 포함하는 반도체 소자의 캐패시터 형성 방법.Capacitor formation method of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 반도체 기판으로, 실리콘(Si) 또는 갈륨비소(GaAs) 기판을 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.A silicon (Si) or gallium arsenide (GaAs) substrate is used as the semiconductor substrate. 제1항에 있어서,The method of claim 1, 상기 합금 금속박막의 주원소로서, Ru, Pt, Ir, Rh, Pd, Os, Ag, Au 중 어느 하나의 원소를 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.A method for forming a capacitor of a semiconductor device, characterized in that any one of Ru, Pt, Ir, Rh, Pd, Os, Ag, Au is used as a main element of the alloy metal thin film. 제1항에 있어서,The method of claim 1, 상기 합금 금속박막의 합금원소로서, Ru, Pt, Ir, Rh, Pd, Os, Ag, Au 중 어느 하나의 원소를 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.A method for forming a capacitor of a semiconductor device, characterized in that any one of Ru, Pt, Ir, Rh, Pd, Os, Ag, Au is used as the alloying element of the alloy metal thin film. 제4항에 있어서,The method of claim 4, wherein 상기 합금 금속박막의 합금원소로서, 2개 이상의 원소를 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.A method for forming a capacitor of a semiconductor device, characterized in that two or more elements are used as alloy elements of the alloy metal thin film. 제1항에 있어서,The method of claim 1, 상기 합금 금속박막 형성시, 단원자증착법(Atomic Layer Deposition: ALD), 플라즈마 인핸스드 단원자증착법(Plasma Enhanced Atomic Layer Deposition: PEALD), 화학기상증착법(Chemical Vapor Deposition: CVD), 사이클릭 화학기상증착 법(cyclic CVD), 스퍼터링(Sputtering) 방법 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.When forming the alloy metal thin film, Atomic Layer Deposition (ALD), Plasma Enhanced Atomic Layer Deposition (PEALD), Chemical Vapor Deposition (CVD), Cyclic Chemical Vapor Deposition A method for forming a capacitor of a semiconductor device, characterized by using any one of a cyclic CVD method and a sputtering method. 제6항에 있어서,The method of claim 6, 상기 ALD 또는 PEALD를 이용하는 경우, 주원소/합금원소를 m/n 사이클로 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.In the case of using the ALD or PEALD, the method for forming a capacitor of a semiconductor device, characterized in that the main element / alloy element to proceed in m / n cycle. 제7항에 있어서,The method of claim 7, wherein 상기 사이클수는 1<m<20, 1<n<20의 범위를 가지는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.And the cycle number has a range of 1 <m <20, 1 <n <20. 제6항에 있어서,The method of claim 6, 상기 사이클릭 CVD 방법을 이용하는 경우, 주원소/합금원소를 m/n 사이클로 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.In the case of using the cyclic CVD method, the method for forming a capacitor of a semiconductor device, characterized in that the main element / alloy element to proceed in m / n cycle. 제9항에 있어서,The method of claim 9, 상기 사이클수는 1<m<20, 1<n<20의 범위를 가지는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.And the cycle number has a range of 1 <m <20, 1 <n <20. 제1항에 있어서,The method of claim 1, 상기 합금 금속박막의 두께는 20 내지 400Å의 범위를 가지는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.The thickness of the alloy metal thin film is a capacitor forming method of a semiconductor device, characterized in that it has a range of 20 to 400Å. 제1항에 있어서,The method of claim 1, 상기 유전막으로, HfO2, Al2O3, ZrO2, La2O3, Ta2O5, TiO2, BST(BaSrTiO3), SrTiO3, PZT, BLT, SBT, Bi2Ti2O7 중 어느 하나의 단일막 및 복층막을 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.As the dielectric film, among HfO 2 , Al 2 O 3 , ZrO 2 , La 2 O 3 , Ta 2 O 5 , TiO 2 , BST (BaSrTiO 3 ), SrTiO 3 , PZT, BLT, SBT, Bi 2 Ti 2 O 7 A method for forming a capacitor of a semiconductor device, wherein any single film and a multilayer film are used. 제1항에 있어서,The method of claim 1, 상기 유전막 형성시, 스퍼터링법, 화학기상증착법(CVD), 단원자증착법(ALD) 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.When forming the dielectric film, any one of a sputtering method, a chemical vapor deposition method (CVD), a monoatomic deposition method (ALD) is used. 제1항에 있어서,The method of claim 1, 상기 유전막 형성 후 후처리를 위한 분위기로 오존 또는 산소 플라즈마를 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.Capacitor forming method of a semiconductor device, characterized in that using the ozone or oxygen plasma as the atmosphere for post-processing after the dielectric film is formed. 제14항에 있어서,The method of claim 14, 상기 후처리 분위기로 오존 또는 산소 플라즈마를 이용하는 경우, 온도를 200 내지 500℃ 범위로 한정하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.When using ozone or oxygen plasma as the post-treatment atmosphere, the temperature of the capacitor forming method of a semiconductor device, characterized in that limited to 200 to 500 ℃ range.
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