KR20060095225A - 광대역 코드분할 다중접속 시스템에서 고속 하향링크 공유채널 송신 장치 - Google Patents

광대역 코드분할 다중접속 시스템에서 고속 하향링크 공유채널 송신 장치 Download PDF

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KR20060095225A
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Abstract

본 발명에 따른 광대역 코드분할 다중접속(W-CDMA) 시스템에서 고속 하향링크 공유 채널(HS-DSCH) 송신 장치는, 전송하고자 하는 입력 데이터를 입력받아 저장하는 메모리와, 상기 입력 데이터의 비트 스크램블링을 위한 랜덤 시퀀스들을 저장하고 있는 비트 스크램블링 코드 롬(ROM)과, 상기 입력 데이터에 소정 길이의 CRC 값을 첨부한 후 상기 비트 스크램블링 코드 롬으로부터 읽어낸 랜덤 시퀀스를 곱하여 비트 스크램블링 시퀀스를 출력하는 CRC 계산기과, 상기 비트 스크램블링 시퀀스를 중복하여 저장하는 제1 및 제2 터보인코더 입력 메모리들과, 상기 제1 및 제2 터보 인코더 입력 메모리들로부터 상기 비트 스크램블링 시퀀스를 중복하여 읽어내어 터보 인코딩을 수행하여 시스티메틱 시퀀스 및 패리티 1,2 시퀀스들을 생성하고, 상기 시스티메틱 시퀀스 및 상기 패리티 1,2 시퀀스들을 각각 레이트 매칭하는 터보 인코딩/레이트 매칭기와, 상기 레이트 매칭된 시퀀스들을 각각 저장하는 제1 내지 제3 레이트 매칭 메모리들을 포함하여 구성되는 것을 특징으로 한다.
W-CDMA, HS-DSCH, CRC CALCULATING AND BIT SCRAMBLING, TURBO ENCODING AND RATE MATCHING

Description

광대역 코드분할 다중접속 시스템에서 고속 하향링크 공유 채널 송신 장치{APPARATUS FOR TRANSMITTING HS-DSCH IN W-CDMA SYSTEM}
도 1은 전형적인 W-CDMA 시스템에서 HS-DSCH를 HS-PDSCH로 매핑하는 절차를 나타낸 흐름도.
도 2는 본 발명의 바람직한 실시예에 따른 HS-DSCH 심볼 처리기를 나타낸 구성도.
도 3은 본 발명의 바람직한 실시예에 따른 CRC 계산기의 구성도.
도 4는 본 발명의 바람직한 실시예에 따른 터보 인코딩/레이트 매칭기의 터보 인코딩 부분을 나타낸 구성도.
도 5는 본 발명의 바람직한 실시예에 따라 터보 인코딩/레이트 매칭기의 레이트 매칭 부분을 나타낸 구성도.
본 발명은 광대역 코드분할 다중접속(Wideband - Code Division Multiple Access: 이하 W-CDMA라 칭함) 시스템에 관한 것으로서, 특히 고속 하향링크 패킷 전송(High Speed Downlink Packet Access: 이하 HSDPA라 칭함) 모뎀에서 고속 하향링크 공유채널(High Speed - Downlink Shared Channel: 이하 HS-DSCH라 칭함)의 심볼 처리를 위한 장치에 관한 것이다.
유럽식 이동통신 시스템인 GSM(Global System for Mobile Communications)과 GPRS(General Packet Radio Services)를 기반으로 하고 W-CDMA 방식을 사용하는 제3 세대 이동통신 시스템인 UMTS(Universal Mobile Telecommunication Service) 시스템은, 이동 전화나 컴퓨터 사용자들이 전 세계 어디에 있든지 간에 패킷 기반의 텍스트, 디지털화된 음성이나 비디오 및 멀티미디어 데이터를 2 Mbps 이상의 고속으로 전송할 수 있는 일관된 서비스를 제공한다. UMTS는 인터넷 프로토콜(Internet Protocol: IP)과 같은 패킷 프로토콜을 사용하는 패킷교환 방식의 접속이란 가상접속이라는 개념을 사용하며, 네트워크 내의 다른 어떠한 종단에라도 항상 접속이 가능하다.
HSDPA는 W-CDMA 시스템에서 이론상 최대 14Mbps의 안정된 고속 하향링크 데이터 서비스를 제공하기 위하여, 적응적 변조/부호화(Adaptive Modulation and Coding: AMC), 복합 자동 재전송 요구(Hybrid Automatic Retransmission Request: HARQ) 및 스케쥴링(Scheduling) 등의 기술을 제공하며, 고속 데이터 전송을 위한 전송 채널인 HS-DSCH과, 상기 HS-DSCH가 매핑되는 물리채널인 고속 물리 하향링크 공유 채널(High Speed - Physical Downlink Shared Channel: 이하 HS-PDSCH라 칭함)의 제어 정보를 전송하기 위한 고속 공유 제어 채널(High Speed - Shared Control Channel: 이하 HS-SCCH라 칭함)을 사용한다.
HS-DSCH는 HS-SCCH과 항상 같이 전송되며, 사용자 단말(User Equipment: 이하 UE라 칭함)에서는 HS-SCCH를 수신한 후 HS-DSCH를 디코딩하게 된다. 이는, HS-SCCH에 상기 HS-DSCH의 수신에 필요한 제어 정보들이 실려 있기 때문이다. 따라서 기지국(Node B)은 HS-DSCH를 HS-SCCH에 비해 2 슬롯(slot)만큼 늦게 전송한다.
HS-DSCH를 HS-PDSCH에 매핑하기 위해서는, CRC(Cyclic Redudancy Codes) 계산, 비트 스크램블링(Bit scrambling), 채널 인코딩(Channel Encoding) 및 레이트 매칭(Rate Matching) 등을 단계적으로 수행하여야 한다. 통상적인 61.44MHz의 하드웨어 동작 클럭 주파수를 사용할 경우, W-CDMA 규격에 따르면 2슬롯 동안에는 하기와 같이 81,920 클럭 사이클이 존재한다.
61.44MHz는 chip x16 clock이다.
1slot = 10symbol
1symbol = 256chip
1chip = 16clock
2slot x 10symbol x 256chip x 16clock = 81,920clock
W-CDMA 규격에서는 HS-DSCH를 통해 전송되는 전송 블록(Transport Block)의 크기를 137 내지 28800 비트로 규정하고 있으므로, 상기 전송 블록을 물리채널에 매핑하기 위해서는 하기와 같이 총 144,096 클럭 사이클이 필요하다.
CRC 계산에 소요되는 사이클 수 : 28,800
비트 스크램블링에 소요되는 사이클 수 : 28,824
터보 인코딩에 소요되는 사이클 수 : 57,648
레이트 매칭에 소요되는 사이클 수 : 28,824
따라서 2슬롯 이내에, 최대 28800비트의 입력 시퀀스에 대한 CRC 계산, 비트 스크램블링, 채널 코딩, 레이트 매칭을 단계적으로 수행하는 것은 불가능하다는 문제점이 발생한다.
따라서 상기한 바와 같이 동작되는 종래 기술의 문제점을 해결하기 위하여 창안된 본 발명은, HS-DSCH를 HS-PDSCH에 매핑하기 위한 심볼 처리 장치를 제공하는 것이다.
본 발명은, HS-DSCH의 심볼 처리 중 CRC 계산, 비트 스크램블링, 채널 코딩 및 레이트 매칭을 2 슬롯 이내에 수행하는 심볼 처리 장치를 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여 창안된 본 발명의 실시예는, 광대역 코드분할 다중접속(W-CDMA) 시스템에서 고속 하향링크 공유 채널(HS-DSCH)의 심볼 처리 장치에 있어서,
전송하고자 하는 입력 데이터를 입력받아 저장하는 메모리와,
상기 입력 데이터의 비트 스크램블링을 위한 랜덤 시퀀스들을 저장하고 있는 비트 스크램블링 코드 롬(ROM)과,
상기 입력 데이터에 소정 길이의 CRC 값을 첨부한 후 상기 비트 스크램블링 코드 롬으로부터 읽어낸 랜덤 시퀀스를 곱하여 비트 스크램블링 시퀀스를 출력하는 CRC 계산기과,
상기 비트 스크램블링 시퀀스를 중복하여 저장하는 제1 및 제2 터보인코더 입력 메모리들과,
상기 제1 및 제2 터보 인코더 입력 메모리들로부터 상기 비트 스크램블링 시퀀스를 중복하여 읽어내어 터보 인코딩을 수행하여 시스티메틱 시퀀스 및 패리티 1,2 시퀀스들을 생성하고, 상기 시스티메틱 시퀀스 및 상기 패리티 1,2 시퀀스들을 각각 레이트 매칭하는 터보 인코딩/레이트 매칭기와,
상기 레이트 매칭된 시퀀스들을 각각 저장하는 제1 내지 제3 레이트 매칭 메모리들을 포함하여 구성되는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대한 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명의 주요한 특징은 W-CDMA 시스템에서 HSDPA 서비스를 위해, HS-DSCH 의 심볼 인코딩시 보다 적은 하드웨어 사이클과 최적화된 하드웨어 구조를 가지고 3GPP TS25.212의 스펙에서 요구하는 기능들을 구현하는 것이다.
도 1은 전형적인 W-CDMA 시스템에서 HS-DSCH를 HS-PDSCH로 매핑하는 절차를 나타낸 흐름도이다.
도 1을 참조하면, HSDPA 채널을 통해 전송하고자 하는 전송 블록 A [aim1, aim2, aim3, ... aimA]은 HS-DSCH 심볼 처리의 입력 시퀀스가 된다. 과정(110)에서는 상기 전송 블록에 대해 24비트 크기의 CRC를 구하고 상기 CRC를 상기 입력 시퀀스에 첨가하여 시퀀스 B [bim1, bim2, bim3, ... bimB]를 출력한다. 과정(120)에서는 상기 24비트 CRC가 첨가된 시퀀스 B를 랜덤 시퀀스를 이용하여 비트 단위로 스크램블링하여 비트 스크램블링 시퀀스 D [dim1, dim2, dim3, ... dimB]를 출력한다. 과정(130)에서는 상기 비트 스크램블링 시퀀스 D의 길이가 5114비트를 넘는 경우, 터보 인코더의 특성을 고려하여 상기 비트 스크램블링 시퀀스 D를 코드 블록들(code blocks) O [oir1, oir2, oir3, ... oirK]로 분리한다. 과정(140)에서는 상기 코드 블록들 O에 대해 각각 터보 인코딩을 수행하여 코드 시퀀스들(coded sequences) C [ci1, ci2, ci3, ... ciE]를 출력한다. 과정(150)에서는 상기 코드 시퀀스들 C를 물리계층 HARQ 지원을 위해 버퍼링한다.
과정(160)에서는 상기 버퍼링된 코드 시퀀스들 중 전송하고자 하는 시퀀스 W [w1, w2, w3, ... wR]를 읽어내어 P개의 물리채널들에 매핑하기 위한 물리채널 시퀀 스들로 분리하고 물리채널 시퀀스들 U [up,1, up,2, up,3, ... up,U]을 출력한다. 과정(170)에서는 상기 물리채널 시퀀스들 U를 인터리빙하여 인터리빙된 시퀀스들 V [vp,1, vp,2, vp,3, ... vp,U]를 출력한다. 과정(180)에서는 상기 인터리빙된 시퀀스들 V를 16QAM(16-ary Quadrature Amplitude Modulation)을 위한 성상도 재배열(constellation re-arrangement)을 수행하여 재배열된 시퀀스들 R [rp,1, rp,2, rp,3, ... rp,U]을 출력한다. 과정(190)에서 상기 재배열된 시퀀스들 R은 물리채널 프레임들에 매핑되어 P개의 HS-PDSCH를 통해 전송된다.
도 2는 본 발명의 바람직한 실시예에 따른 HS-DSCH 심볼 처리기를 나타낸 구성도이다.
도 2를 참조하면, HS-DSCH 심볼 처리기(200)는, HS-DSCH 메모리(210), 비트 스크램블링 코드 롬(ROM: Read Only Memory)(220), CRC 계산기(230), 터보인코더 입력 메모리0,1(240), 터보인코딩/레이트 매칭기(250), 레이트 매칭 메모리0,1,2(260), 비트 콜렉션기(270), 피지컬 메모리(280), 인터리버(290)로 구성된다.
상기 HS-DSCH 심볼 처리기(200)는 상위계층에 해당하는 DSP(Digital Signalling Processor) 및 CPU(Central Processing Unit)로부터 처리하고자 하는 HS-DSCH 데이터를 HS-DSCH 메모리(210)를 통해 수신한다. 가장 큰 처리 데이터 블럭 크기가 28800 비트이므로, 상기 HS-DSCH 메모리(210)는 실시간 처리를 고려하여 1800X32 듀얼포트 램(Dual Port Random Access Memory: DPRAM)으로 구성된다.
상기 HS-DSCH 메모리(210)를 통해 수신한 HS-DSCH 데이터는 CRC 계산기(230) 로 입력된다. 상기 CRC 계산기(230)는 W-CDMA 규격에서 요구되는 CRC 첨가와 비트 스크램블링(bit scrambling)을 수행한다.
상기 CRC 계산기(230)는 상기 HS-DSCH 데이터에 24 비트 CRC를 첨가하고 비트 스크램블링 코드 롬(220)으로부터 입력받은 랜덤 시퀀스와 곱하여, 터보인코더 입력메모리0-1(240)에 동시에 저장된다. 상기 비트 스크램블링 코드 롬(220)은 미리 발생된 램덤 시퀀스들을 저장하고 있다가 상기 CRC 계산기(230)로 제공하여, 심볼 처리에 필요한 전체 하드웨어 사이클 수를 줄인다. 상기 비트 스크램블링 코드 롬(220)은 최대 28800비트 크기의 데이터와 24비트 크기의 CRC를 고려하여 902X32의 크기를 가진다.
상기 CRC 계산기(230)는 하드웨어 사이클 수를 줄이기 위해 32비트 병렬 CRC 계산과 직렬 CRC 계산을 이용한다. 상기 HS-DSCH 데이터의 크기가 32비트로 나누어 떨어지지 않는 경우에, 32비트의 몫에 해당하는 부분에 대해서는 병렬 CRC 계산을 이용하여 CRC를 구하고, 나머지에 해당하는 부분에 대해서는 직렬 CRC 계산을 이용하여 최종 24비트 CRC를 계산한다. 상기 CRC 계산기(232)의 상세한 구조는 도 3을 참조하여 후술될 것이다.
상기 CRC 계산기(230)로부터의 출력은, 902X32 DPRAM으로 각각 구성되는 2개의 터보 인코더 입력 메모리 0,1(240)에 동일하게 저장된다. 이는 터보 인코딩/레이트 매칭기(250)가 터보 인코딩을 수행한 결과를 메모리에 담아두지 않고 레이트 매칭을 수행할 수 있으며, 터보 인코딩/레이트 매칭기(250)의 2차 구성 인코더(2nd constituent encoder)로는 인터리버된 시퀀스가 입력되어야 하기 때문이다. 상기 터보 인코딩/레이트 매칭기(250)는 상기 터보 인코더 입력 메모리 0,1(240)로부터 각각 읽어낸 시퀀스들을 터보 인코딩하여 3개의 코드 시퀀스들(coded sequences), 즉 시스티메틱 시퀀스, 패리티 1 시퀀스, 패리티 2 시퀀스를 생성한다. 상기 3개의 코드 시퀀스들 각각은 물리채널 데이터 레이트에 따라 특정 비트들에 대한 반복(repetition) 혹은 천공(punctruing)을 거쳐 레이트 매칭이 수행된다. 상기 터보 인코딩/레이트 매칭기(250)로부터 출력되는 3개의 레이트 매칭된 시퀀스들은 3개의 레이트 매칭 메모리 0,1,2(260)에 구분하여 저장된다. 상기 3개의 레이트 매칭 메모리 0,1,2(260) 각각은 마찬가지로 902X32의 크기를 가진다.
비트 콜렉션기(270)는 상기 3개의 레이트 매칭 메모리 0,1,2(260)에 저장된 3개의 레이트 매칭된 시퀀스들 중, HARQ 동작에 따라 전송하고자 하는 비트들을 수집하여 전송 시퀀스를 구성한다.
피지컬 메모리(280)는 480X60 DPRAM으로 구성되며, 상기 비트 콜렉션기(270)에 의해 구성된 전송 시퀀스를 물리채널 세그멘테이션을 위해 구분하여 저장한다. 그러면 인터리버(290)는 정해진 인터리빙 크기에 따라 상기 피지컬 메모리(280)로부터 읽어낸 비트들을 인터리빙하여 HS-PDSCH와 매핑될 수 있도록 출력한다. 도시하지 않을 것이나 상기 인터리빙된 비트들은, 앞서 언급한 도 1에 나타낸 바와 마찬가지로, 성상도 재배열 및 물리채널 매핑을 거쳐 전송된다.
도 3은 본 발명의 바람직한 실시예에 따른 CRC 계산기(230)의 구성도를 나타낸 것이다.
도 3을 참조하면, HS-DSCH 데이터는 먹스들(Muxs)(310,340)과 배타적 논리합 연산기(Exclusive-OR operator: ExOR)(320)와 비트 스크램블링 코드 곱셈기(360)로 입력된다.
상기 먹스(310)는 선택 출력기, 즉 스위치로서 동작한다. 즉 최초에 먹스(310)는 HS-DSCH 데이터 중 처음 32비트를 병렬 CRC 계산기(330)로 입력하고, 이후에는 배타적 논리합 연산기(320)의 출력을 병렬 CRC 계산기(330)로 입력한다. 병렬 CRC 계산기(330)는 먹스(310)로부터 제공된 32비트 데이터에 대해 24비트 CRC 값을 계산한다. 병렬 CRC 계산기(330)에서 계산된 24비트 CRC 값은 뒤에 8개의 "0"을 붙인 후 32비트로 만들어서, 다음 32비트의 데이터와 배타적 논리합 연산기(320)에 의해 배타적 논리합 연산된 후, 먹스(310)를 통하여 병렬 CRC 계산기(330)로 다시 입력된다. 상기한 병렬 CRC 계산기(330)의 동작은 상기 HS-DSCH 데이터의 32비트로 나누어 떨어지는 부분에 대해 반복된다. 병렬 CRC 계산기(330)의 마지막 출력 값은 직렬 CRC 계산기(350)로 입력된다.
먹스(340)는 병렬/직렬 변환기와 스위치 역할을 수행한다. 즉 먹스(340)는 32비트로 나누어 떨어지지 않는 부분을 1비트씩 직렬 CRC 계산기(350)로 입력한다. 직렬 CRC 계산기(350)는 HS-DSCH 데이터의 32비트로 나누어 떨어지지 않는 부분, 즉 나머지를 먹스(340)로부터 1비트씩 직렬로 입력받아 CRC를 계산한 후, 상기 병렬 CRC 계산기(330)의 마지막 출력 값과 조합하여 최종 24비트 CRC 값을 구한다.
상기 직렬 CRC 계산기(350)의 동작 예로서, 24비트 CRC 나머지를 구하는 다항식(polynomial)은 다음과 같다.
CRC24 = D24 + D23 + D6 + D5 + D + 1
상기 다항식을 사용하는 상기 직렬 CRC 계산기(350)는 24개의 F/F(flip-flop)들이 직렬로 연결되어 있으며, 상기 다향식의 계수번째, 즉 24, 23, 6, 5, 1, 0번째에 해당하는 F/F들의 출력들이 ExOR로 연결되도록 구성된다. 상기 직렬 CRC 계산기(350)에 32개의 데이터 비트들을 직렬로 모두 입력시키면, 상기 비트들이 상기 24개의 F/F들을 지나가면서 계산되어진 24개 F/F들의 출력들이 24비트 CRC 나머지 값이 된다.
상기 병렬 CRC 계산기(330)는 32비트를 한번에 입력받으며, 직렬 CRC 계산과 동일한 24비트 CRC 나머지 값을 갖도록 구성된다. 이와 같이 직렬 CRC 계산은 CRC 나머지 값을 출력하는데 32개의 클럭이 소요되나, 병렬 CRC 계산은 1 클럭 만이 필요하다.
비트 스크램블링 코드 곱셈기(360)는 HS-DSCH 데이터에 상기 직렬 CRC 게산기(350)로부터의 최종 24비트 CRC 값을 첨부한 후, 비트 스크램블링 코드 롬(220)으로부터 제공받은 랜덤 시퀀스를 곱하여 비트 스크램블링 시퀀스를 터보 인코더 입력 메모리 0,1(240)로 출력한다.
도 4는 본 발명의 바람직한 실시예에 따른 터보 인코딩/레이트 매칭기(250)를 나타낸 구성도로서, 여기에서는 터보 인코딩을 수행하는 부분만을 간략화하여 도시하였다.
도 4를 참조하면, 32:1 먹스들(405,415)은 병렬/직렬 변환기로서 동작한다. 32:1 먹스(405)는 터보 인코더 입력 메모리 0으로부터 순차적으로 읽어낸 32비트 시퀀스를 1비트씩 1차 구성 인코더(410)로 출력하며, 32:1 먹스(415)는 터보 인코더 입력 메모리 0으로부터 인터리빙 패턴에 따라 읽어낸 32비트 시퀀스를 1비트씩 2차 구성 인코더(420)로 출력한다. 1차 구성 인코더(410)는 먹스(405)로부터의 시퀀스를 부호화하여 시스티메틱 비트들 Xk와 패리티 1 비트들 Zk를 출력한다. 마찬가지로 2차 구성 인코더(420)는 먹스(415)로부터의 시퀀스를 부호화하여 인터리빙된 시스티메틱 비트들 Xk'과 패리티 2 비트들 Zk'를 출력한다.
트렐리스 종단부(trellis termination block)(430)는 상기 1,2차 구성 인코더들(410, 420)로부터의 비트들을 종류에 따라 먹스들(430a, 430b, 430c)에 의해 배열하여 시스티메틱 시퀀스와 패리티 1 시퀀스 및 패리티 2 시퀀스를 출력한다. 구체적으로 먹스(430a)는 1차 구성 인코더(410)로부터의 시스티메틱 비트들을 연접하여 시스티메틱 시퀀스를 출력하며, 먹스(430b)는 1차 구성 인코더(410)로부터의 패리티 1 비트들을 연접하여 패리티 1 시퀀스를 출력하며, 먹스(430c)는 2차 구성 인코더(410)로부터의 패리티 2 비트들을 연접하여 패리티 2 시퀀스를 출력한다.
도 5는 본 발명의 바람직한 실시예에 따라 터보 인코딩/레이트 매칭기(250)에서 레이트 매칭을 수행하는 부분을 나타낸 구성도이다.
도 5를 참조하면, 상기 트렐리스 종단부(430)로부터의 코드 시퀀스들은, 물리 채널에 싣기 위하여 레이트 매칭을 거친다. 구체적으로 터보 인코딩/레이트 매칭기(250)는 코드 시퀀스의 비트들에 대해 미리 정해지는 레이트 매칭 알고리즘을 통하여 그냥 통과시킬 것인지, 반복할 것인지, 천공할 것인지를 결정하고, 그 결정에 따라 64 비트 레지스터(432,434,436)에 순차적으로 저장한다. 상기 코드 시퀀스의 각 비트를 상기 레지스터(432,434,436)에 저장할 때마다, 레이트 매칭 메모리 0,1,2(260a, 260b, 260c) 상에 상기 비트를 저장할 비트 위치를 나타내는 포인터 값이 1씩 증가된다. 이때 천공에 해당하는 비트는 저장하지 않고, 포인터 값도 증가시키지 않는다. 반복에 해당하는 비트는 64 비트 레지스터(432,434,436)의 현재 비트 위치와 다음 비트 위치에 중복하여 저장하고, 포인터 값을 2만큼 증가시킨다. 상기 레지스터(432,434,436)에 저장된 비트들은 32 비트씩 해당 레이트 매칭 메모리로 옮겨진다. 결과적으로 레이트 매칭된 전체 시퀀스들이 레이트 매칭 메모리 0,1,2(260a, 260b, 260c)에 저장된다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
이상에서 상세히 설명한 바와 같이 동작하는 본 발명에 있어서, 개시되는 발명중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.
본 발명에 따른 CRC 계산 및 비트 스크램블링 구조, 터보 인코딩 및 레이트 매칭 구조를 이용하면, HS-DSCH 심볼 처리를 위해 소요되는 하드웨어 클럭 사이클 수는 다음과 같다.
CRC 계산 및 비트 스크램블링에 소요되는 사이클 수 : 900
터보 인코더 및 레이트 매칭에 소요되는 사이클 수 : 28824
따라서 본 발명에 따른 심볼 처리기는 137 내지 28800 비트에 해당하는 다양한 전송블록 크기의 데이터를 2슬롯에 해당하는 81920 사이클 이내에 효과적으로 처리할 수 있다.

Claims (7)

  1. 광대역 코드분할 다중접속(W-CDMA) 시스템에서 고속 하향링크 공유 채널(HS-DSCH)의 심볼 처리 장치에 있어서,
    전송하고자 하는 입력 데이터를 입력받아 저장하는 메모리와,
    상기 입력 데이터의 비트 스크램블링을 위한 랜덤 시퀀스들을 저장하고 있는 비트 스크램블링 코드 롬(ROM)과,
    상기 입력 데이터에 소정 길이의 CRC 값을 첨부한 후 상기 비트 스크램블링 코드 롬으로부터 읽어낸 랜덤 시퀀스를 곱하여 비트 스크램블링 시퀀스를 출력하는 CRC 계산기과,
    상기 비트 스크램블링 시퀀스를 중복하여 저장하는 제1 및 제2 터보인코더 입력 메모리들과,
    상기 제1 및 제2 터보 인코더 입력 메모리들로부터 상기 비트 스크램블링 시퀀스를 중복하여 읽어내어 터보 인코딩을 수행하여 시스티메틱 시퀀스 및 패리티 1,2 시퀀스들을 생성하고, 상기 시스티메틱 시퀀스 및 상기 패리티 1,2 시퀀스들을 각각 레이트 매칭하는 터보 인코딩/레이트 매칭기와,
    상기 레이트 매칭된 시퀀스들을 각각 저장하는 제1 내지 제3 레이트 매칭 메모리들을 포함하여 구성되는 것을 특징으로 하는 상기 장치.
  2. 제 1 항에 있어서, 상기 CRC 계산기는,
    상기 입력 데이터의 미리 정해지는 비트 수로 나누어 떨어지는 부분에 대해서는 병렬 CRC 계산에 의해 CRC 값을 구하고, 나누어 떨어지지 않는 부분에 대해서는 직렬 CRC 계산에 의해 CRC 값을 구하는 것을 특징으로 하는 상기 장치.
  3. 제 1 항에 있어서, 상기 CRC 계산기는,
    상기 입력 데이터를 8비트 단위로 입력받아, 상기 입력 데이터 중 32비트로 나누어 떨어지는 부분에 대해 병렬 CRC 값을 계산하는 32비트 병렬 CRC 계산기와,
    상기 병렬 CRC 값을 상기 입력 데이터의 다음 8비트와 배타적 논리합을 수행하는 배타적 논리합 연산기와,
    상기 입력 데이터의 처음 8비트를 상기 병렬 CRC 계산기로 입력하고, 이후에 상기 배타적 논리합 연산기의 출력을 상기 병렬 CRC 계산기로 입력하는 제1 먹스와,
    상기 입력 데이터 중 32비트로 나누어 떨어지지 않는 부분을 1비트씩 직렬로 입력하는 제2 먹스와,
    상기 제2 먹스로부터의 비트들에 대해 직렬 CRC 값을 계산하고, 상기 직렬 CRC 값을 상기 병렬 CRC 값과 조합하여 최종 CRC 값을 출력하는 직렬 CRC 계산기와,
    상기 입력 데이터에 상기 최종 CRC 값을 첨부한 후 상기 비트 스크램블링 코 드 롬으로부터 제공받은 랜덤 시퀀스를 곱하여 비트 스크램블링 시퀀스를 상기 터보 인코더 입력 메모리들로 출력하는 비트 스크램블링 코드 곱셈기로 구성되는 것을 특징으로 하는 상기 장치.
  4. 제 1 항에 있어서, 상기 터보 인코딩/레이트 매칭기는,
    상기 제1 터보 인코더 입력 메모리로부터 상기 비트 스크램블링 시퀀스의 비트들을 순차적으로 읽어내어 출력하는 제1 먹스와,
    상기 제1 먹스로부터의 비트들을 부호화하여 시스티메틱 비트들과 제1 패리티 비트들을 생성하는 제1 구성 인코더와,
    상기 제2 터보 인코더 입력 메모리로부터 상기 비트 스크램블링 시퀀스의 비트들을 인터리빙 패턴에 따라 읽어내어 출력하는 제2 먹스와,
    상기 제2 먹스로부터의 비트들을 부호화하여 인터리빙된 시스티메틱 비트들과 제2 패리티 비트들을 생성하는 제2 구성 인코더와,
    상기 제1 및 제2 구성 인코더들의 출력 비트들을 입력받아 상기 시스티메틱 비트들로 구성된 시스티메틱 시퀀스와 상기 제1 패리티 비트들로 구성된 제2 패리티 시퀀스와 상기 제2 패리티 비트들로 구성된 제2 패리티 시퀀스를 구별하여 출력하는 트렐리스 종단부로 구성되는 것을 특징으로 하는 상기 장치.
  5. 제 4 항에 있어서, 상기 트렐리스 종단부는,
    상기 시스티메틱 비트들을 상기 시스티메틱 시퀀스로서 출력하는 제1 먹스와,
    상기 제1 패리티 비트들을 상기 제2 패리티 시퀀스로서 출력하는 제2 먹스와,
    상기 제2 패리티 비트들을 상기 제2 패리티 시퀀스로서 출력하는 제3 먹스로 구성되는 것을 특징으로 하는 상기 장치.
  6. 제 4 항에 있어서, 상기 터보 인코딩/레이트 매칭기는,
    상기 시스티메틱 시퀀스의 비트들에 대해 미리 정해지는 레이트 매칭 알고리즘에 따라 통과, 반복 혹은 천공을 수행하여 상기 제1 레이트 매칭 메모리로 출력하는 제1 레지스터와,
    상기 제1 패리티 시퀀스의 비트들에 대해 상기 레이트 매칭 알고리즘에 따라 통과, 반복 혹은 천공을 수행하여 상기 제2 레이트 매칭 메모리로 출력하는 제2 레지스터와,
    상기 제2 패리티 시퀀스의 비트들에 대해 상기 레이트 매칭 알고리즘에 따라 통과, 반복 혹은 천공을 수행하여 상기 제3 레이트 매칭 메모리로 출력하는 제3 레지스터를 더 포함하는 것을 특징으로 하는 상기 장치.
  7. 제 6 항에 있어서, 상기 레지스터들은,
    상기 해당하는 시퀀스의 비트들 중 통과에 해당하는 비트는 해당 비트 위치에 저장한 후, 상기 레이트 매칭 메모리들 상의 다음 비트의 저장 위치를 나타내는 포인터를 1만큼 증가시키며, 반복에 해당하는 비트들은 해당 비트 위치와 다음 비트 위치에 동시에 저장한 후 상기 포인터를 2만큼 증가시키며, 천공에 해당하는 비트는 폐기하고 상기 포인터를 유지하는 것을 특징으로 하는 상기 장치.
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