KR20060088358A

KR20060088358A - Boundary scan test apparatus for semiconductor chip

Info

Publication number: KR20060088358A
Application number: KR1020050009230A
Authority: KR
Inventors: 장지영
Original assignee: 엘지전자 주식회사
Priority date: 2005-02-01
Filing date: 2005-02-01
Publication date: 2006-08-04

Abstract

본 발명은 단일 회로에서 두 종류 이상의 핀 배열을 갖는 반도체 칩들을 테스트하는 장치에 관한 것이다. 이러한 본 발명은, 입력단자(In)가 핀(PIN1)에 연결되고, 출력단자(OUT1)는 스키매틱(41)에, 출력단자(OUT2)는 다음 단 플립플롭(FF42)의 입력단자(In)에 각기 연결된 플립플롭(FF41)과; 입력단자(In)가 핀(PIN2)에 연결되고, 출력단자(OUT1),(OUT2)는 멀티플렉서(MUX41)의 입력단자에 각기 연결된 플립플롭(FF42)와; 출력단자(OUT1)는 상기 스키매틱(41)에 연결되고, 출력단자(OUT2)는 다음 단 플립플롭의 입력단자에 연결된 플립플롭(FF43)과; 상기 플립플롭(FF42)의 출력단자(OUT1)를 상기 스키매틱(41)에 연결하고, 그 플립플롭(FF41)의 출력단자(OUT2) 또는 플립플롭(FF42)의 출력단자(OUT2)를 상기 플립플롭(FF43)의 입력단자(In)에 연결하는 멀티플렉서(MUX41)와; 상기 플립플롭(FF41-FF43) 및 멀티플렉서(MUX41)를 통해 테스트 패턴을 공급받아 반도체 칩을 테스트하기 위한 스키매틱(41)에 의해 달성된다. The present invention relates to an apparatus for testing semiconductor chips having two or more kinds of pin arrangements in a single circuit. In the present invention, the input terminal In is connected to the pin PIN1, the output terminal OUT1 is connected to the schematic 41, and the output terminal OUT2 is the input terminal In of the next flip-flop FF42. A flip-flop (FF41) connected to each other; An input terminal In is connected to the pin PIN2, and output terminals OUT1 and OUT2 are flip-flops FF42 respectively connected to input terminals of the multiplexer MUX41; An output terminal OUT1 is connected to the schematic 41 and an output terminal OUT2 is a flip-flop FF43 connected to an input terminal of a next flip-flop; The output terminal OUT1 of the flip-flop FF42 is connected to the schematic 41, and the output terminal OUT2 of the flip-flop FF41 or the output terminal OUT2 of the flip-flop FF42 is flipped. A multiplexer MUX41 connected to the input terminal In of the flop FF43; The test pattern is supplied through the flip-flops FF41-FF43 and the multiplexer MUX41 to achieve a schematic 41 for testing a semiconductor chip.

Description

Boundary scan test device for semiconductor chip {BOUNDARY SCAN TEST APPARATUS FOR SEMICONDUCTOR CHIP}

도 1은 종래 기술에 의한 칩의 스키매틱과 핀 컨피규레이션의 예시도.1 is an exemplary diagram of a schematic and pin configuration of a chip according to the prior art.

도 2는 A 모듈만을 사용하는 핀 배열의 예시도.2 is an exemplary diagram of a pin arrangement using only the A module.

도 3은 종래 기술에 의한 바운더리 스캔 테스트 장치의 블록도.3 is a block diagram of a boundary scan test apparatus according to the prior art.

도 4는 본 발명에 의한 반도체 칩의 바운더리 스캔 테스트 장치의 블록도.4 is a block diagram of a boundary scan test apparatus of a semiconductor chip according to the present invention;

도 5는 본 발명에 적용되는 코어 모듈의 예시도. 5 is an exemplary view of a core module applied to the present invention.

도 6의 (a),(b)는 본 발명에 의한 입력핀의 구현 예시도.Figure 6 (a), (b) is an illustration of the implementation of the input pin according to the present invention.

***도면의 주요 부분에 대한 부호의 설명*** *** Description of the symbols for the main parts of the drawings ***

FF41-FF43 : 버퍼 MUX41 : 멀티플렉서FF41-FF43: Buffer MUX41: Multiplexer

41 : 스키매틱 51 : A 모듈41: Schematic 51: A module

52 : B 모듈52: B module

본 발명은 단일 회로에서 두 종류 이상의 핀 배열을 갖는 반도체 칩들을 테스트하는 장치에 관한 것으로, 특히 하나의 코어 모듈에 칩 패키지를 바꾸어 적용 하여 시스템 사양 변화에 따른 다양한 핀 배열의 반도체 칩들을 테스트할 수 있도록 한 반도체 칩의 바운더리 스캔 테스트 장치에 관한 것이다.The present invention relates to an apparatus for testing semiconductor chips having two or more kinds of pin arrays in a single circuit, and in particular, it is possible to test semiconductor chips of various pin arrays according to system specification change by applying a chip package to one core module. It relates to a boundary scan test device of a semiconductor chip.

근래 들어, SoC(SoC: System on Chip)는 여러 종류의 모듈들이 합쳐지고 분리된 형태로 칩 내에서 구현되고 있다. 따라서, 시스템의 다양한 요구 사항에 따라 여러 가지 양상으로 하드웨어/소프트웨어 파티션(partition)이 이루어지며, 하드웨어 모듈에서도 필요에 따라 가감될 수 있는 다양한 필요성을 갖게 되었다.Recently, a System on Chip (SoC) has been implemented in a chip in which various types of modules are combined and separated. Therefore, hardware / software partitions are made in various aspects according to various requirements of the system, and hardware modules have various needs that can be added or subtracted as needed.

도 1은 반도체 칩의 스키매틱(schematic)과 핀 배열(pin configuration)을 나타낸 것이다. 여기에서는 A 모듈(11)과 B 모듈(12)의 두 영역으로 파티션하여 A,B 모듈(11),(12)을 모두 사용하는 경우와 A 모듈(11)만을 사용하는 경우를 고려하고 있다. 이에 비하여, 도 2는 상기 A 모듈(11)만을 사용하는 핀 배열을 나타낸 것이다. 1 illustrates a schematic and pin configuration of a semiconductor chip. In this case, the case in which the A, B modules 11 and 12 are used by partitioning into two areas of the A module 11 and the B module 12 and the case where only the A module 11 is used are considered. In contrast, FIG. 2 shows a pin arrangement using only the A module 11.

이와 같이 내부 코어 모듈이 A+B 또는 A로 서로 다르게 구현되고, 톱 하이어라키(top hierarchy)에서 보이는 핀 배열은 각기 필요한 핀만을 표시한다. 이와 같은 경우는 서로 다른 반도체 칩을 설계하는 경우이며, 그 결과물인 반도체 칩도 각기 전혀 다른 내부 모듈을 갖게 된다. 이는 타임 투 마켓(Time-to-Market)이 주요한 트레이드 오프(trade-off)로 작용하는 근래의 경향에 맞추어 볼 때 많은 손실이 발생되는 것으로 볼 수 있다. As such, the internal core modules are implemented differently with A + B or A, and the pin arrangement seen in the top hierarchy only shows the pins that are needed. In this case, different semiconductor chips are designed, and the resulting semiconductor chips have completely different internal modules. This can be seen as a lot of losses in accordance with the recent trend that time-to-market is a major trade-off.

도 3은 상기 도 1 및 도 2의 경우에 해당하는 종래의 바운더리 스캔 테스트 스킴(boundary scan test scheme)을 나타낸 것이다. 예를 들어, 테스트하고자 하는 스키매틱(31)의 내부 코어 모듈이 도 1과 같이 A+B 형태로 구현된 경우, 플립플롭 (FF31, FF32,FF33…)을 통해 일련의 테스트 패턴을 공급하도록 되어 있다. FIG. 3 illustrates a conventional boundary scan test scheme corresponding to the case of FIGS. 1 and 2. For example, when the internal core module of the schematic 31 to be tested is implemented in the form of A + B as shown in FIG. 1, a series of test patterns are supplied through flip-flops FF31, FF32, FF33. have.

이와 같이, 종래의 반도체 칩의 바운더리 스캔 테스트 장치에서는 각기 다른 코어 모듈을 가지고 칩을 설계하기 때문에 이에 따른 경제적인 손실이 발생되는 문제점이 있었다. 더욱이 B 모듈의 사이즈가 작은 경우 손실 정도가 크고, 모듈이 종류가 많아질수록 손실 정도가 커지게 되는 문제점이 있었다.As described above, in the conventional boundary scan test apparatus of the semiconductor chip, the chip is designed with different core modules, thereby causing a problem of economic loss. Moreover, when the size of the B module is small, the degree of loss is large, and as the number of modules increases, the degree of loss increases.

따라서, 본 발명의 목적은 하나의 코어 모듈에 여러 반도체 칩 패키지를 바꾸어 적용할 수 있도록 하여 시스템 사양 변화에 따른 다양한 핀 배열에 적용 가능한 테스트 장치를 제공함에 있다. Accordingly, an object of the present invention is to provide a test apparatus that can be applied to a variety of pin arrangement according to the change in system specifications by being able to apply different semiconductor chip package to one core module.

도 4는 본 발명에 의한 반도체 칩의 바운더리 스캔 테스트 장치의 일실시 구현 예를 보인 블록도로서 이에 도시한 바와 같이, 입력단자(In)가 핀(PIN1)에 연결되고, 출력단자(OUT1)는 스키매틱(41)에 연결되며, 또 다른 출력단자(OUT2)는 핀(PIN2)과 다음 단 플립플롭(FF42)의 입력단자(In)의 공통접속점에 연결된 플립플롭(FF41)과; 입력단자(In)가 핀(PIN2)에 연결되고, 출력단자(OUT1),(OUT2)는 멀티플렉서(MUX41)의 두 입력단자에 각기 연결된 플립플롭(FF42)와; 출력단자(OUT1)는 상기 스키매틱(41)에 연결되고, 또 다른 출력단자(OUT2)는 다음 단의 핀과 플립플롭의 입력단자의 공통접속점에 연결된 플립플롭(FF43)과; 상기 플립플롭(FF42)의 출력단자(OUT1)를 상기 스키매틱(41)에 연결하고, 이 스키매틱(41)으로부터 공급되는 제어신호(CTL1)에 따라 상기 플립플롭(FF41)의 출력단자(OUT2) 또는 플립플롭 (FF42)의 출력단자(OUT2)를 핀(PIN3)과 상기 플립플롭(FF43)의 입력단자(In)에 공통으로 연결하는 멀티플렉서(MUX41)와; 상기 플립플롭(FF41-FF43) 및 멀티플렉서(MUX41)를 통해 테스트 패턴을 공급받아 "A모듈 + B 모듈" 또는 "A 모듈"의 반도체 칩을 테스트하기 위한 스키매틱(41)으로 구성한 것으로, 이와 같이 구성한 본 발명의 작용을 첨부한 도 5 및 도 6을 참조하여 상세히 설명하면 다음과 같다.4 is a block diagram showing an embodiment of a boundary scan test apparatus for a semiconductor chip according to the present invention. As shown in FIG. 4, an input terminal In is connected to a pin PIN1, and an output terminal OUT1 is Another output terminal OUT2 connected to the schematic 41, and a flip-flop FF41 connected to a common connection point between the pin PIN2 and the input terminal In of the next flip-flop FF42; An input terminal In is connected to the pin PIN2, and output terminals OUT1 and OUT2 are flip-flops FF42 respectively connected to two input terminals of the multiplexer MUX41; An output terminal OUT1 is connected to the schematic 41, and another output terminal OUT2 is a flip-flop FF43 connected to a common connection point of a pin of a next stage and an input terminal of a flip-flop; The output terminal OUT1 of the flip-flop FF42 is connected to the schematic 41, and the output terminal OUT2 of the flip-flop FF41 according to the control signal CTL1 supplied from the schematic 41. Or a multiplexer (MUX41) connecting the output terminal (OUT2) of the flip-flop (FF42) to the pin (PIN3) and the input terminal (In) of the flip-flop (FF43) in common; It is composed of a schematic 41 for testing a semiconductor chip of "A module + B module" or "A module" by receiving a test pattern through the flip-flop (FF41-FF43) and the multiplexer (MUX41). Referring to Figures 5 and 6 attached to the operation of the present invention configured in detail as follows.

도 4는 본 발명에 의한 반도체 칩의 바운더리 스캔 테스트 장치의 일실시 구현예를 나타낸 것이고, 여기서 스키매틱(41)에 적용되는 테스트 대상의 코어 모듈의 예를 도 5에 나타내었다.4 illustrates an embodiment of a boundary scan test apparatus of a semiconductor chip according to the present invention, and an example of a core module to be applied to the schematic 41 is illustrated in FIG. 5.

상기 도 5는 내부 코어 모듈이 A+B 형태로 구현되어 A 모듈(51)만 사용하는 경우를 나타낸 것으로, 이는 통상의 기술에서 코어 모듈 A,B를 모두 사용하는 형태와 동일한 것임을 알 수 있다. 5 shows a case in which the internal core module is implemented in A + B form and uses only the A module 51, which can be understood to be the same as the form using both core modules A and B in a conventional technology.

이렇게 구현함으로써, 플레이스 및 라우팅(Place & Routing)의 설계를 간단히 할 수 있고, 다양한 시스템의 요구를 핀 컨피규레이션 만을 변환함으로써 수용할 수 있게 된다. 다만 종래의 도 1과 다른 핀 컨피규레이션을 나타내는데, 이는 B 모듈(52)에서 사용하는 핀들이 모두 내부로 숨겨지기 때문이다. 따라서, 톱 하이어라키 상에서 보이는 핀들은 외부에서 보이는 것과 보이지 않는 것으로 분류되며, 이에 따른 바운더리 스캔 테스트가 반드시 도 1,2의 경우와 다르게 적용되어야 한다.This implementation simplifies the design of Place and Routing and accommodates the needs of various systems by only converting pin configurations. However, a pin configuration different from the conventional FIG. 1 is shown, because all of the pins used in the B module 52 are hidden inside. Therefore, the pins visible on the top hierarchy are classified as visible from the outside and the invisible, so the boundary scan test must be applied differently from the case of FIGS.

상기 도 4에서 2번 핀(PIN2)은 상기 B 모듈(52)을 사용하기 위한 전용핀이다. 여기에서는 상기 스키매틱(41)에 적용되는 테스트 대상의 코어 모듈이 "A모듈 (51) + B 모듈(52)" 인 경우와 "A 모듈(51)" 경우에 따라 3번 스캔 셀로 입력되어야 하는 신호가 달라지게 되므로, 이에 따른 신호 선택을 멀티플렉서(MUX41)를 통해 구현한 예를 나타낸 것이다. In FIG. 4, the second pin PIN2 is a dedicated pin for using the B module 52. In this case, the core module of the test target applied to the schematic 41 should be input to the scan cell 3 times according to the case of "A module 51 + B module 52" and "A module 51". Since the signals are different, the signal selection according to the example is implemented through the multiplexer MUX41.

그리고, 상기 스키매틱(41)에서 상기 멀티플렉서(MUX41)의 선택 제어신호(CTL1)를 출력하도록 하였는데, 현재 시스템이 원하는 상황이 어떤 것인지 별도의 입력을 통해 인식하여 그 인식 결과에 따라 제어신호(CTL1)를 출력하도록 하였다. In addition, the schematic 41 outputs the selection control signal CTL1 of the multiplexer MUX41, and recognizes through a separate input whether the current system desires the control signal CTL1 according to the recognition result. ) To be printed.

예를 들어, 상기 스키매틱(41)에 적용되는 테스트 대상의 코어 모듈이 "A모듈(51) + B 모듈(52)"인 경우에는 2번 핀(PIN)을 통해 공급되는 테스트 패턴이 필요하므로, 이때 그 스키매틱(41)에서 출력되는 선택 제어신호(CTL1)가 "하이"로 공급된다. 이에 따라, 해당 클럭펄스가 공급될 때 상기 멀티플렉서(MUX41)는 첫 번째 플립플롭(FF41)의 출력단자(OUT2)와 두 번째 플립플롭(FF42)의 출력단자(OUT2)의 신호 중에서, 두 번째 플립플롭(FF42)의 출력단자(OUT2)의 신호를 선택하여 세 번째 플립플롭(FF43)의 입력단자(In)에 전달한다. For example, when the core module of the test target applied to the schematic 41 is “A module 51 + B module 52”, a test pattern supplied through pin 2 is required. At this time, the selection control signal CTL1 output from the schematic 41 is supplied as "high". Accordingly, when the clock pulse is supplied, the multiplexer MUX41 has a second flip among the signals of the output terminal OUT2 of the first flip-flop FF41 and the output terminal OUT2 of the second flip-flop FF42. The signal of the output terminal OUT2 of the flop FF42 is selected and transferred to the input terminal In of the third flip-flop FF43.

그러나, 상기 스키매틱(41)에 적용되는 테스트 대상의 코어 모듈이 "A모듈(51)" 인 경우에는 2번 핀(PIN)을 통해 공급되는 테스트 패턴이 필요없으므로, 이때 그 스키매틱(41)에서 출력되는 선택 제어신호(CTL1)가 "로우"로 공급된다. 이에 따라, 해당 클럭펄스가 공급될 때 상기 멀티플렉서(MUX41)는 첫 번째 플립플롭(FF41)의 출력단자(OUT2)와 두 번째 플립플롭(FF42)의 출력단자(OUT2)의 신호 중에서, 첫 번째 플립플롭(FF41)의 출력단자(OUT2)의 신호를 선택하여 세 번째 플립플롭(FF43)의 입력단자(In)에 전달한다. However, when the core module of the test target applied to the schematic 41 is an “A module 51”, the test pattern supplied through the second pin PIN is not necessary. The selection control signal CTL1 outputted from S is supplied as "low". Accordingly, when the corresponding clock pulse is supplied, the multiplexer MUX41 has a first flip among the signals of the output terminal OUT2 of the first flip-flop FF41 and the output terminal OUT2 of the second flip-flop FF42. The signal of the output terminal OUT2 of the flop FF41 is selected and transferred to the input terminal In of the third flip-flop FF43.

첫 번째 입력핀(PIN1)을 통해 해당 테스트 패턴을 순차적으로 공급하면서 각 플립플롭(FF41, FF42,FF43…)에 클럭신호(CK)를 필요한 횟수 만큼 공급하여 이들의 출력단자(OUT2)에 필요한 테스트 패턴이 로딩될 때, 이들의 출력단자(OUT2)와 출력단자(OUT1)의 연결상태를 서로 교체한 후 클럭신호(CK)를 공급하여 목적한 테스트 패턴이 스키매틱(41)에 전달된다. Test required for the output terminal OUT2 by supplying the clock signal CK to each flip-flop FF41, FF42, FF43… as many times as necessary while supplying the corresponding test pattern sequentially through the first input pin PIN1. When the pattern is loaded, the target test pattern is transferred to the schematic 41 by supplying the clock signal CK after replacing the connection state of the output terminal OUT2 and the output terminal OUT1 with each other.

한편, 내부에 숨겨지는 핀이 입력핀인 경우 도 6의 (a)와 같이 풀업 패드로 처리하여 항상 일정한 로직을 갖도록 하였다. 하지만, I2C 프로토콜과 같은 핀들은 칩 내부에서 풀업 처리가 불가능한 경우가 있으므로, 이와 같은 경우에는 도 5의 (b)와 같이 양방향 버퍼(BUF51,BUF52)를 이용하여 핀(PIN)을 양방향용으로 처리하여 출력핀으로 사용할 수 있도록 하였다. 여기서, 상기 양방향 버퍼(BUF51,BUF52)의 제어신호(CTL2)는 상기 스키매틱(41)에서 공급된다. On the other hand, when the pin hidden inside the input pin is treated as a pull-up pad as shown in Figure 6 (a) to have a constant logic at all times. However, since the pins such as the I2C protocol may not be pulled up inside the chip, in this case, the pins may be processed for both directions using the bidirectional buffers BUF51 and BUF52 as shown in FIG. It can be used as an output pin. Here, the control signals CTL2 of the bidirectional buffers BUF51 and BUF52 are supplied from the schematic 41.

이상에서 상세히 설명한 바와 같이 본 발명은 동일한 코어 모듈을 사용하여 핀 컨피규레이션 만을 변경하는 방식으로 반도체 칩을 제작함으로써, 하나의 스키매틱으로 다양한 경우의 시스템 요구 사항에 적용할 수 있는 효과가 있다. As described in detail above, the present invention has an effect that can be applied to various system requirements in one schematic by fabricating a semiconductor chip in a manner of changing only a pin configuration using the same core module.

또한, 시스템 사양 변화에 따른 다양한 핀 배열에 적용 가능한 테스트 장치를 제공할 수 있는 효과가 있다.In addition, there is an effect that can provide a test device that can be applied to a variety of pin arrangement according to the system specification changes.

Claims

The input terminal In is connected to the pin PIN1, the output terminal OUT1 is connected to the schematic 41, and the output terminal OUT2 is respectively connected to the input terminal In of the next flip-flop FF42. Flop FF41;

An input terminal In is connected to the pin PIN2, and output terminals OUT1 and OUT2 are flip-flops FF42 respectively connected to input terminals of the multiplexer MUX41;

An output terminal OUT1 is connected to the schematic 41 and an output terminal OUT2 is a flip-flop FF43 connected to an input terminal of a next flip-flop;

The output terminal OUT1 of the flip-flop FF42 is connected to the schematic 41, and the output terminal OUT2 of the flip-flop FF41 or the output terminal OUT2 of the flip-flop FF42 is flipped. A multiplexer MUX41 connected to the input terminal In of the flop FF43;

Boundary scan test apparatus for semiconductor chips, characterized in that it comprises a schematic (41) for testing a semiconductor chip by receiving a test pattern through the flip-flop (FF41-FF43) and multiplexer (MUX41).

2. The boundary scan test apparatus of claim 1, wherein a pull-up resistor and a buffer are added to the input terminal (In).

2. The boundary scan test apparatus of claim 1, wherein a bidirectional buffer is added to the input terminal In. 3.

The boundary scan test apparatus according to claim 1, wherein the semiconductor chip applied to the schematic (41) is an "A module + B module" or an "A module".